TWI304686B - Pipeline analog-to-digital converter capable of sharing comparators - Google Patents

Description

1304686 _ |9?* % 九、發明說明： —— j 【發明所屬之技術領域】 本發明係提供一種管線式類比/數位轉換器(pipeline analog-to_digital converter，pipeline ADC)，尤指一種具比較器分享 功能的管線式類比/數位轉換器及其相關方法。

【先如技術】 於高速與高解析度的類比數位轉換應用中，管線式類比數位轉 換窃（pipelineADC)是一種很常見的架構。請參考第j圖，第工 圖係為習知1位元/級（1七itperstage)的管線式類比/數位轉換器 100的不意圖。如第1圖所示，管線式類比/數位轉換器1〇〇的輸 入端有一個取樣保持放大器(sample_h〇kl韻p[ifler，SHA> 11〇，接著 設置有複數個隨後級(subsequentstages)，在第1圖中A 了古患 見，只_兩個隨後級―—2。一心

持放大益110取樣放大後產生信號Vini，接著將信號v如饋入隨後 級12(M ’此時’ 一比較器122」便比較信號Vini和一零電位的值 以產生-數位輸出D(G)，若信號Vinl的值大於零電位聰位輸出 ’反之’若錢Vini的值不大於零電位，則數位輸出d⑼。 賴’錢Vinl和數位輸出D⑼會同時饋人一乘法式數位/類比轉 換 口口 (multiplying digital-to-analog converter, MDAC) 12本1。j古號 I經過-取樣保持放大器126]放大產生—信號％，然:號 val便輸人至-加法器128]，若數位輸出D(G)=1，則加法哭^ 的輸出錢v_的值係為另一方面，若數位輸出_=0, 5 1304686 則加法器128-1的輸出信號的值為Val+vref ’然後輸出信號 ⑽丨便被饋入k後級咖2 i^行類似的操作並輸出一數位輸出 D(l) ’直到該複數個隨後級皆完成數位輸出之後，管線式類比數 位轉換器100再進行結合的動作，而該結合後的數位信號即為輪 入信號vin數位化後的結果。 別 、—如第1圖所示，習知管線式類比/數位轉換H 100中，對應於 #每俯通後級的數位輸出在管線式類比/數位轉換器幽的每—個 時，週齡輸出-個值’而每個隨後軸部的比㈣在完成比較 ，算後’即料下—:墙人健饋人，財管線式_/數位轉換 0⑽的下-脈週期#進行一次比較運算，此外，比較器之等 待時間的長短係由乘法式數位/類比轉換器所決定，由於乘法式數 位/類比轉換器運算所需要的時間遠大於比較器進行比較運算所需 要的日守間’因此在官線式類比/數位轉換器100的每一個時脈週期 #中，比較益大部分的時間其實並沒有進行任何運算，而只是等待 而已’所以’右⑥射地將至少兩個隨後級之間的比補共用， 將可達到節省電路面積以及省電的效果。 【發明内容】 因此，本發明的目的之一係提供一種具比較器分享功能的管 線式類比/數位轉換器及其相關方法，使得管線式類比/數位轉料 可利用比較器之工作週期中的空檔來共用比較器，以達到省電以 及節省電路面積之效果。 .1304686 本發明係揭露-種管線比/數位轉換师 a—g_t0-digitaiC0nverter，pipelineA 叫 器包含有··-第-轉換模組；一第二轉換模組，其輸入端係串接於 該第-轉換模組之輸出端；至少—比較器；—第—切換模組；一 第二切換模組。該第-轉換模組係包含有一第一儲存單元；以及 • 一第—乘法式數位/類比轉換器，祕於該第一館存單元與該第一 轉換模組之輸入端 該第二轉換模組包含有一第二館存單元；以 書及-第二乘法式數位/類比轉換器，輕接於該第二儲存單元與該第 二轉換模組之輸人端。該第—切換模組_接於該第―、第二轉 換模組之輸入端與該比較器，用來將該第一轉換模組之輸入贼 該第二職歡之輸人端祕於該比較紅輸人端。該第二切換 組趣接浦比㈣無第―、第二齡單元，时將該比較 盗之輪出端搞接於該第一儲存單元或該第二儲存單元。其中該第 -、第二切換模組係於該管線式類比/數位轉換器之每—時脈週期 籲中進行切換以使該第-、第二轉換模組共用該比較器。 ’ 本發明係揭露一齡線式類比/數位轉換器 anal〇g_t〇_digital c〇nverter，adc)。該管線式類比/ 數位轉換器包含有:一第一轉換模組，一第二轉換模組，至 ^一比較器，一第一切換模組，以及一第二切換模組。其 中該第-轉換模組包含有—第—儲存單元以及—第一乘法 式數位/類比轉換器；該第二轉換模組包含有一第二儲存/單 元以及-第二乘法式數位/類比轉換器；該第—城模組係用 7 1304686 來切換該第一轉換模組之輸入端至該比較器之輸入端及該第二 轉換模組之輸入端至該比較器之輸入端；以及該第二切換模組係 用來切換該比較器之輸出端至該第一儲存單元及該比較器之輸出 端至該第二儲存單元。 ’ 【實施方式】 请注意’以下所提的說明内容係以一 1位元/級（1 -bit per stage ) 着的管線式類比/數位轉換器(pipeline analog_todigital converter， pipeline ADC)為例，但本發明並不以此為限，舉凡利用本發明之 概念所達成的管線式類比/數位轉換器之比較器共用機制，皆屬本 發明的範疇。 請參考第2圖，第2圖係本發明管線式類比/數位轉換器2〇〇 之一實施例的功能方塊圖。如第2圖所示，管線式類比/數位轉換 • 器200的輸入端有一取樣保持放大器(samPle_h〇ld-amplifier，SHA) 210，接著有複數個隨後級(subsequent stages)，在第2圖中為了方 便起見’只綠示兩個隨後級220、230。管線式類比/數位轉換器2〇〇 的操作係依據-參考時脈(未顯和來進行，對於管線式類比/數位 轉換器2〇0的每-時脈週期，每一個_級皆輸出一數位信號D， 在本實施例中，該每-P錢級的數位信號D皆為—位元的信號， 然而，如前所述，本發明並不以此為限。 在-穩綠態之下，L信號Vin進巧線式類比/數位 1304686 轉換器200後，首先會經過取樣保持放大器2卿樣放大並輸出 仏唬vinl，k號vinl同時饋入隨後級22〇和一切換器24〇，切換 為240會依據該參考時脈來進行切換，在該參考時脈之一第一時 脈週期中-第-時段，切換器施係接受信號I為輸入並輸出 至比較器25G’晴注意，比較器謂的架構和第丨圖中比較器 的采構相1¾比較裔250係將信號vini的值和一零電位做比較運 算若L號Vml的值大於該零電位，則輸出一值為^的數位信號 DtemP ’另方面’若信號vini的值不大於該零電位，則輸出一值 ，〇的數位信號Dtemp。比較器25〇會將數位信號D—饋入一切換 裔26〇 ’而切換器26〇亦同樣地依據該參考時脈來進行切換，在該 參考時脈之該第-時脈週期的該第一時段，切換器施係選擇將 數位信號Dtemp傳送至一閂閘222來暫時儲存。 在該第-時脈週期的該第一時段，另一隨後級23〇的操作如 下。由於此時比較器250在切換器·、的選擇下係為由隨後 級22〇所使用，因此嘴後級23〇在該第一時脈週期的該第一時 段並沒有比較H可供級帛，卿，此時隨後級挪巾的乘法式 數位/類比轉換器234係接收隨後級22〇的輸出信號v_和閃閘 232中所暫存之數位信號D⑴來進行運算，有關乘法式數位概 轉換器23碰的運作係相同於第i圖中所示的乘法式數位/類比 轉換^24·】、购，在此不再贅述。乘法式數位/類比轉換器辦 在運算之後隨即輸出一輸出信號V。^。 9 1304686 在該第-fl械湖之H段時，域器24G、會進行 切換以將比較器250的輸入端墟至隨後級22〇的輸出端以接收 輸出信號voutl做為比較器250的輸入，麟比較器25〇的輸出端 墟至隨後級23G中的_ 232，因此在該第一時脈週期之該第二 時段，比較器260便崎後、級23〇所使用，也就是說，隨後級^ 在此時係進行-比較運算，並將其結果％暫存於_ 232中，· 在此同時’ 後級22G則由乘法式數位/類比轉換器224進行一數 位/類比—，因此乘法式數确比職^故便触信號I和 於該第「時脈週期之該第一時段所暫存於咖222 t的數位信號 D(〇) ’並輸出一輸出信號v。此。 述有關P迎後級220、230的敘述可知，隨後級220、230 在每一辦脈週_皆會輸出—數健❹的值，而且藉由錯開 此兩級在同-時脈週期中使用比較器25G的時段，隨後級挪、挪 達職卜比較器’的效果，也就是說，在管線式類比/ 、-換,1〇0之一特定時脈週期的一第一時段，隨後級220係 兮姓— I運算並將比較運算的結果暫存起來以供隨後級220在 、'隹―寺脈週期的一第二時段時饋入乘法式數位/類比轉換器224 數位！^比轉換縣以輸出信號V°utl ;而對於隨後級230來 雜定時脈週期賴第—時段中，隨後級23G係由乘法式 在a進行數位7類比轉換運算以輸出信號V()ut2,而 並、脈週期的該第二時段時，隨後級23G係進行比較運算 ； 果暫存至閂閘232以供乘法式數位/類比轉換器234在下 1304686 %'脈週期的一第 日守丰又中進行數位/類比 轉換時使用 於本發明的另一實施例中，切換器·、細係接收一額外炎 進行讀’該斟參她瓣於該參考時脈 兮額恤辭係為該參考時脈頻率的2倍，請注意有關 音亥額外參考時脈醉和該參树脈__餘祕為說明用， Γ '、聽達到本發似共用比較ϋ為前提下來觸發切 換盗240、260之切換，皆可採用於本發明之中。 凊注意上述有關問閘、切換器等元件可以在不影響本 發明目的之前提下’用料具有粒魏的元件來加以取 代„另外’本發财可和制乘法式數位/類比轉換器中的 運算放大器等技術—起使用，以進-步節省電路_，舉 例來說，乘法式數位/類比轉換器224、234兩者係共用同 -運算放大^，由於㈣共料算放Α||等相關技術已為 熟悉此項技藝著所習知’故在此不再贅述。此外，當本發 明係用於η位元/級的管線式類比/數位轉換電路之中時& >=1)，由於兩級之間可以共用更多個比較器，由此所節省 下的電路面積將更為可觀。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 11 1304686 【圖式簡單說明】 第1圖係為習知1位猶之管線式類咖_器的示意圖。 弟2圖係本發明管線式類__奐器之一實施例的功能方塊圖 【主要元件符號說明】 100、200 110 >126-1 -126-2 >210 1204、120-2、220、230 官線式類比/數位轉換器 取樣保持放大器 隨後級 122-1、122-2、250 比較器 124-卜 124-2、224、234 128-1 v 128-2 乘法式數位/類比轉換器 加法器 222、232 閂閘 240、260 切換器 12

Claims (1)

1304686 十、申請專利範圍： 1· 一種管線式類比/數位轉換器(pipeline anal〇g4〇_digital converter, pipeline ADC)，其包含有： 一第一轉換模組，其包含有： 一第一儲存單元；以及 一第一乘法式數位/類比轉換器，耦接於該第一儲存單元與該 ’ 第一轉換模組之輸入端； _ 一第二轉麵組，其輸入端係串接於該第-轉麵組之輸出 端’該第二轉換模組包含有： 一第二儲存單元；以及 一第二乘法式數位/類比轉換器，耦接於該第二儲存單元與該 第二轉換模組之輸入端； 至少一比較器； 第切換模組，I馬接於該第一、第二轉換模組之輸入端與該 • 比較态，用來將該第一轉換模組之輸入端或該第二轉換模組 之輸入端輕接於該比較器之輸入端；以及 一第二切換模組，耦接於該比較器與該第一、第二儲存單元， 用來將該比較器之輸出端耦接於該第一儲存單元或該第二 儲存單元； 其中4第、第一切換模組係於該管線式類比/數位轉換器之每 -B寺脈週射進行鳩贿鮮…帛二職池朗該比較 器0 13 1304686 2.如申請專利範圍第1項所述之管線式類比/數位轉換器，其中該 第一、第二乘法式數位/類比轉換器係共用同一運算放大器。 3·如申β專利範圍第1項所述之管線式類比/數位轉換器，其中於 該時脈週期之一第-時段中，該第-切換模組係將該第-轉換 換組之輸入端輕接於該比較器之輸入端以及該第二切換模組 係將該比較||之__胁鮮-贿單七以及於該時脈 週期之-第二時段巾，該第—_模_將該第二轉換模組之 輸入端输於舰較L端贼該帛二_顯係將該 比較器之輸出端輕接於該第二儲存單元。 4· ::凊:利範圍第1項所述之管線式類比/數位轉換器 弟、弟—儲存單元均為問閘(latch)。 其中該 5·如申請專利軸第 含有一第三轉換胸I 數位轉換器，其另包 一第三儲存單元；以及 有· 第一乘去式數位/類比轉換器，〃一 三轉換模kn 三儲存單元與該第 術峨_數 元為門間 位轉換器，其中該 14 1304686 如申請專利範圍第5項所述之管線式類比/數位轉換器，另勺人 有一第三切換模組，其中該第三切換模組係耦接於該第= 二、第三轉換模組之輸入端與該比較器，用來將該第—轉換才二 組之輸入端、該第一轉換模組之輸入端、及該第三轉換模組 輸入端耦接於該比較器之輸入端。 - 8·如申請專利範圍第5項所述之官線式類比/數位轉換器，另勺入^ ，有一第四切換模組，其中該第四切換模組係耦接於該比較器與 該第一、第二、第三儲存單元，用來將該比較器之輸出端輕接 於該第一儲存單元、該第二儲存單元、及該第三儲存單元。 9· 一種管線式類比/數位轉換器(pipeline anai〇g_to_digital c〇nvertef pipeline ADC)，其包含有： 一第一轉換模組，其包含有： I 一第一儲存單元；以及 一第一乘法式數位/類比轉換器； 一第二轉換模組，該第二轉換模組包含有： 一第二儲存單元；以及 一第二乘法式數位/類比轉換器； 至少一比較器； 一第一切換模組，用來切換該第一轉換模組之輸入端至該比較 器之輸入端及該第二轉換模組之輸入端至該比較器之輸入 端；以及 15 I3〇4686 一第二切換触，絲城該比較ϋ之輸ά端至鱗-贿單 儿及該比較器之輸出端至該第二儲存單元。 如申明專利範圍第9項所述之管線式類比/數位轉換器，其中 • 忒第一、第二切換模組係於該管線式類比/數位轉換器之每一時 • 脈週期中進行切換以使該第一、第二轉換模組共用該比較器。 _ ·如申明專利範圍帛9項所述之管線式類比/數位轉換器，其中 該第一、第二乘法式數位/類比轉換器係共用同一運算放大器。 ， 如申明專利範圍第9項所述之管線式類比/數位轉換器，其中 於該時脈職之—第—時射，該第—切麵組係將該第一轉 換核組之輸人端雛於該味器之輸人端以及該第二切換模 、、且係將α亥比較為之輸出端麵接於該第一儲存單元；以及於該時 _ 脈週期之一第二時段中，該第一切換模組係將該第二轉換模組 之輸入端耗接於該比較器之輸入端以及該第二切換模組係將 該比較為之輸出端耦接於該第二儲存單元。 I3·如申凊專利範圍第9項所述之管線式類比/數位轉換器，其中 該第一、第二儲存單元均為閂閘(latch)。 R如申請專利範圍帛9項所述之管線式類比/數位轉換器，另包 含有一第三轉換模組，該第三轉換模組包含有·· 16 !304686 一第二儲存單元；以及 一第二乘法式數位/類比轉換器。 15·如申請專利範圍第14項所述之管線式類比/數位轉換器，其中 該第三儲存單元為閂閘。 16·如申請專利範圍第14項所述之管線式類比/數位轉換器，另包 含有一第三切換模組，其中該第三切換模組係用來切換該第 一、第二、第三轉換模組之輸入端至該比較器，用來切換該第 一轉換模組之輸入端至該比較器之輸入端、該第一轉換模組之 輸入端至該比較器之輸入端、及該第三轉換模組之輸入端至該 比較器之輸入端。 π·如申請專利範圍第14項所述之管線式類比/數位轉換器，另包 含有一第四切換模組，其中該第四切換模組係用來切換該比較 态至該第一、第二、第三儲存單元，用來切換該比較器之輸出 端至該第一儲存單元、該比較器之輸出端至該第二儲存單元、 及該比較器之輸出端至該第三儲存單元。 17