TWI303927B - Phase lock loop and control method thereof - Google Patents

Description

1303927 ψ 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種鎖相迴路以及控制方法；尤指一種能自動調整狀 態的鎖相迴路以及控制方法。 【先前技術】 第1A圖為一習知的鎖相迴路方塊圖，具有一相位頻率偵測器 (phase/frequency detector，PFD)90、一電流泵(charge pUmp)92、一電 壓控制震盪器（voltage control oscillator，VC0)94以及一除頻器 (divider)96。相位頻率偵測器90比較回饋時脈cikfb以及參考時脈Clkref 的變化緣(transitional edges)，來產生比較信號up以及DN，進而使得電 流泵92充放電，而輸出控制電壓VrVCO 94依據控制電壓Vc大小，決定其 輸出之時脈Clkvco的頻率。除頻器96則對時脈cikvc。除頻，而輸出回饋時脈 Cikfb〇 VC0 —般是設計為單一狀態，具有單一的電壓頻率轉換曲線(transfer curve)。依照電壓頻率轉換曲線斜率的大小，vc〇大致可以分成兩類，高增 益(high gain)以及低增益（low gain)。第1B圖顯示兩條電壓頻率轉換曲 線A&B，分別對應高以及低增益VC0。由圖可知，高增益vc〇具有的優點是 較廣的可調整頻率範圍，然而犧牲了輸出時脈的穩定性，輸出時脈的頻率 容易受控制電壓Vc的改變而抖動。而低增益VC0剛好相反，具有較穩定頻 率的輸出時脈以及一較窄的可調整頻率範圍。也因此，如何決定一 vc〇的 電壓頻率轉換曲線，往往困擾著電路設計者。 【發明内容】 1303927 本發明之實施例提出一鎖相迴路(phase lock loop)，用以產生一回饋 時脈(feedback clock)，來追蹤(tracing)— 參考時脈(reference clock)。 一相位頻率偵測器（phase/frequency detector)比較該回饋時脈以及該參 考時脈來產生一比較信號。一電流泵(charge pump)依據該比較信號產生一 控制電壓。一電壓控制震盈器（voltage control oscillator)，操作於複 數可選擇狀態之一，依據該控制電壓，以及一選擇信號，來產生一震盪時 脈。該震盪時脈之頻率係為該回饋時脈之頻率的整數倍。一狀態選擇電路， 依據該參考時脈，調整該狀態選擇電壓，以選擇該等可選擇狀態其中之一。 本發明之實施例另提出一種控制一鎖相迴路的方法。該鎖相迴路可操 作於複數可選擇狀態之一，並產生一回饋時脈(fee(j]3ack ci〇ck)，來追蹤 (tracing)—參考時脈(reference cl〇ck)。先產生第一以及第二時脈，分 別為該鎖相迴路於-任-可選擇狀態下，可產生的最高與最低鮮時脈。 該第-與參考時脈的鮮相互比較，且該第二與參考時脈賴率相互比 較。當該第-、第二以及參考時脈符合―第—預設條㈣，維持該鎖相迴 路之被選擇祕。當該第_、第二以及參考雜符合—第二預設條件時， 變更該鎖相迴路之可選擇狀態。 為使本發明之上述目的、特徵和優點能更麵紐，下域舉一較佳 實施例，並配合所關式，作詳細說明如下： 【實施方式】 第2圖為依據本發明^μ irnr\ 月之實域的-vco加上除頻器的數條電壓頻率轉 換曲線。讎卿胁謝糊d每—錄態s分別 1303927 對應了一條電壓頻率轉換曲線。橫軸上標示的Vffiin以及Vmax分別表示vc〇、 輸入控制電壓Vc的電壓值可到達的最小值以及最大值。縱軸上 {示不的fus 為在狀態S且控制電壓Vc為Vmin時，vco透過除頻器的回饋時脈之頻率。換 言之，就是VC0與除頻器在狀態S時候能夠產生之回饋時脈的最低頻率。、 相對的，fH，s就SVC0與除頻器在狀態s時候的回饋_能具有的最高頻率。 每-雛__時脈可㈣細最好跟-個鄰近狀態的回辦脈可變動 範圍重疊-小部分，以確保每-鮮都能被至少—個狀態的_時脈可變 動範圍所涵蓋。 只要適當的改變或響之雜s，就可讀崎樣的νω來追縱一 具有頻率為L之參考時脈ClLef。請參考第3圖，為依據本發明之實施例 的-流程圖。首先，依據VC0的狀態S，提供相對應的fLS以及fHs(步驟12)。 接著’檢查疋S fL’s<fref<fH’s(步驟14)。如果是，意味著位於目前狀態s之 VC0與除頻器的組合，有能力產生具有頻率為fref的輸出頻率。因此，維持 VC0的狀態S，就開始使用vc〇與除頻器的回饋時脈，來追縱參考時脈 Clkref(步驟18)。如果步驟14的答案是否定的，則變更vc〇的狀態s(步驟 16) °變更的規則可以是，譬如說，當fref>fHs，就狀態s為另一個可以產生 較高頻率之回饋時脈的狀態；t freKfus，就變更狀gs為另—個可以產生 較低頻率之回饋時脈的狀態。 第4圖為依據本發明之實施例的一鎖相迴路4〇，具有相位頻率偵測器 (PFD)30、電流泵32、vc〇 34a、除頻器36以及一狀態選擇電路38。 相位頻率偵測器3〇比較回饋時脈Clkfb以及參考時脈cikw的變化緣 1303927 (transit.onal edges)，,ADN 〇 ㈤的請翁ising edge)比參她I的上升_現時，相位頻 率伽⑶30就送出比較信號UP，比較信號up是一個脈衝，复寬产正比於 兩個上升緣出現_差。同理，當回饋時肋u的上升緣㈣ 比參考時脈ak4上升_贿，她辭_ 3G就送_信號 DN 〇 …電流系32接收到比較信號UP或DN時，會相對應的進行充放電。譬如 說，當比較信號UP出現時，電流栗8〇所產生的控制電壓％之電壓值就昇 高；當比較信號DN出現時，控制賴Vc之電壓值就下降。 VCO 34a可以操作於複數可選擇狀態仏―，其除頻器％之組合所對 應之電壓解轉換轉顯示於第2财。鎖她路4()也可以視為操作於複 數狀態s之—,34a tT_ s是㈣擇龍綱。腳施 也接收電流泵32所產生的控制電壓Vc，來決定其輸出的震麟脈_之 頻率fra。 當需要產生-個頻率數倍於參考時脈I的震盈時脈1。時，除頻 器36就可以運用來對震盪時脈⑽除頻，而輸出回饋時脈㈤。 當VCO 34a的狀態S固定，也就是選擇電壓^固定時，相位頻率侧 WPFD)30、電流泵32、vc〇 34a以及除頻器洲的運作是與一般習知的虹 之運作一樣的。對於熟悉PLL技術之人士，這不需要說明。 狀態選擇電路38接收參考時脈Clkref，決定是否需要變更vc〇施的 狀態S，並輸出選擇電壓Vs。 1303927 第5圖為第4圖中的狀態選擇電路38，其判別參考時脈Clkref的頻率 fref是否落於VCO 34a與除頻器36在當時的狀態S下，能產生的時脈之頻率 範圍内。VCO 34b以及34c的内部電路結構跟vc〇 34a —樣。三個VC0也都 是接收一樣的選擇電壓Vs。但是，VCO 34a、34b以及34c的輸入端Vin分別 接收控制電Μ V。、-固定電壓Vinax以及另一固定電壓Vmin。岐電壓L以及 Vmin分別表不控制電壓^的極大值以及極小值。因此，vc〇 34b輸出的震盈 時脈ClLax，s就具有等同VC〇施於狀態s時的最高頻率l s ;則⑽輸出 的震麟脈ClLin，s就具有VC0 34a於狀態s時的最低頻率w。I以及 Clkus分別是C1Ws以及Cllws經過除頻器36除頻的結果，也是施 與除頻器36在當時的狀態S下，能到達的兩個極限。頻率比較器42判別 ，脈cikref_ q祕於fHs以及fLs之間。比較的結果透過數位 信號b0與bl送給比重更新電路44，主中纪铋古曰 电裕44其中紀錄有目則VCO 3½的狀態S， 轉料ΓΓ s。選擇電壓產生電路46，類似一個數位類比 態將數位信號_2轉換成選擇電料，決定了目前vc〇34a的狀 種間便的比較兩個時脈之辭高低的方法 —個週期中，另一加士 疋专叶异在一個時脈的 购脈的變化緣有幾個。因為 個週期中，哪上，—個時脈的一 一 Τ 〃有兩個變化緣(上昇以及下降緣）。所以 —個週期内，如 在個時脈Clka的 果另一個時脈Clkb出現了三個變化绫 的週期時崎祕Glka /叫，断以判織 也鱗嶋，因此，⑽，率fb大於Clka 1303927 的頻率fa。相反的，頻率fb不大於頻率fa。 第6圖為第5圖中的頻率比較器㈣正反器（flip_fl〇p)5〇是一個上 升緣(rising edge)觸發之正反器，作為一個除二的除頻器，將的頻 率除以一’產生時脈2CU正反器52a〜52c以及54a〜54c為雙緣(double edge)觸發之正反n，其重置(獄丨)鱗連接正反器 2a 52c彼此串接在起，一 D正反器的正向輸出端〇接到後一個ρ正反器 的輸入端D，且其時脈輪入端都連接到他s。D正反器阪的輸入端d固 定在高電壓VDD，邏輯值為” i”。D正反器52c的正向輸出端㈣出數位 號bO 樣的D正反器52a〜52c可以當作一個比較電路，來比較⑽』 是否在的-週期内有三個變化緣。因為D正反器版翁的騰七端 都連接到2C1U ’所以如果D正反器跑最在哪ef的―周期内正常工作 時，在Clkref的下-周_就會被重置，然後再下—個週期内又正常工作。 重置後，D正反器52礙的輸出端q都為邏輯值，，〇”。當〇正反器版册 *作夺每人Clkus的變化緣出現時，邏輯值” 1，，就從一個雙緣觸 發D正反H的輸人端D，推進顺_。所以，唯有服5在I的—週 期内有三倾社_化緣，數錄號bQ才可缺”丨”，侧為，，〇，，。 D正反器54邊的連接以及工作方输正反㈣邊類似。相同的道 理’唯有ag Clkref的—週期内有三個或以上的變化緣，數位信號 可能是” Γ ，否則為” 〇，，。 因此’可以藉由取數位信號b0與bl，得知是否目前處於狀態s的呦 34a所對應的可追蹤頻率範圍，是否涵蓋了目前的參考時脈Clkref之頻率 1303927 DO〜D2個別決定了 NMOSNO〜N2是否開啟。所以，選擇電壓產生電路46先將 數位信號DO〜D2轉換為類比電流匕後，透過NM〇s ND轉換成類比電壓、也 就是選擇電壓Vs。 第9圖為一 VC0 34，可應用於vc〇 34a〜34c。VC0 34由複數個延遲元 、 件(delay device)80串接構成，形成一個環狀震盪器（ring 〇scmat〇r)。 控制電壓Vc以及選擇電壓Vs決定每一個延遲元件8〇的延遲時間，因而決 定了這樣一個環狀震盪器的輸出時脈(^11^咖的頻率。 第10圖為第9圖中的-延遲元件80，可視為一個改良的栓鎖〇atch)鲁 電路。在第ίο圖中，左半部分可以視為一反向器（inverter)，右半部分可 以視為另-個反向器。控制電壓Vc以及選擇電壓^控制了每個反向器的偏 壓電/川·’相對的，決定了栓鎖信號in而輸出信號〇υτ的時間。控制電壓％ 微調反向器的偏壓電流，控制電壓Vs用以步進式且大幅度的調整反向器的 偏壓電流。 在本發明的實施例中，-鎖相迴路於追蹤參考時脈Clkref時，是使用一 條斜率較低的電壓頻率轉換曲線，因此，其輸出時脈將具有_定程度的冑 參 穩定性。而且，透過狀態S的自動選擇，鎖相迴路的可處理頻率範圍^ 大幅的擴展。因此，鎖相迴路可以同時得到廣闊的可調整頻率範圍，以及 輸出時脈的高穩定性，兩個在先前技術中無法同時獲得的優點。 本發明雖以較佳實施例揭露如上’然其並非用以限定本發明，任何熟 習此項技藝者，在不脫離本發明之精神和範圍内，當可做些許的更動與潤 都’因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。…王 12 1303927 【圖式簡單說明】 第1A圖為-習知的鎖相迴路方塊圖。 第1B圖顯示兩條電壓頻率轉換曲線娜。 第2圖為依縣發明之實侧的之數條電壓辨轉換曲線。 圖為依據本發明之實施例的—流程圖。 第4圖為依據本發明之實施例的一鎖相迴路。 第5圖為第4圖中的狀態選擇電路。 苐6圖為弟5圖中的頻率比較器。 鲁 第7圖為第5圖中之中的比重更新電路。 第8圖為第5圖中之中的選擇電壓產生電路。 第9圖為一 VC0。 苐10圖為第9圖中的一延遲元件。 【主要元件符號說明】 相位頻率偵測器（PFD)3〇 ;電流泵32 ; VCO 34 34a 34b 34c ;除頻器 36 ;狀態選擇電路38 ;鎖相迴路40 ;頻率比較器42 ;比重更新電路44 ; 選擇電壓產生電路46 ; D正反器（f np-f i〇p)5〇、52a〜52c、54a〜54c、56a、 56b、58、62a〜62c ;邏輯處理器60 ;延遲元件80 ;相位頻率偵測器 90 ;電流泵92 ;電壓控制震盪器94 ;除頻器96。 13

Claims (1)

1303927 案號灿娜％年2月日 修正本 十、申請專利範圍：一 v 1. 一鎖相迴路(phase lock loop)，用以產生一回饋時脈 clock)，來追蹤(tracing)— 參考時脈(reference clock)，包含有· 一相位頻率偵測器（phase/frequency detector)，用以比較該回饋時 脈以及該參考時脈來產生一比較信號； 一電流泵(charge pump)，依據該比較信號產生一控制電壓； 一電壓控制震盪器（voltage control oscillator)，操作於複數可選 擇狀態之一，依據該控制電壓，以及一選擇電壓，來產生一震盪時脈，其 中，該震盪時脈之頻率係為該回饋時脈之頻率的整數倍；以及 一狀態選擇電路，依據該參考時脈而不依據該回饋時脈，調整該選擇 電壓，以選擇該等可選擇狀態其中之一。 2·如申睛專利範圍第1項之鎖相迴路，其中，該鎖相迴路另包含有一 除頻器（frequency divider)，對於該震盪時脈除頻，以產生該回饋時脈。 3·如申請專利範圍第1項之鎖相迴路，其中，該狀態選擇電路包含有： 一最咼/最低時脈產生器，產生一最高時脈以及一最低時脈，分別對應 該電壓控制震盪器於任一可選擇狀態時之最高震盪時脈以及最低震盪時 脈； -頻率比較H，比較該參考時脈之頻率是否介於該最高震I時脈以及 該最低震盪時脈，產生一比較結果信號；以及 -控制電路，猶該比較結果信號，赶該聰信號，至該最高/最低 時脈產生器以及該電壓控制震盈器。 4·如申請專利範圍第3項之鎖相迴路，其中，該電壓控制震盈器係為 0608-A40331TWF1 14 1303927 一第一電壓控制震盛器，該最高/最低時脈產生器包含有第二以及第三電^ 控制震盡器’接收該選擇信號，分別依據第一以及一第二固定電壓，來產 生该最高以及最低時脈，該第一固定電壓為該控制電壓之一第一可變極 值，该第二固定電壓為該控制電壓之一第二可變極值。 5·如申請專利範圍第3項之鎖相迴路，其中，該頻率比較器包含有： 一第一比較電路，用以決定於該參考時脈之一週期（peri〇d)内，該最 尚日t脈疋否具有一第一數量之變化緣edges);以及 弟一比較電路，用以決定於該參考時脈之該週期（period)内，該最 低鬲日守脈疋否具有一第二數量之變化緣(廿&113出〇的1 edges); 其中，該比較結果信號係依據該第一與第二比較電路之比較結果而產 生。 6·如申請專利範圍第5項之鎖相迴路，其中，該控制電路包含有： 比重更新電路’麵接至該第一與第二比較電路，產生數位信號；以 及 一選擇電壓產生電路，轉換該數位信號，以產生該選擇信號； 其中，當該第一與第二比較電路之結果符合一第一條件時，該比重更新 電路增加該數位信號之值； 當該第一與第二比較電路之結果符合一第二條件時，該比重更新電路 減少該數位信號之值；以及 §該第一與第二比較電路之結果符合一第三條件時，該比重更新電路 維持該數位信號之值。 0608-A40331TWF1 15 ^UJ927 7·如申請專_@第6項之鎖相迴路， ， 電壓，該選擇麵產生電路包含有· ’、中’魏擇信雜為該選擇 -數位類時續換器，數蝴 长 一雷、;*雷厭—& 、成一選擇電流，以及 電抓電壓轉換H，_選«流 8·如申請__6奴軸路，t擇電壓。 m 、中，該比重更新電路包含有 第錄為，用以紀錄該比較結果信策； 一第二紀錄器’用以紀錄該數位信號；以及 -邏輯處理ϋ，依據該第1及第二 路維持或是改變該触錢。 w之輸ill，職比重更新電 9·如申請專利範_5項之鎖相迴路 路均包含有複數串接U暫存器。 、中，該第-以及第二比較電 10·如申請專利範圍第i項之鎖相迴路 有複數串狀賴以，每—輯單元^ 4，_難織盪器包， 、㈣中r W早70之延遲時間係受該控制電壓以及該 選擇電壓所控制。 η· 一健制，峨嫩，崎目輪生-回饋時脈 (feedbaCk Cl〇Ck) ^ ^^^(reference cl〇ck)，„ 鎖相迴路可猶於複數可選擇_之—，财法包含有： 第、帛4脈，分別為該鎖才目迴路於任一可選擇狀態下，可 產生的最高與最低頻率時脈； 比較該第-與參考時脈的頻率，而不比較該第—與該回饋時脈的頻率； 比較該第二與參考時脈的鮮，而靴較該第二與該回饋時脈的頻率； 0608-A40331TWF1 16 1303927 當該第-、第二以及參考時脈符合-第-預設條件時，維持該鎖相迴*… 路之被選擇狀態；以及 當該第-、第二以及參考時脈符合一第二預設條件時，變更該鎖相迴 路之可選擇狀態。 _ 12. 如申請專利範圍第11項之方法，其中，該鎖相迴路包含有一狀態 ‘ 選擇電路與-第-電歷控制震蘯器（voltage control oscillat〇r)，操作 於該等可選擇狀態之一，該狀態選擇電路調整一選擇信號，該產生該第一 以及第二時脈之步驟係為包含有： 提供一第二以及第三電壓控制震盪器，接收該選擇信號；以及 ® 分別供應該第二以及第三電壓控制震盪器第―以及第二固定電壓，來 產生該第-以及第二時脈，且該第一固定電壓為該第一電壓控制震盈器之 -控制電壓之-第-可變極值，該第二固定電壓為該控制電壓之一第二可 變極值。 13. 如申請專利範圍第U項之方法’其中，該第一預設條件係為該參 考時脈之頻率，介於該第一以及第二時脈之頻率之間。 14. 如申請專利範圍第U項之方法，其中，比較該第一與參考時料 « 頻率之步驟包含有： 計算該參考時脈之一週期(Pehocl)内，該第-時脈的變化緣之數量， 以及 ’ 比較該數量是否大於一預定值。 瓜如申請專利範圍第u項之方法，其中，比較該第二與參考時脈的 0608-A40331TWF1 17 1303927 頻率之步驟包含有： 計算該參考時脈之一週期（period)内，該第二時脈的變化緣之數量； 以及 (比較該數量是否大於一預定值。

0608-A40331TWF1 18 1303927 案號93134884 95年10月23日 修正頁

第7圖