TWI295015B - Memory management unit, computing system, and method of processing a virtual address - Google Patents
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Description
1295015 九、發明說明: C發明戶斤屬之技術領域3 發明領域 本發明係關於位址轉換之技術。 5 系舒】 發明背景 計算機系統中之一處理器利用記憶體映射將虛擬位址 對映到實體位址。虛擬位址空間意謂以譬如處理器之執行 單元產生的位址空間。實體位址意謂系統上對應硬體記憶 10 體位置的有效位址。 【發明内容】 發明概要 處理器可實施一種用於處理或脈絡交換之位址重新映 射的另一技術層面。與脈絡相連之程序識別符可用來重映 15位址。程序識別符之利用及重新映射緩和處理交換上對快 取記憶體之湧量或失效。 圖式簡單說明 參照隨附圖式,本發明可更加被明瞭,而其種種特徵 與優勢更可為熟於此技術領域者所知曉。 20 第1圖繪示依據本發明之一計算機系統的實施例許多 邏輯區塊。 第2圖繪示依據本發明實施例之一記憶體管禮單元之 方塊圖。 第3圖繪示依據本發明之一實施例之虛擬位址對實體 Ϊ295015 位址轉換流裎圖。 第4圖繪示依據本發明之一實施例之一處理交換流程。 . 相同符號用於不同圖式代表相同或等效之項目。 【貧施方式】 5較佳實施例之詳細說明 依據某些實施例,記憶體管理單元接收虛擬位址並提 供一對應的實體位址。記憶體管理單元儲存產生的虛擬位 • 址對實體位址轉譯。若一虛擬位址對實體位址轉譯對一特 定虛擬位址是有效的,記憶體管理單元拾取對應的實體位 10址。若一轉譯無效,記憶體管理單元從一虛擬位址產生對 應的實體位址。記憶體管理單元利用一程序識別符轉換虛擬 位址至一經修改之虛擬位址,然後利用經修改之虛擬位址 執行一分頁表走查,產生一實體位址。 下述中說明許多特定之細節。然而,須明了本發明可行 、15之實施例亦可不包括所述之特定細節。其他範例中不贅述 有關習知方法、架構、及技術以避免混淆對本發明之精髓 的理解。 關於「一實施例」、「範例實施例」、「許多實施例」等, 均表示包括本發明之特定特徵、結構、或特性的實施例但 20並非每一實施例一定包括這些特定特徵、結構、或特性。 再者’重覆使付之”貫施例”一詞雖可能但不一定指相同的 實施例。 此處所用者,除非指明「第一」、「第二」、「第三」等 使用為序數性形容詞,否則在描述一般物件時僅只表示不 6 1295015 同狀況下相同物件,且並無意指所述物件在時間、空間、 等級、或任何形式上必須按順序。 除非特別說明,否認如說明所揭露者,整份說明書所 使用之措詞諸如「處理」、「計算」等,指電腦或計算機系 5統、或類似電子計算機裝置之動作和/或處理,其評估和/ 或轉換諸如電子的實體呈現資料量化成其他近似呈現實體 量之資料。 以一相同的方式,「處理器」可指任何裝置或一裝置部 伤,其處理來自暫存器和/或記憶體之電子資料以轉換電子 10資料成其他可儲存在暫存器和/或記憶體之電子資料。一 「計算機平臺」可包含一或更多處理器。 第1圖繪不依據本發明一實施例之一計算機系統的許 夕邏輯區塊。處理器100包括一位址產生單元(agu)i〇2、 及一記憶體管理單元(MMU)104。AGU1〇2可為,譬如,產 15生資料位址之一算術邏輯單元(ALU),或,譬如,產生指令 位址之一增量器。AGU1〇2產生之位址為虛擬位址。 MMU1G4將虛擬位輯換成實體位址。這較體位址被用 來存取言如,續取或寫入一儲存器1〇6。儲存器⑽可在 處理器100之内部或外部。 20 4理器100表示任何一種架構類型之中央處理單元,包 括一arm、一CISC、或一架構類型。儲存器1〇6表示一或 更多儲存資料之卿。譬如’储存關6可包括唯讀記憶體 (ROM)、隨機存取記憶體(RAM)、磁性碟片儲存媒體^光 學儲存媒體、及/或快閃記憶體裝置。雖然將說明之本發明 1295015 之一實施例以一單一處理器計算機系統實施,本發明之實 施例可實施以一多處理器計算機系統。 處理器100可為任何一種包括但不限於主框架、微電 • 腦、伺服器、工作站、個人電腦、筆記本、個人數位助理 • 5 等許多可包括一或更多天線108與傳送器110及嵌入式系統 之無線通訊裝置的計算機及通訊系統。 第2圖繪示依據本發明之一實施例的一記憶體管理單 元方塊圖。MMU104接收一虚擬位址並提供一對應的實體 • 位址。首先,作出一虛擬位址之轉譯是否儲存在一儲存器 10 中之判斷,譬如,一轉譯l〇〇k-asidebuffer(TLB)202。TLB202 包含一或更多虛擬位址對實體位址轉譯。若一虛擬位址之 轉譯不在TLB202中,轉譯以TLB錯失處理單元204產生。 TLB錯失處理卓元204包括轉換邏輯206與一分頁表走杳單 元208。轉換邏輯206將一虛擬位址(VA)轉換成一經修改之 • 15虛擬位址(MVA)。轉換邏輯206可包括,譬如,判斷邏輯以 判斷是否虛擬位址之一或更多較高位元,譬如,七個較高 ® 位元VA[31 · 25]等於零,以及一多工器212來選擇一經修改 之虛擬位址的較高位元(MVA)。譬如,多工器212選擇一程 序識別符,PID[6 ·· 0]來取代虛擬位址之七個較高位元若虛 20擬位址之這些位元等於零。否則,虛擬位址之七個較高位 被選定。 程序識別符(PID)可笨儲存在處理器1〇〇之一暫存器 上,且可相連-特定處理。針對—七位元pm,虛擬位址可 被重新對映到在一4Gbyte位址空間之128個槽其中之一。此 8 1295015 程序識別符重新映射針對對映到相同虛擬位址空間處理之 作業系統管理可謂相當有用的。這些例子中,虛擬對映快 取s己憶體不須使一處理開關無效直到,譬如,回到一PID值 或一PID值被再度使用時。一尚未經piD修改之位址指一虛 5擬位址(VA)。已經轉換邏輯206但尚未被轉換成一實體位址 之一位址指一經修改之虛擬位址(MVA)。 分頁表走查單元208產生一實體位址利用經修改之虛 擬位址。記憶體定址方式通常使用分頁來實施虛擬記憶 體。當利用分頁時,虛擬位址空間可被分成稱為分頁的固 10定大小區塊,每一區快可對應到任何實體位址。譬如,分 頁表走查單元208依據分頁演算法利用分頁表判斷並維護 當前虛擬對實體位址之對映。分頁表通常在主記憶體中而 存取它們是耗時的。為加速分頁轉譯,一些以產生之虛擬 位址對實體位址轉譯被存在TLB202中。 15 雖然此處所述這些經轉譯記憶體位址為實體記憶體位 址’這些經轉譯記憶體位址另可選擇之實施例可用於各種 用途。譬如’可在達到實體位址前對這些經轉譯記憶體位 址上進行更進一步之轉譯。另外,雖然所述實施例有關轉 譯虛擬記憶體位址空間,另外的實施例可利用本發明促進 20 任何位址類型的轉譯。 一些或許多儲存在TLB206之虛擬位址對實體位址轉 譯在程序識別符更新時可被失效。程序識別符之更新,譬 如’當一處理或脈絡被切換時。由於TLB2〇2可包含對具有 零值較高位元之虛擬位址之轉譯且因此指定一特定處理, 1295015 當處理切換時這些轉譯必須被失效。使TLB202中轉譯失效 可以軟體執行。另外,硬體可自動地偵查改變並執行失效。 第3圖緣示依據本發明之一實施例一處理器1〇〇執行當 一請求MMU104轉譯一虛擬位址成其對應的實體位址之處 5 理之流程圖。 步驟方塊302,MMU104接收一虛擬位址。步驟方塊 304,判斷是否一虛擬位址之轉譯儲存在,譬如,tlb2〇2 中。若是,步驟方塊306中實體位址北拾取。若否,步驟方 塊308中判斷較高位元,譬如虛擬位址之較高七位元,是否 10為零值,即,等於零。若是,步驟方塊31〇中較高位元以程 序識別符(PID)取代。其次,步驟方塊312中,利甩piDified 虛擬位址,即經修改之虛擬位a(MVA),執行一分頁表走 查產生實體位址。步驟方塊314中,TLB2G2可以新的虛擬 位址對實體位址轉譯更新。 15 第4圖繪示依據本發明之一實施例之一處理切換流 程。步驟方塊402,判斷程序識別符(piD)是否以更新。步 驟方塊404 ’若PID已更新,所有或部份的灿被失效。整 個TLB可被失效。另外,僅虛擬位址較高位元為零值之轉 譯可被失效。 !〇 ㈣技術可實施以組計算機系統之_電腦可讀 式媒體來執行方法。電腦可讀式媒體可永久地、可移地: 或遠端地耗接系統100或另一系統。電腦可讀式媒體可包括 但不限為,譬如下述任何類型:磁性儲存媒體包括碟片與 磁帶儲存媒體;光學儲存媒體諸如光碟媒體(例如,、 1295015 CD ROM ’ CD-R,等)以及數位影像碟片料雜·,全像攝 己隐體,非依電性記憶體儲存媒體包括以半導體為基礎 之記憶體單元諸如㈣記㈣,EEpRQM、eprqm、r〇m ; 10 15 20 鐵磁性數位記憶體;依電性儲存媒體包括暫存器、緩衝器、 或快取記龍、主記‘_、RAM# ;以及㈣傳輸媒體, 包括水久性與間歇性電腦網路、點對點電信設備、載波傳 輸媒體、畴網路、此鮮出—些料。其他新的與各式 各樣類型電腦·可讀式媒體可韓和/或傳送此處所述軟體 模組。計算機系統可糾多類型,包括但不限為譬如主框 架、微電腦、飼服器、工作站、個人電腦、筆記本、個人 數位助理,許多無線裝置、及嵌入式系統,此僅舉出一些 例子。-典型的計算機系統包括至少_處理單元、相關記 憶體、及_些輸人/輸_晴置…計算機系統處理資訊 依據一程式並經由I/O裝置產生結果性之輪出資訊。 依據本發明所述得知特定實施例之來龍去脈。這些實 施例用意為說明而非限制。種種變化、修改、及改良是可 能的。因此’構件可具有之種種情況此處僅述以一=狀 況三許多構件、運作、及資_存之_為特定限制與 特定運作叫靖轉⑽财H其他魏性配置可 想而之且均落於隨後中請專利範圍之料巾。最後呈現以 許多組配之分離構件的結構與功能可實 =賴及其嫩變化、修W賴= 口月專利乾圍所界定之範_中。 【圖式簡單說明】 11 1295015 第1圖繪示依據本發明之一計算機系統的實施例許多 邏輯區塊。 第2圖繪示依據本發明實施例之一記憶體管理單元之 方塊圖。 第3圖繪示依據本發明之一實施例之虛擬位址對實體 位址轉換流程圖。 第4圖繪示依據本發明之一實施例之一處理交換流程。 【主要元件符號說明】
100· · · ·系統 102· · · ·位址產生單元(AGU) 104 · · · ·記憶體管理單元 (MMU) 106····儲存器 108· · · ·天線 110· · · ·傳送器 202....TLB 204· •••TLB錯失處理單元 206· · · ·轉換邏輯 208····分頁表走查單元 210·.··判斷邏輯 212····多工器 302-314、402、404· ··.步驟方 塊
12
Claims (1)
1295015 7.1¾ 柯請委員明录 十、申請專利範圍·· 第94101539號申請案申請專利範圍修正本 96.07.12. 1· 一種記憶體管理單元,其組配來接收一虛擬位址並提供 一對應實體位址,該記憶體管理單元包含: 儲存一或更多虛擬位址對實體位址轉譯内容之一儲存 裝置; 用以從該虛擬位址產生一經修改虛擬位址之轉換邏輯
一分頁表走查單元,組配來將該經修改虛擬位址轉換 10 成該對應實體位址。 2.如申請專利範圍第1項所述之記憶體管理單元,其中該 轉換邏輯電路係組配來在該虛擬位址之'或更多位元包含 一預定值時,以一程序識別符取代該等一或更多位元。 3·如申請專利範圍第2項所述之記憶體管理單元,其中該 15 預定值為零。 4·如申請專利範圍第丨項所述之記憶體管理單元,其中該 記憶體管理單元係組配來接收來自一算術邏輯單元之該虛 擬位址。 5·如申請專利範圍第1項所述之記憶體管理單元,其中該 2〇 記憶體管理單元係組配來從接收來自一增量器之該虛擬位 址。 6·如申請專利範圍第1項所述之記憶體管理單元,其中該 虛擬位址包含一資料位址。 7·如申請專利範圍第1項所述之記憶體管理單元,其中該 13 虛擬位址包含一指令位址。 8·如申請專利範圍第1項所述之記憶體官理單元,其中在 更新到一程序識別符時,該/戒更多虛擬位址對實體位址 轉譯内容即被無效化。 5 9·如申請專利範圍第1項所述之記憶體管理單元’其中僅 所具有之一虛擬位址部段之〆或更多位元等於一預定值的 虛擬位址對實體位址轉譯内容,在更新到一程序識別符時 被失效。 10·如申請專利範圍第1項所述之記憶體管理單元,其中該 10 儲存裝置係組配來儲存一或更多最近產生之虛擬位址對實 體位址轉譯内容。 11· 一種電腦運算系統,其包含: 一天線; 一記憶體;以及 15 耦接至該天線與該記憶體之一處理器,該處理器包含: 一位址產生單元;以及 一記憶體管理單元,組配來從該位址產生單元接收一 虛擬位址並提供一對應實體位址,該記憶體管理單元包含: 儲存一或更多虛擬位址對實體位址轉譯内容之一儲存 20 裝置; 用來從該虛擬位址產生一經修改虛擬位址的轉換邏輯 電路;以及 一分頁表走查單元,組配來將該經修改虛擬位址轉換 成該對應實體位址。 14 1295015 !2·如申請專利範圍第li項所述之系統,其中該轉換邏輯電 路係組配來在該虛擬位址之一或更多位元等於一預定值 時,以一程序識別符取代該等一或更多位元。 !3·如申請專利範圍第11項所述之系統,其中該位址產生單 5 元包含一算術邏輯單元。 i4·如申請專利範圍第η項所述之系統,其中該位址產生單 元包含一增量器。
10
15·如申請專利範圍第u項所述之系統,其中該一或更多虛 擬位址對實體位址轉譯内容於更新到一程序識別符時被失 效化。 16·如申請專利範圍第n項所述之系統,其中僅所具之一虛 擬位址部份的一或更多位元等於一預定值之虛擬位址至實 體位址轉譯内容,於更新到一程序識別符時失效化。 17· —種用於處理虛擬位址之方法,其包含下述步驟: 接收一虛擬位址; 判斷該虛擬位址是否在一儲存裝置中具有一實體位址 之一轉譯内容; 若沒有,由該虛擬位址產生一經修改虛擬位址;以及 將該經修改虛擬位址轉譯成一實體位址。 20丨8·如申請專利範圍第17項所述之方法,其中產生該經修 改虛擬位址之步驟包含若該虛擬位址之一或更多位元等於 一預定值,即以一程序識別符取代該一或更多位元。 19·如申明專利範圍第17項所述之方法,其中轉譯該經修改 虛擬位址之步驟包含執行一分頁表走查動作。 15 1295015 20. 如申請專利範圍第17項所述之方法,其更包含於 識別符改變時,使贿存裝置中之所有轉譯时失效。序 21. 如申請專利範圍第17項所述之方法,其更包使兮 預 存裝置中所具之—虛擬位址部分之-或更多位元 定值之轉譯内容失玫。 、 其更包含將任何產 22·如申請專利範圍第17項所述之方法 生的轉譯内容置放郅該儲存裝置中。
23·如申請專利範圍苐17項所述之方法 一資料位址。 其中該虛擬位址為 10 24·如申請專利範圍第17項所述之方法 一指令位址。 其中該虛擬位址為
16 1295015 七、指定代表圖: (一) 本案指定代表圖為:第(1 )圖。 (二) 本代表圖之元件符號簡單說明: . 100· · · ·系統 102· · · ·位址產生單元(AGU) 一 104· · · ·記憶體管理單元(MMU) 106····儲存器 八、本案若有化學式時,請揭示最能顯示發明特徵的化學式:
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/773,847 US7519791B2 (en) | 2004-02-06 | 2004-02-06 | Address conversion technique in a context switching environment |
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Publication Number | Publication Date |
---|---|
TW200534094A TW200534094A (en) | 2005-10-16 |
TWI295015B true TWI295015B (en) | 2008-03-21 |
Family
ID=34826847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094101539A TWI295015B (en) | 2004-02-06 | 2005-01-19 | Memory management unit, computing system, and method of processing a virtual address |
Country Status (6)
Country | Link |
---|---|
US (1) | US7519791B2 (zh) |
JP (2) | JP2007520014A (zh) |
KR (1) | KR100895715B1 (zh) |
MY (1) | MY140166A (zh) |
TW (1) | TWI295015B (zh) |
WO (1) | WO2005078590A2 (zh) |
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- 2005-01-19 TW TW094101539A patent/TWI295015B/zh not_active IP Right Cessation
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US7519791B2 (en) | 2009-04-14 |
JP2007520014A (ja) | 2007-07-19 |
WO2005078590A3 (en) | 2006-03-30 |
WO2005078590A2 (en) | 2005-08-25 |
JP2010134956A (ja) | 2010-06-17 |
US20050177701A1 (en) | 2005-08-11 |
TW200534094A (en) | 2005-10-16 |
MY140166A (en) | 2009-11-30 |
KR20060120242A (ko) | 2006-11-24 |
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