TWI285815B - Direct memory access (DMA) controller and bus structure in a master/slave system - Google Patents

Description

1285815 日修(Id正瞀換頁 九、發明說明： 【發明所屬之技術領域】 本發明涉及從一元件傳輸資料至另一元件，特別是有關 於一種在一主從電腦系統中利用一直接記憶體存取機 (scheme)以傳輸資料。 【先前技術】 許多電腦系統包含直接記憶體存取(direct mem〇 access，DMA)以從一元件傳輸資料至另一元件。DMA之 點在於電腦系統之主處理器或中央處理單元(centr二 processing unit，CPU)並不涉及於實 。^ ^ ==，卜與 DMA f 如.係由一 DMA控制器之裝置所控制。例 令期間’該DMA控制器會安排—記憶體裝 中^Γ斗至一輸出/輸入裝L戈週邊裝置。其 腦系統之-“，—主從(master/slave)”電 r:: ： (relay)，當資料從一元件被搬移至另二=:乍 會先接收後再傳送此資料。 t DMA控制為 電路1參之考&—^，/係敎從”動_之—傳統舰 資料讀取 1 呈序=輪的路徑内’但卻可mm斗之傳輸。當一 位址信號;=5=:==會， 、σ 體衣置14，糟以指示該記憶體 1285815

裝置14將所要求之資料輸出到一匯流排16上。該DMA控 制器12亦會撥出控制信號給一週邊裝置18，藉以指示該^ 邊裝置18從匯流排16上讀取資料。在此方式中，資料係從 &己憶體裝置14經由匯流排16直接傳輸至週邊裝置18,DMA 控制器12並無接觸到資料。 第二圖則係一“主從”電腦系統之一傳統DMA電路20之 方塊圖。其中記憶體裝置22、週邊裝置24以及DMA控制器 26皆係連接至同一匯流排28且共享之。該DMA控制器^ ^含一暫時儲存單元30，用以在資料傳輸期間暫時性地儲存 資料。DMA控制器26亦包含一連接DMA控制器26至共用 匯流排 28 之資料通信線(data communication link) 32， 其允許DMA控制器26在處理資料後將該資料傳送至共用 流排28，或從共用匯流排28接收資料。 彳 在主攸系統中，總有一主控者(master)及一從屬者 (slave)涉及於該資料傳輸。由於記憶體裝置22及週邊穿置 冑係從屬裝置’因此他們不能直接彼“通。 大此，DMA控制器26的動作即如一主控裝置般，合 從屬裝置中繼資料至另-從屬裝置。於此，即; 行程序(transaction)以傳輸資料。 、置執 從^二在；1 料讀取程序期間，進行兩單獨之執行程序以 ΐί 寻所要之資料以傳送至週邊裝置24。在 ^-3傳輸階段中’-第一主從通信路徑係沿著dm = 态26 (主控者)與記憶體裝置22 (從 =制 Z^T22UAmm 26 疏體U 22，要求存取儲存糾 =疏、： 料，此時，記憶體裝置22會回應並送出所要^之2貧 匯流排28上，然後DMA控制器2 ^ j ^、用 用匯流排28讀取細將此軸存^^^^共 1285815

~一 碰ΐΐ’執行讀擁序ϋ料雜隨。在此第二資 與週i^iL’ —第二主從通信路徑係沿著DMA控制器26 &合、、t 之間的共用匯流排28而建立。DMA控制器 rnv/ri k控制仏號給週邊裝置24，指示資料正要傳送，然德 送器26會從其暫時儲存單元3〇經由資料路徑32 ί 即：遵尸C 28及至週邊裝置24，而該週邊裝置24 ϋ 從共用匯流排28上讀取資料。及此可知，從第 28、麵控制器26及資料路徑32在 至週邊白段期間係被佔用，無論是從記憶體讀取或是寫 俨=欠一主從系統之一傳統dma電路20於上述兩階 輸處理之一時序圖。第三圖之信號係代表DMA控制 “讀^㈣器％從記 例 己k、體讀取）；以及下面信號代表當 /黛一ι 26將資料寫至週邊裝置(例如“寫至週邊裝置”）。 中’第一資料封包(參照如資料W係從記憶 區門t n體裝置22)被讀出並且暫時儲存。然後在第二時間 :i邊V置貪二1，DMA控制器26被寫至-週邊裝置(例 僂)：·在第—資料封包(f料W於時間區間t。 J二ί二弟二資料封包(資料2)於時間區間t3、14才可 3 if，並且隨後被寫至週邊裝置。在時間區間U 二貧料封包(資料3)才可被傳輸，以此類推。由上 u T序圖可知，每一資料封包之傳輸皆需兩個時間區間。 士山·ί、、、:，，系統如第二圖所缘的傳統DMA電路20可提供 電^^(^單!^不需介人傳輸資料之優點，然而，傳統的DMA 老姑偟二f限於在—特定時間中有多少f料可以從一從屬 料傳輪^^從屬者的情況。由於在任—時間中，僅有一資 上又，月形會出現在共用匯流排28，因此造成了傳輸 、J、。亚且，另一瓶頸發生在DMA控制器26自己本身， 7 渾糊日修替換頁 1285815 雖具有傳送或接收#料之能力，但並不是在任—時間 f录具。而此瓶頸之發生係因為從DMA控制器％:二 3排28之資料路徑32係被限制於僅能單向通信。由二: 这些_，產生，限制了傳統系統2()有關於從—從者= :從屬者資料傳輸速度之財。因此，财的主從錢 輸夺間區間才得以成功將資料從一從屬裝^ 以往亦有-些解決的方案曾經被提出以克服傳統主從糸 點:例如增加内部匯流排的操作頻率而使體效g f j在屬者或正在設計之從屬者而言，增加内部匯、、古 率就可能需要重新設計這些元件的額外工作時間及困^ 槿可知，目前極需一可消除傳統系統缺失的新姓 構。此類之新糸統在一使用DMA之主從 、口 傳輸資料於-從屬者對從屬者之執行ϋ 了 ς! 的操作無須為達成上述目的而增加頻^序中，再者，此新糸統 【發明内容】 用直^己憶體存取

操作頻率^完成。之_ ’料可無_加_的DMA 本發明所揭露之配置於主從雷& 包含連接至-記憶體匯流排之中之聰A控制器 弟貝科路徑，此記憶體匯流 1285815 月 瘦)正替換頁丨 排係與至少一纪憶體裝置通信。此DMA控制器亦包含連接至 裝^匯流排之一第二資料路徑，此週邊裝置匯流排係與 祖邊，置通信。並且’此DMA控制器係包含一傳輸資 用記憶縣置其k-與至少-週邊裝置 H 較佳實财法’餘職—從屬者傳輸資料 至另-從屬者’此方法包含從一第一匯流排讀取一第一資料 存此第一資料封包於一第一暫時儲存單元。此 Γ- 資料封包從此第—暫時儲存單元寫至一 弟一匯机排並且同時從此第一匯流排讀取一第二資料封包。 【實施方式】

κίϊΐί服先前技藝之效率問題，其允許在—使用DMA 主從系統中的兩個從屬裝置間傳輸大量資 ί且1 匯流概其成躺倾更翅分隔匯流排： DMA㈣器之設計’以消除上述所提及之瓶 二輪速率可實質增加至少兩倍。同時，本發明 士序。根據本發明所改良之DMA控制器可情& 讀取及(2)同時寫至週邊裝置，藉 體衣^ 裝j傳輸至另-從屬裝置。在另错一此實更施 =貝二= 3執行複數朗時棘及以聽財’《賊財 ，所揭露的幾個實施例其中之i 方ϋ 含-記憶齡置、-週雜置以及—财—第—及二^ 9 1285815 —s------^ 羡1另:9月修(声)正替換頁 路徑之DMA控制器。此DMA電路更二笛二 連接記憶體裝置與DMA控制哭之第一資料 》/瓜排，係 匯流排’係連接週邊裝置與“控制器之4以二第: Τ=ΐ 一 η

Jr開^此弟—開關提供—第-狀態以電性雛第-暫ΐ 一匯流排以及-第二狀態以電性耦接第二暫時 儲存早兀至弟-匯流排。此第二_提供-第—狀態以電性 接第-暫時儲存單元至第二隱排以及—第二祕 接第二暫時儲存單元至第二匯流排。 生輔

請參考^四圖，其係繪示一主從電腦系統内一 DMA電路 40之一較佳實施例的方塊圖。根據此實施例之DMA電路4〇 係包含一 3己丨思體裝置42、一週邊裝置44以及一 DMA控制器 46。相較於習知之單一共用匯流排，本發明之dma電路4〇 係包含兩匯流排48及50。

記憶體裝置42及DMA控制器46係配置用以介接 (interface)至匯流排48 (在此參照為“記憶體匯流排”)。雖然在 第四圖中僅有一記憶體裝置，然而也可以多個記憶體裝置連接 至記憶體匯流排48。從此觀點，沿著記憶體匯流排48可以 存取複數個記憶體裝置其中之任一記憶體裝置。在一特殊範例 中，若僅有一記憶體裝置42連接至記憶體匯流排48，則該 記憶體匯流排48可藉由該記憶體裝置42與DMA控制器46 直接連接而被取代。 週邊裝置44及DMA控制器46係配置用以介接 (interface)至匯流排50 (在此參照為“週邊裝置匯流排”)。雖然 在第四圖中僅有一週邊裝置，然而也可以多個週邊裝置連接至 週邊裝置匯流排50。由此觀點，沿著週邊裝置匯流排50可 以存取複數個週邊裝置其中之任一週邊裝置。當僅有一週邊裝 置44連接至週邊裝置匯流排50，則週邊裝置匯流排50可藉 1285815 由該週邊裝置44與DMA控制n 46直接連接而被取代。 技β 1匕外，DMA控制器46係包含兩資料路徑52及54以連 匯1排48及50。藉由劃分傳統匯流排成為兩匯 二排('己，體匯流排48及週邊裝置匯流排5〇)，dma控制器 可沿者記憶士體g流排48及資料路徑52與記憶體裝置犯 ΐί同^沿著週邊裝置匯流排5〇及資料路徑54與週 =破置44互動。這些同時的互動可在沒有跨越一业 資料路徑之信號的情況下執行。使用此ς : imrr憶體裝置42讀取—資料封包，並且同時將 其他貧料封包寫至週邊裝置44。 第五圖係第四®所示之DMA㈣器46之—較 =此實施例中，DMA控制器46包含-第二暫時 =包言-第—開關64以及—第二開關66。暫時m 、喜壯罢存係在—父替方式中經由開關66連接至调 。眶控制器46可能包含一處理ίί 置(未—出)以在必要時用以設定開關64及66之狀態。工 開關64及66可由任何適當之電子式及/或 如，日日體、機魏置、機械式切換開關或者 ^^多工。^^依^在開_移動之方向，開關64及 =:。可包含邏輯元件之組合以提供此處所描述及所：

外開關64及66之狀態將被設定於此類之方今P m酬瞒至週邊裝置匯流排％與暫時it 60、62其中之—時，開關6 ^早το 48與暫時錯存單元60、M其中之另一 ^=6體4^^ 11 12.23 1285815 係用以搭配操作藉以同時改變有關彼此之狀態，藉此可在任何 ，間中連接一暫時儲存單元與一匯流排。在此事項中，每一暫 時健存單元在一時間中將僅耦接至一匯流排。 如第五圖所示，開關64及66係設定於一初始狀態，藉 ^開關64耦接至記憶體匯流排48至第一暫時儲存單元60， 並且開關66耦接至週邊裝置匯流排5〇至第二暫時儲存單元 62 °然而需注意的是，開關的初始狀態(如圖所示)僅為圖解說 =之目的，上述之初始狀態亦可能相反情況。第四圖之DMA 屯路40及第五圖之個別dma控制器46之操作，將在第六 圖有關的範例時序圖中解釋說明。 吹…第六f1說明一時序方塊圖’其展示數個連續之資料封包 (貝^斗1、資料2…等)如何使用第四圖之DMA電路40傳輸之 二範例。在此範例中，係假設開關之初始狀態係配置如第五圖 中所不。，熟習該項技藝者應瞭解依先前資料傳輸之操作、其 他初始狀ϋ之職或其他條件時，開關之初始狀態可能相反。 刀始時間區間U巾，DMA控制11 46會提供記憶體裝 ^犯控制信號及位址信號。在記憶體裝置42接收這些信號 :續Ϊ??裝置42會將所需之資料(資料”放置於記憶體匯 料；、DMA:制器46會從記憶體匯流排48讀取資料 ’亚賢料1儲存於第一暫時儲存單元6〇。在 以==〇66妙會電性输第二暫時儲存單元62與週 二暫時儲5單元62二’因i在t1期間並？有資料出現在第 置44之間並無資料傳輪此在第一暫^儲存早凡62及週邊裝 開關Γ卩_细目反操作以使第一 二存單元62與記憶體匯流排48，並 流排50第二日|間=2時儲f?60與週邊裝置匯 、區間U中，一第二貢料封包(資料2)從 ^ 12. 28 1285815 ，此資料被儲存於先前為空(empty)的第二暫時 日。並且，由前一時間區間暫時被保留於第一靳 日構存早=60之資料封包(資料1)，係、被寫至週邊裝置44: 在第二時間區間t3中，每一開關之狀離再次相& w ^ ，嶋置將資料3寫入第一暫時儲; ίί時Γ/:θ1 '已傳輸至f邊裝置44且不須再暫時“之ί 資料2 # 區m2之前被赫於第二暫時儲存單元62之 ^皮寫至週邊裝置44。所應瞭解的是，上述這此步驟 係被重_於下—㈣封包朗所有㈣傳輸成功。 相反之狀態在某些預設之_區間係 ίϋ ϊ轉之時序可能會依其他因素而優於時間因 ί 器 46 會時，職控 Ϊί ^制器46時，_可被配置用以允許每一暫Ϊ =子::1、入直到達到某種程度。當沒有資料可被讀入所埴入 之儲存單树，卿讀祕減並時^ ^此資料填人及開關反轉之處理係被重複直到 在此係提供另—狀態，即授權_之反轉。 ί週二4 ί人之暫時儲存單元可能財尚未被傳送 裝置係被提供用以反轉開=以 取後，貝亡至週1裴置。當-資料流結束時，DMA控制哭： T監視亚計异沒有射4被讀人目前所填人暫_存單^之; 】長度α當在-設定之時間長度沒有資料被接收時，d ; 制器46私反轉開關以強行從部分所填入之儲存單元沖^ 13 1285815 時12‘岸 脊換頁丨 (flush out)資料，以傳送至週邊裝置。在上 反轉3 ’β直接記憶存取控制器46還是監^ί轉ϋΐί 疋以確定提供足夠時間從此傳送所有資料。 早 乾攸可瞭解’在與第三圖之输技藝時序圖之比 快兩倍之v料本比：系統 =====同4=取及寫入’本發 第七圖係本發明所教示之DMA電路 ϊ=2: 包含—職二 J二= ，制器72具有-數| μ之記憶體資料路徑％、％、··、 4M用以分別連接姉數量之記憶體匯流排％、％、·、 2 圖所示之記憶體匯流排48在本實施例中係被劃分 成為複數個記憶體匯流排76l、762、···、％，每一記憶 巧排76連接任意數量之記憶體裝置(树出）。如果需^， j體匯流排76其等本身可經由橋接裝置(brid§e)(未緣出） J接彼此。根據本實_，_記憶體匯騎％係並列排列， DMA控制|§ 72可從每-對應之記憶體匯流排76同時 存取一記憶體裝置而沒有信號干擾。 句此外，DMA電路70係包含一數量ν之週邊裝置資料路 ^ 78ι、782、…' 78N用以分別連接相對數量之週邊裝置匯 、，排肌、802、···、80N。在第七圖之實施例中，第四圖所 =之週邊裝置匯流排50係被劃分成複數個週邊裝置匯流排 旦1、、8〇2、…、80N ’每一週邊裝置匯流排8〇連接至任意數 ^之週邊裝置(未％itj)。如果需要，週邊裝置匯流排8〇可經 =橋接裝置(bridge)(未繪出)連接彼此。如在此所描述之週邊 衣置匯流排之並列排列，其允許DMA控制器72可以從每一 14 1285815 举吒28曰f 替換頁

V»*·· τ _ . a».MMuHHwlll< ^1·*1 —τ π~>|| ΤΙ ι··_ n_ _ _ι ι_ _ III H^I 對應之週邊裝置匯流排80同時存取一週邊裝置而沒有信 擾。由此觀點，DMA控制器、72可以與數量μ之記憶體^流 排及數量Ν之週邊裝置匯流排同時通信。數量Μ與Ν最好係 相同^旦如果需要則也可以不同。在此實施例中，資料傳送 理僅受較少數量及Μ受最蹄作鮮之隨排所限制。因此 就本系統之資料傳輸速率將比有關的傳統速率快兩倍。 第八圖係第七圖所示之DMA控制器72之-實施例之方 ，圖。本實施例之DMA控制器72包含一數量M之雙儲 storage device) 84l、842、…、84m，每一=‘ 衣置84連接對應之記憶體資料路徑74ι、742、 ^ 74 iJi 依次係連接至對應之記憶體匯流排76ι、762、 *；* Μ(ς 置之方式相同。尤其母-雙儲存裝置84可能 斜、86及兩個暫時儲存單元％、92 軍= 之二被減至-被選取之週邊裝置匯流排時暫中士 儲存單元被輕接至對應之記憶體匯流排。〃斗另曰π DMA控制态72亦可包含一多功能開關 多功能開關裝置94之Μ個輸入中的每 任-ν個週邊裝置資辦徑78i、782# 接 別連接_邊褒置匯流排8〇1、80 ·:·ϋ:人係分 裝置94可包含任何適當之邏輯“ ·是”力能開關 允許任何輸人被電性轉接至任—輪出於4 =己ΐΐΪΪ以N時，财舰_置 時，則某些輸人或輸出在所奴之日=^ Ν 接，並且可同時執行低於兩倍數量 在另-貫施例中，多功能開關裝置94可能被從電路中完 15 1285815 9齡日修(tlL)正替換頁 全移除，例如：當數量Μ等於數量N時，並且每一記情許 流排76僅存取單一週邊裝置匯流排80時。在此範例^；，每 一雙儲存裝置84之輸出將直接連接至對應之週邊裝置 徑二78。在其他實施例，當電腦系統係設計成某些群組聰 的記憶體匯流排76僅存取某些群組的週邊裝置匯流8〇 ^ ’則多功能開關裝置94可被劃分成為較小、較簡單之開關 裝置。在此範例中，每一較小之開關裝置僅控制那些被包含於 一組對應群組之匯流排。然而就連接能力而言，為了在 . 裝置與週邊裝維持最大彈性，—單獨多功能開關裝置。料 係被用以允許任何記憶體匯流排76與任何週邊裝置匯流排 80通信。 母雙儲存裝置84允终-吕己憶體裝置使用上述所描述 之開關技術，在一個別之記憶體匯流排76 —再地寫入資料至 ^暫時儲存單元90、92。此外…電性耦接係在多功能開關 裝置94内被建立，用以沿著-對應之週邊裝置匯流排8〇連 接任一週邊裝置與雙儲存裝置84之輸出。在此方式之中，比 數量Μ或N少的資料封包在每一時間區間可被從任何記憶體 匯流排同時傳輸至任何週邊裝置匯流排。 、在另一實施例中，雙儲存裝置84中的第二開關88係可 被移除，並且由多功能開關裝置94中的對應電路所取代。在 此觀點中，從一 s己憶體匯流排相繼而來之資料封包，在如果必 要時可能較易被適用於不同週邊裝置匯流'排。在另一實施例 中’一個雙儲存裝置84可被移至DMA控制器72的另邊， 以直接連接至週邊裝置資料路徑78，並且連接被搬移以直接 連接至記憶體資料路經74的多功能開關裝置94。苴他電路 結構用以提供DMA控制器72之暫時儲存功能及開切換功 能亦可被考慮’其允許如本發明所描述之有效的資料傳輸且未 脫離本發明之精神及範圍。 16 1285815 95.12.2b 以上所述僅為本發明之較佳實施例而已，並非用以限定 本，明之申請專利範圍；凡其他為脫離本發明所揭示之精神下 所完成之等效改魏修飾，均應包含在下狀申料利範圍。 【圖式簡單說明】 第一圖係一非主從系統之一傳統DMA電路之方塊圖； 第二圖係一主從系統之一傳統DMA電路之方塊圖；

第二圖係使用第二圖之DMA電路於主統之資料傳 輸時序圖； ' 四圖係本發明所教示之—主從系統之—較佳改良 DMA黾路實施例之方塊圖； 女_^五關第四®所示之DMA控制11之—較佳實施例之 万塊圖， 輸時;?ί圖係使用第四圖之DMA電路於主從系統之資料傳

第七圖係本發明所教示之一主從系統之 DMA電路實施例之方塊圖；以及 一較佳改良 方塊^_第七®所示之DMA㈣器之—難實施例之 【主要元件符號說明】 10 直接記憶體存取(DMA)電路 12 直接記憶體存取(DMA)控制器 14圮憶體裝置 16匯流排 17 20

1285815 18 週邊裝置 22 記憶體裝置 直接記憶體存取 (DMA)電路 24 週邊裝置 26 直接記憶體存取（DMA)控制器 28 共用匯流排 30 暫時儲存單元 32 資料路徑 直接記憶體存取 (DMA)電路

直接記憶體存取(DMA)控制器

資料路徑 54 資料路徑 第一暫時儲存單元 62 第二暫時儲存單元 第一開關 66 第二開關 直接記憶體存取(DMA)電路 直接記憶體存取(DMA)控制器 42 記憶體裝置 46 48 記憶體匯流排 52 60 64 70 72 74!、742、…、74m 76ι、762、···、76μ 781、782、…、78ν 8〇ι、8〇2、…、8〇ν 84ι、842、…、84m 86 開關 90 暫時儲存單元 44 週邊裝置 50 週邊裝置匯流排 記憶體資料路徑 記憶體匯流排 週邊裝置資料路徑 週邊裝置匯流排 雙儲存裝置 88 開關 92 暫時儲存單元 18 1285815 Γ_-_ 曰修正替換頁 94 多功能開關裝置

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Claims (1)

1. S5,12. 1285815 V \Λ ^ . - V Λ ^ '-V · i：V ( 淖 十、申請專利範圍·· 一 —.......................... 電路包2知系統之一直接記憶體存取電路，該直接記憶體存取 一記憶體裝置； 一週邊裝置； —音接記憶體存取控繼，具有 排’連接該週邊裝置與該第二資料路徑； 電性轉接該提供一第一狀態以 提供儲存早元至該第-匯流排，該第二開關 排以及_第第:暫時儲存單元至該第二匯流 流排 心_接該弟二暫時館存單元至該第二匯 2气申請糊範圍第丨項所述之直接 |該5開關伽以使該第-暫時儲存m至 弟二匯流排其中之―，並使該第二暫弟一及該 及該第二匯流排其中之另-。h储存早_接至該第- 3，=青專概圍第2項所述之直接記憶體存取電路，复中Μ ^亥弟二開關係用以使該直接記憶體存取控制二J弟- I裝置讀取-資料封包，並同時將另_資料封【寫至^^ 4·-種適從祕之錢記‘隨存取控彻 一弟一貢料路徑，連接至一記憶體匯流排， · 與至少一記憶體裝置通信； 。μ體匯；^排係 一第二資料路徑，連接至一週邊裝置匯流排，誃 排係與至少一週邊裝置通信；以及 Λ Q坆衣置匯流 20

   正替換f丨 1285815 一傳輸資料裝置，係用以在該至少― 至^ 一週邊裝置其中之一間傳輸資料。己L、體衣置其中之一與該 H凊專概圍第4衝述之錢記憶 ，裝置包含同時傳送一第一部分之資“㈡= 5撕述之施咖存取控㈣，苴中，在 序細，該雜龍㈣傳魏第—部分之 之ίί置匯流排，並且同時從該記憶體匯流排接收該第二^ 申μ專利細第4項所述之錢織體存取控制哭，I由 輸資料裝置包含-第-及一第二暫時儲存單元控t其中該傳 利範㈣7撕述之直接記舰存取控㈣，|中_ 輪貧料裝置更包含： /、卞该傳 二^一裝置，在一第一時間區間期間，從該至少一 二^^一讀取一第一資料封包至該第一暫時儲存單元厂2衣置 直，Γ裝ΐ ’在一第二時間區間期間’從該至少一記憶體^署 八中之一讀取一第二資料封包至該第二暫時儲存單元，=置 時間區間係在該第一時間區間之後。 ^弟二 9·如申請專利範圍第8項所述之直接記憶體存取控 ， 輸資料裝置更包含·· °σ、中鱗 弟一裝置’在該第二時間區間期間，從該第一暫時儲^w 一 傳送邊苐一資料封包至該至少一週邊裝置其中之一；以及亨元 一弟四裝置’在一第三時間區間期間，從該第二暫時错存时一 傳送該第二資料封包至該至少一週邊裝置其中之該一， 時間區間係在該第二時間區間之後。 μ弟二 10.如申請專利範圍第7項所述之直接記憶體存取控制器，其 傳輸資料裝置更包含一第一及一第二開關。 "该 11·如申請專利範圍第10項所述之直接記憶體存取控制器，其 傳輸資料裝置更包含： /、讀 21 ;m ΰ. # ί Ar Ο · I2，15 排置;該第—開關之狀態以電性_該記憶體匯流 該第—及該第二暫時儲存單元其中之—·以及 12 ίϊί，ί定該第加㈣態以電性耦接該週邊裝置匯 二排至該第—及該第二暫時儲存單元其中之另一。 •-iff=錢_統之直接峨體存取浦器，包含： 流排，每，雜匯 邊裝置嶋’每-遇逢裝 ΐίίϊΐί,ί置，同時在複數個記憶體裝置與複數個週邊裝置 13ΐ^ίί=2撕述之直接繼存取测11，其中該 =個雙儲存裝置’每一雙儲存裝置連接至一個別記憶體匯流 t項所述之直接記憶體存取控制器，其中該 ，儲存裝置包含兩暫時儲存單元及兩開關。 •ΐ輸概述之趣嶋取鋪11，其中該 ===排賴—雙儲存裝置之輸出端連接至該複 16古15主從電腦系統之一直接記憶體存取（DMA)資料傳輪之 二*ΐ由一從屬農置傳輸資料至另一從屬震置，該直接纪情 體存取資料傳輸方法包含: 從一第一匯流排讀取一第一資料封包； 暫ff存該第一資料封包於-第-暫時儲存單元；以及 料封包從該第一暫時齡單元寫至—第二匯流排， 、’且，時從該第一匯流排讀取一第二資料封包。 π·如申凊專利範圍帛1δ項所述之直接記憶體存取資料傳輸之方 1285815 法，更包含： ^ ' ..V y 暫時儲存該第二資料封包於一第二暫-將該第二資料封包從該第二暫時儲存疋；以及 並且同時從該第_匯流排讀取一第 該第二匯流排’ 跡申請專利範圍第16顿述之 法，更包含： ^隐體存取資料傳輸之方 ^轉接該第-匯流排至該第一及該第 j，該第二匯流排至該第一及該第二暫夸：:=二 存=元更包含設定-第-及一第二開關之麵接狀離/第一暫時儲 2t申=細第19項所述之直接記憶體存‘料傳輸之方 在:後續時間區間期間，反轉該第一及該第二開 監視該第一及該第二暫時儲存單元之剩餘容量以決 一及該第二開關之輕接狀態之時間。 “ 22·如申請專利範圍第20項所述之直接記憶體存取資料值 法，更包含： 1㈣之方 二資料流之結束時間以決定反轉該第一及該第二開關之耦

   1285815 七、指定代表圖： (一) 本案指定代表圖為：第（五）圖。 (二) 本代表圖之元件符號簡單說明： 46 直接記憶體存取控制器 48 記憶體匯流排 50 週邊裝置匯流排 52 資料路徑 54 資料路徑 60 第一暫時儲存單元 62 第二暫時儲存單元 64 第一開關 66 第二開關 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：