TWI285028B - Phase locked loop system capable of deskewing and method therefor - Google Patents

Description

1285028 ⑴ , 玖、發明說明 * 【發明所屬之技術領域】 本發明相關於一種鎖相迴路系統，特別是，相關於一 種使用鎖相迴路系統之時脈信號技術。 【先前技術】 時脈產生之需要以及應用範圍很多。時脈產生可使用 鎖相迴路（P L L )電路而實施。p l L電路一般取得一參考 信號（像是系統時脈），將之與回饋信號比較，並產生回 應之錯誤信號。該錯誤信號驅動一電壓控制振盪器（V C 0 )’其產生一輸出時脈信號。該輸出時脈信號經分即（ scaled)(—般係以除法器）以產生該回饋信號以與該參 考信號比較。該除法器之除數設定係設定介於參考信號以 及輸出時脈信號之頻率比率。例如，假如該除數係設定爲 3該輸出時脈信號將爲頻率3乘以參考信號之頻率。 PLL電路藉由適當的相位比較器設計而可刪除或實質 減少參考信號以及輸出信號之間的暫態扭斜。移除暫態扭 斜在像是（但不限制）現代處理器之I/O介面時序規格係 十分重要。 近年來，由於PLL參考頻率之上昇，因此時脈散佈 (disuibution )延遲（以及因此所造成之PLL回饋延遲 )增加。此二因素造成PLL效能。此外，時脈散佈之延 遲可能超過數個輸出時脈週期。其他結構加入而造成對於 時脈散佈形成較長的回饋迴路延遲。此包括時脈延展（ -5- 1285028 (2) , stretch ) /收縮（shrink)DFT，對於電源供應之時脈敏感度 之調變，PLL相位頻率偵測器輸出過濾（”切除（ chopping ) ’，）。 一種減緩所增加時脈散佈之問題之方法係爲降低PLL 電路之參考電壓。然而，此造成高合成率，其對於大濾波 電容器係爲必須。另一方法係允許標的內部時脈與外部參 考未成一直線。然而，此造成跨過時脈區之較緊密時脈邊 界或需要非對稱時脈轉移。 【發明內容及實施方式】 在以下詳細描述中，相同之標號以及文字係使用於不 同圖中之相同元件中。而本發明之實施例可以相關於電路 例而描述，此些電路之實施可以許多方式而實施，但是並 不限於邏輯電路、設置在微晶片或積體電路內之電路元件 ，以及個別功能之軟體實施中。每個此些實施方式係在本 發明之範圍內。本發明之實施例亦可關於輸入或輸出自不 同電路元件之信號。應知，雖然此討論係關於信號，但是 該信號可在信號線或是類似類型之機構方式而傳送。進一 步，該名詞’’信號”亦可對應於如圖所示之信號線中。此外 ，已知的電源/接地以及連接至構件之位址在圖中並不顯 示以簡化討論，而不使本案複雜化。 圖^展示本發明之時脈系統1 〇·當然可以有其他架構。 該時脈系統10包括一相位頻率偵測器（PFD ) 20、電荷 泵（charge ρυηιρ ) ( CΡ ) 3 0、電壓控制振盪器（V C 0 ) 1285028 (3) 40、時脈散佈樹50 (此後稱爲時脈散佈網路）以及除以 N之計數器6 0 (此後稱爲除以n電路）。參考時脈信號 1 2被送入至相位頻率偵測器2〇之輸入。該參考時脈信號 1 2可由外部時脈源而提供。即，該時脈源係爲在包含時 脈系統1 0之積體電路或是微晶片之外部。回饋時脈信號 62亦可送入至相位頻率偵測器20之輸入。該相位頻率偵 測器20根據參考時脈信號1 2以及回饋時脈信號62而產 生信號79以及信號83.該信號79送入至提供向上信號26 之反向器電路之輸入。該信號83送入至提供向下信號28 之反向器電路24之輸入。向上信號26以及向下信號28 送入至電荷泵3 0之輸入端。即，相位頻率偵測器2 〇比較 參考時脈信號1 2以及回饋時脈信號62之相位，並將該向 上信號26以及向下信號28送入至電荷泵30之輸入端。 該向上以及向下信號26,2 8個別表示電荷泵30爲正的以 及負電荷方向。該電荷泵3 0將數位輸入（即，根據向上 以及向下信號26以及28而產生一電壓控制信號32 )轉 換爲類比電流（或信號），其之後由迴路濾波器整合而產 生一電壓控制信號3 2.該電壓控制線號3 2被送入至 VCO40以改變VCO時脈信號45之頻率（其係爲時脈散佈 樹5 0之輸入）。 該時脈散佈樹50產生一信號52而送入至除以N計 數器60,其接著產生回饋時脈信號62.該由時脈散佈樹50 所產生之信號亦成爲時脈信號，該時脈信號將被輸入至微 晶片或是積體電路之狀態機器（或其他元件/構件）。如 一7- 1285028 (4) 上述，該回饋時脈信號62被送入至相位頻率偵測器20 輸入。 濾波器（像是第二因次濾波器）可設置於電荷泵 以及電壓控制振盪器4 0之間。該第二因次濾波器可包 一電阻34以及一電容36 (接地）。亦可使用其他類型 濾波器。該向上信號26以及向下信號28將電容器36 電或是放電。即，接續將送入至VCO40之電壓控制信 32予以減少或是增加電壓。VCO40決定VCO時脈信號 之頻率輸出。不同的是，向上信號26以及向下信號28 使用作爲決定VCO40之頻率輸出。 該相位頻率偵測器20在向上信號26以及向下信 2 8之間產生一相位差，其實質等於參考時脈信號1 2以 參考時脈信號52之相位差。特別是，參考時脈信號1 2 及回饋信號62之相位差在向上以及向下信號26以及 之時間段被複製以及實施。當回饋時脈信號62係較參 時脈信號1 2爲慢（即，回饋時脈信號在後），則向上 號26之時間段將較向下信號28之時間段爲長。此增 VCO時脈信號45之頻率。另一方面，當VCO時脈信 45較參考時脈信號12爲快時（即，回饋時脈信號45 先），則向下信號28之時間段較向上信號26之時間段 長。此減少V C Ο時脈信號4 5之頻率。 圖2A爲本架構之時脈系統例之電路圖。其他建構 有可能。圖2A展示鎖相迴路（PLL)電路110,其接收 丨5:.〆- 參考時脈信號（即，refclk )以及參考=時脈信號（即 之 30 括 之 充 號 45 係 號 及 以 28 考 信 加 號 領 爲 亦 1285028 (5) f b c 1 k )。該r e f c 1 k信號係對應於參考時脈信號1 2 (圖1 )，而fbclk信號係對應於回饋時脈信號62 (圖1 ) °該

refclk信號可由係爲邏輯AND閘105之極流排時脈信號 (即，bclk )而得。該匯流排時脈信號亦可稱爲系統時脈 信號。邏輯AND閘1 05之另一輸入可與HIGH電壓源耦 合。類似上述圖1之架構，PLL電路1 10根據fbckl信號 以及refclk信號而沿著信號線1 1 5 (對應於節點A )而輸 出一信號（以early elk而示）。該early ckl信號輸入至除 以N電路1 3 0其接著產生在信號線1 3 5而回饋至邏輯 AND閘140之信號。此外，在信號線1 15之early elk信 號（節點A )可輸入至時脈散佈網路（以元件120而示） 。該由時脈散佈網路I 2 0所產生之信號係爲核心時脈信號 ，其輸入至微晶片或積體電路上之狀態機器（或是其他元 件/構件）。節點B表示在晶膜上使用時脈信號的點。在 節點B之時脈信號之後被在信號線！ 25而作爲核心時脈信 號（以core elk而示）而回饋齒邏輯AND閘140之另一輸 入。該邏輯AND閘140對於輸入信號而執行一邏輯AND 運算並輸出一回饋信號（以fbclk而示）至PLL電路1 1 0 〇 然而，該時脈散佈延遲在PLL迴路設計中可被忽略 。此延遲在PLL回饋迴路中存在，而可由本發明之實施 例而校正。 圖2B係爲在一時間段之圖2A之各種信號之時序圖 。例如’圖2B展示該匯流排時脈（bclk )信號以及回饋 -9- 1285028 (6) 信號（fbclk)，其係輸入至PLL電路110.圖2B亦展 節點A之信號（即，earl yelk信號）以及在節點B之 (即，coreclk信號）。節點A以及節點B之信號之 差係爲回饋延遲（例如，由時脈散佈網路1 2 0所產生 。在此例子中，該回饋信號係以TAB表示，其係小 個核心時間段。 圖3係爲在當回饋延遲越來越長時，PLL阻尼因 低之圖。即，該阻尼因數在延遲加長時而變低。該系 成低阻尼。低阻尼系統振盪更厲害，因此回應於輸入 或是供應雜訊之顫動更厲害。 如上述，近年來，時脈散佈延遲（以及因此所 PLL回饋延遲）會增加而PLL參考頻率上昇。即， 相位對齊，因爲時脈散佈網路變長。由於延遲增加， 需要較大範圍去扭斜。假如PLL需要參考時間段之 爲大的範圍之去扭斜，則會降低PLL之特性。 本發明之實施例提供一種方法以及裝置以產生與 斜一內部時脈，而調整一長時脈散佈延遲。該時脈散 爲在PLL回饋迴路之外側。例如，PLL迴路延遲（ 扭斜者）經由任何緩衝器以及時脈偵錯檢驗（dfts ) 由相位偵測器以及經由電荷泵而包括有VCO輸出之 量。本發明之實施例在使用延遲鎖相而去扭斜該內部 。本發明之實施例提供短的PLL回饋而避免迴路之 定。延遲鎖住迴路可將內部點（或節點）與外部參考 。本發明之實施例亦可具有1個核心時脈時間段之總

示在 信號 間的 者） 於一 數降 統變 相位 生之 增加 PLL 一半 去扭 佈可 被去 、經 延遲 時脈 不穩 對齊 D L -10- 1285028 (7) L範圍。該延遲線控制可由V C〇類比控制而控 最大動態範圍（即，在V C〇頻率範圍下而操作 圖4 A係爲本發明實施例之時脈系統之電路 實施例以及架構亦在本發明之範圍內。圖A之 200包括P L L元件以及延遲鎖住迴路（D L L 例如，P L L元件可執行頻率調變/調整（像是 器），而D L L元件可執行相位對準（像是去扭 L L元件可包括P L L電路1 1 0，而D L L元件可 偵測器（P D ) 210以及可變延遲電路220。 在圖4 A之時脈系統中，回饋延遲包括可變 可變延遲電路220所示）。該可變延遲可具有上 時脈週期之範圍。藉由改變該可變延遲，時脈 1 2 〇之核心時脈輸出可與外部時脈（即，b c 1 對準。此改變可由包括可變延遲電路220以及相 2 1 0 (比較核心時脈信號以及P L L參考時脈信 L L元件所影響。如上述，該相位偵測器2 1 0比 2 1 5之該兩個輸入信號（即，核心時脈信號以及 考時脈信號）並將輸出信號（此後稱爲調整信號 號線2 1 5而送入至可變延遲電路2 2 0該可變延遲 之輸出因此可根據接收自相位偵測器2 1 0之調整 化。換句話說，相位偵測器2 1 0改變該可變延遲 偵測器210之輸入被對準。 在圖4六中，？1^1^電路]10以圖2炱所示 形而接收參考時脈信號（以r e i c 1 k所示） 制以達成 )0 圖。其他 時脈系統 )元件。 頻率乘法 斜）。P 包括相位 延遲（如 至2核心 散佈網路 k信號） 位偵測器 號）之D 較信號線 P L L參 )沿著信 電路2 2 0 信號而變 直到相位 類似之情 以及回饋 -11 - 1285028 (8) 時脈信號（以i b c 1 k所示）。即，匯流排時脈信號（ 以b c 1 k所示）可輸入至該邏輯AND閘105.邏輯AN D閘105之另一輸入可與Η I G Η電壓源耦合。根據r e i c丨k信號以及i b c 1 k信號，該P L L電路1 10在 信號線1 1 7上輸出一信號（對應於節點A )以達成測試電 路之時脈設計（或時脈偵測檢驗）。該時脈dft電路230 表示在時脈信號傳播所增加延遲之電路元件。此延遲係額 外於時脈散播網路120之外。該時脈dft電路23 0輸出信 號線23 5上之前期時脈信號（以earlyclk信號而示）至時 脈散佈網路1 2 0 ·如上述，由時脈散佈網路1 2 0所產生之信 號成爲將被輸入至爲晶片或是積體電路上之狀態機（或其 元件/構件）之時脈信號。該在節點B之核心時脈信號輸 入至除以N電路1 3 0 ·該除以N電路1 3 0沿著信號線1 3 7 而輸出結果信號至邏輯AND閘140之一輸入。 相位偵測器2 1 0自可變延遲電路220而接收兩個輸入 ，即，核心時脈信號以及回饋時脈信號。根據此些輸入信 號，該相位偵測器2 1 0在信號線2 1 5輸出調整信號而至可 變延遲電路220·該可變延遲電路210在節點A而接收該 時脈信號（在其輸入之一）。該可變延遲電路220因此根 據在信號線2 1 5處接收來自相位偵測器2 1 0之調整信號而 調整在信號線22 5回饋至邏輯AND閘140之時脈信號。 該邏輯AN D閘1 4 0對於信號線1 3 7以及2 2 5之回饋信號 而執行邏輯AND運算並輸出該回饋（fbc】k )信號至該 P L L電路Π 0 ·換句話說，節點a之信號（以及因此而得 -12- 1285028 (9) 之核心時脈信號）可及時被調變，直到節點之信號B與該 回饋時脈信號對齊。在此實施例中，可變延遲電路220係 在PLL迴路之內部。因此，由於DLL元件被鎖住，PLL 元件亦被鎖住。 圖5 B係在圖5 A時間段可變信號之時序圖。例如， 圖4B展示匯流排時脈（bclk)信號以及回饋（fbclk)信 號（其輸入至PLL電路110 )。圖4B亦展示節點A之信 號（earlyclk)，以及節點B之信號（即，coreclk信號） 。在節點與節點B之信號的差在於向前（forward )延遲 (例如，由時脈dft電路23 0以及時脈散佈網路120所造 成）。如所示，介於節點A以及節點B ( TAB )之間的向 前延遲係大大的大於一個核心時脈値間段。在此例中，該 回饋係小於1個核心時間段。 圖5A係本發明實施例之時脈系統3 00.其他實施例以 及架構亦在本發明之範圍之內。圖5A之時脈系統亦包括 一 PLL元件以及DLL元件。如上述，相位偵測器（PD) 2 1 〇可比較兩個輸入時脈並在信號線2 1 5提供一調整信號 至該可變延遲電路220.該可變延遲電路210藉此而根據在 信號線2 1 5所接收自相位偵測器2 1 0之調整信號而調整輸 出至時脈dft電路23 0之信號。即，該DLL元件（包括可 變延遲電路220 )可改變可變延遲使得時脈散佈網路120 之輸出與外部時脈對齊（即，bclk信號）。在此實施例中 ，該可變延遲電路220係爲在PLL回饋迴路之外側。因 此，ELL元件之操作可與PLL元件獨立。 -13- 1285028 (10) 在圖5A中，PLL電路110以與圖2A所示相同之方 式而接收該參考時脈信號（r e f c 1 k )以及回饋時脈信號（ fbc 1 k )。即’該匯流排日寸脈號可輸入至邏輯 AND閘 105.邏輯AND閘105之另一輸入可耦合至HIGH電壓源。 根據r e f c 1 k信號以及f b c 1 k信號，該p L L電路1 1 0在信號 下〗1 7 (對應於節點A )而輸出一信號至可變延遲電路 220該可變延遲電路220在信號線1 1 9 (對應於節點F ) 而輸出一信號至該時脈d ft電路2 3 0 ·在節點之信號亦在信 號線1 1 8而回饋至邏輯AN D閘1 4 0之一輸入。該時脈d ft 電路23 0在信號線23 5而輸出該前期時脈信號（earlyclk 信號）至時脈散佈網路120·節點B之信號輸入至除以N 電路]30·該除以N電路1 30在信號線1 37中輸出該結果 信號至邏輯AND閘140之一輸入。 該相位偵測器2 1 0接收兩個輸入，即，來自節點B之 核心時脈信號以及自節點在信號線1 1 8之回饋時脈信號。 根據此些信號，相位偵測器2 1 0在信號線2 1 5輸出該調整 信號至可變延遲電路220該可變延遲電路220因此根據在 信號線2 1 5所接收自相位偵測器2 I 0之調整信號而調整輸 入至時脈dft電路23 0之時脈信號。該邏輯AND閘140 對於信號線137以及1 18之回饋信號執行邏輯AND運算 並輸出該回饋時脈（fbclk )至PLL電路1 ] 0。 圖5A之時脈系統3 00可變延遲係爲在PLL回饋迴路 之外側。時脈系統之DLL元件包括相位偵測器2 1 0 (比較 核心以及PLL參考時脈）以及可變延遲電路22 0,其具有 -14 ^ 1285028 (11) 幾乎2個核心時脈時間段。該PLL以及DLL封閉迴路操 作因此係相互獨立。 圖5 B係爲在圖5 A時間段之變化信號之時序圖。例 如，圖5B展示時脈信號（bclk )信號以及回饋（fbclk ) 信號，其係輸入至P L L電路1 1 〇 ·圖5 B亦展示在節點A之 信號，節點F之信號（earl yelk信號）以及在節點B之信 號（c ο 1· e c 1 k ) ·節點A與節點B之信號之差表示向前延遲 (例如由於時脈dft電路23 0以及時脈散佈網路120所造 成）。如所示，介於節點A以及節點B之向前延遲（TAB )係大大的大於1個核心時脈時間段。在此例中，該回饋 係小於一個核心時間段。 圖6之時脈系統係爲本發明之一實施例。其他實施例 以及架構亦在本發明之範圍之內。圖6之時脈系統4 〇 〇亦 包括一 PLL元件以及DLL元件。如上述，相位偵測器（ PD ) 2 1 0可比較兩個輸入時脈並在信號線2 1 5提供一調整 信號至該可變延遲電路220.圖中之時脈系統400係類似於 圖5 A之時脈系統，且額外包括兩個除以N電路（係以主 要除以N電路410以及次要除以N電路4 2 0而示）。此 二經提供而使得PLL元件可鎖住並於之後該主要410可 發送一信號至該次要420以同步化該元件。之後該次要 420以鎖住步驟而以主要除以N電路410而操作。 圖6中，PLL電路1 10以與圖5A所示類似之方式而 接收參考時脈信號（refclk)以及回饋時脈信號（fbclk) 。即，匯流排時脈信號可輸入至該邏輯AND閘]05 .邏輯 - 15- 1285028 (12) AND閘105之另一輸入與HIGH電壓源耦合。根據refclk 信號以及f b c 1 k信號，P L L電路1 1 0在信號線1 1 7 (對應 於節點A )而輸出一信號至可變延遲電路220該可變延遲 電路220在信號線1 I 9 (對應於節點F )而輸出信號至時 脈d ft電路電路2 3 0 ·在節點之信號亦在信號線1 1 8而回饋 至邏輯AND閘140之一輸入。時脈dft電路23 0在信號 線235而輸出前期時脈信號（earlyCik信號）至時脈散佈 網路1 2 0 〇 該相位偵測器2 1 0接收兩個輸入，即，核心時脈信號 以及回饋時脈信號。根據此些輸入信號，該相位偵測器 210在信號線215輸出調整信號而至可變延遲電路220.該 可變延遲電路2 1 0在節點A而接收該時脈信號（在其輸 入之一）。該可變延遲電路220因此根據在信號線2 ] 5處 接收來自相位偵測器2 1 0之調整信號而調整在信號線225 回饋至邏輯AND閘140之時脈信號。 節點（在信號線1 1 7 )之信號亦輸入至主要除以N電 路410·該主要除以N電路410在信號線415而輸出所得 信號至邏輯AND閘140之一個輸入。該邏輯AND閘14〇 對於信號線4 1 5以及1 1 8之回饋信號而執行邏輯AND蓮 算’並將該回饋時脈（fbclk)信號輸出至PLL電路11〇. 該主要除以N電路410係使用作爲鎖住PLL。在PLL鎖 住之後，來自於主要除以N電路4 1 0之相位資訊由信號 線4 1 8而送入至次要除以N電路4 2 0 .與此同步，主要除 以N電路4]〇以及次要42〇係爲數位鎖住步驟。該次要 -16- 1285028 (13) 420可產生一內部匯流排時脈信號，其係使用在與外部元 件之晶片I 〇通訊。例如，來自於次要4 2 0之信號可以與 核心時脈信號AND而產生內部匯流排時脈。 圖7 A係本發明實施例之時脈系統5 0 0之電路圖。其 他實施例以及組態亦在本發明之範圍內。圖7A之時脈系 統5 0 0亦包括一 P L L元件以及D L L元件。然而，在此實 施例中，PLL元件（即，PLL電路1 10 )係附屬於DLL元 件中。即，該DLL元件係爲在PLL元件之參考路徑之內 。類似於上述討論，D L L元件係作爲頻率乘法器（或頻率 調變器）。在此實施例中，DLL元件可在於上述賓施例相 較下爲較低之參考頻率下操作，且因此可簡·化設計上相關 的時序。該PLL元件在當參考時脈由DLL元件調變時而 位移。進一步，DLL以及PLL元件之頻帶寬可分頻以避 免在兩迴路中不要的反應。該主要以及次要可藉由使次要 除以N電路（即coreclk除法器）發送一同步相位信號至 該主要除以N電路（即PLL除法器）而使之相互同步。 在圖7A中，PLL電路1 10接收該參考時脈信號（ refclk )以及回饋時脈信號（fbclk )。根據refeik信號以 及fbclk信號，該PLL電路110在信號線117 (對應於節 點A)而輸出一信號至時脈d ft電路23 0.該時脈dft電路 23 0在信號線2 3 5而輸出earlyclk信號至時脈散佈網路 120° 在節點（信號線]1 7上）之信號亦輸入至主要除以N 電路5 ] 0以及至邏輯AND閘]4 0之一個輸入（在信號線 -17- 1285028 (14) 5 〇 5 )。該主要除以N電路5 1 0由信號線5 1 5而輸出所得 之信號至邏輯AND閘1 40之一個輸入。該邏輯AND閘 14〇對於信號線515以及5 0 5之回饋信號執行邏輯AND 運算，並將該回饋時脈（fbclk )信號輸出至PLL電路 110。 該核心時脈信號在節點而自時脈散佈網路1 2 0而輸出 。該核心時脈信號被輸入至次要除以N電路5 20.該核心 時脈電路亦可輸入至邏輯AND閘5 3 0.該次要除以N電路 5 2 0輸出一信號至邏輯AND閘5 3 0之另一輸入。該邏輯 AND閘5 3 0對於該輸入信號執行邏輯AND運算，並由信 號線5 3 5而將所得信號送入至相位偵測器2 1 0。 該相位偵測器2 1 0接收兩個輸入，即，由信號線53 5 之信號以及由信號線5 07之對應於bclk之信號。根據此 些信號，相位偵測器2 1 0在信號線2 1 5輸出該調整信號至 可變延遲電路220該可變延遲電路220因此根據在信號線 2 1 5所接收自相位偵測器2 1 0之調整信號而調整輸入至時 脈dft電路23 0之時脈信號。 圖7B係爲在一時間段之圖7A之各種信號之時序圖 。例如，圖7B展示該匯流排時脈（bclk )信號以及回饋 信號（fbclk)，其係輸入至PLL電路110·圖7B亦展示在 節點A之信號，在節點F之信號，earlyclk信號以及在節 點B之信號（即，core elk信號）。節點A以及節點B之 信號之間的差係爲回饋延遲（例如，由時脈散佈網路1 2 0 所產生者）。圖中顯示在節點 A之信號與在節點B之 -18- 1285028 (15) coreclk信號之回饋延遲TAB係大大的大於一個核心時脈 時間段。在此例中，該回饋係小於一個核心時間段。 圖8展示本發明所附實施方式之電子系統例。特別是 展示一積體電路晶片，其具有本發明之一個或是多個實施 方式之1C晶片系統。此1C可以是附在有支持構件於像是 印刷電路板（PCB )之基底上之1C之電子封裝PAK而作 爲封裝系統。該封裝系統例如可經由插槽（socket ) S0K 而接合至系統面板（例如主機板（MB ))。該系統面板 可以是整個電裝置系統（例如電腦、電子消費裝置、伺服 器、通訊設備）之部分，其亦包括一個或是多個以下項目 :輸入（例如使用者）按鈕B，輸出（例如顯示器DIS ) 、匯流排或是匯流排部分BUS、電源供應架構PS、以及 外殻CAS (例如塑膠或是金屬底架）。 進一步，本發明之實施例之範圍包括經簡化程度之實 施例至系統實施例。例如，分離式積體電路（1C )實施例 可以是：晶片或是晶片組之實施例部分；包含印刷電路板 (例如主機板）之晶片或是晶片組之實施例部分；包含在 像是計算裝置（例如個人電腦（P C )、伺服器）或非計 算裝置（例如通訊裝置）之晶片或晶片組；且/或包含該 電子裝置之自動電子裝置。 關於說明書中’’實施例”係指包括在發明之一實施例之 特性、結構或是特徵。所指並非指同樣單一實施例。進一 步’當特性、結構或是特徵係描述關聯於在任何實施例或 是構件中時，係指該特性、結構或是特徵對於熟知此技藝 -19- 1285028 (17) 圖7B係圖7A電路圖之時序圖；以及 圖8係本發明實施例之系統例之方塊圖 元件對照表 1 05 :邏輯AND閘 110: PLL 電路 115，1 1 7，1 1 8，1 1 9 :信號線 1 2 :參考時脈信號 1 2 0 :時脈散佈網路 1 2 5 :信號線 1 3 0 :除以N電路 1 3 5，1 3 7 :信號線 140 :邏輯AND閘 20 :相位頻率偵測器 2 0 0 :時脈系統 210 :相位偵測器 2 1 5 :信號線 220 :可變延遲電路 2 2 5 :信號線 2 3 0 :時脈d ft電路 2 3 5 :輸出信號線 24 :反向器電路 2 6 :向上信號 2 8 :向下信號 -21 - 1285028 (18) 30 :電荷泵 3 0 0 :時脈系統 3 2 :電壓控制信號 3 4 :電阻 36 :電容 40 :電壓控制振盪器 4 0 0 :時脈系統 4 1 0 :主要除以N電路 4 1 5，4 1 8 :信號線 4 2 0 :次要除以N電路 45 : VCO時脈信號 5 0 :時脈散佈樹 5 0 0 :時脈系統 5 0 5，5 0 7 :信號線 5 1 0 :主要除以N電路 5 1 5 :信號線 52 :信號 5 2 0 :次要除以N電路 5 3 0 :邏輯AND閘 5 j 5 ·丨g號線 60 :除以N計數器 6 2 :回饋時脈信號 79 :信號 8 3 :信號 -22-

Claims (1)

1285028 (1) 拾、申請專利範圍 1 . 一種鎖相迴路系統，包含： 一鎖相迴路構件，根據參考時脈信號以及回饋時脈信 號而輸出一第一信號； 一時脈散佈網路，根據輸出自該鎖相迴路構件之第一 信號而散佈一時脈信號；以及 一延遲鎖住迴路構件，作爲去扭斜一信號以及調整由 時脈散佈網路所散佈之時脈信號。 2 ·如申請專利範圍第1項之系統，其中該延遲鎖住 迴路構件包含一相位偵測器以及一可變延遲電路，該相位 偵測器輸出一調整信號至該可變延遲電路。 3 .如申請專利範圍第2項之系統，其中該可變延遲 電路將由時脈散佈網路所散佈之時脈信號與回饋時脈信號 對齊。 4 ·如申請專利範圍第2項之系統，其中該可變延遲 電路係爲在鎖相迴路構件之回饋路徑上，且該相位偵測器 比較由該可變延遲電路輸出之信號以及由時脈散佈網路所 散佈之時脈信號以決定該調整信號。 5 ·如申請專利範圍第2項之系統，其中該可變延遲 電路係爲在鎖相迴路構件之回饋路徑之外側。 6 ·如申請專利範圍第5項之系統，其中該可變延遲 電路接收來自於鎖相迴路構件所輸出之第一信號並輸出一 第二信號，該可變延遲電路根據輸出自相位偵測器之調整 信號而調整第二信號。 - 23- 1285028 (2) 7·如申請專利範圍第2項之系統，其中該鎖相迴路 構件係位在延遲鎖住迴路構件之內側。 8 .如申請專利範圍第2項之系統，其中該可變延遲 電路接收第二信號並輸出該參考時脈信號至鎖相迴路構件 ’該可變延遲電路根據輸出自相位偵測器之調整信號而調 整該參考時脈信號。 9 ·如申請專利範圍第8項之系統，其中該調整信號 係根據由時脈散佈網路所散佈之時脈信號以及第二信號而 得。 10·如申請專利範圍第2項之系統，其中該調整信號 係根據由時脈散佈網路所散佈之時脈信號以及第二信號而 得。 11.如申請專利範圍第1項之系統，進一步包含一除 法器電路以鎖住該鎖相迴路構件。 12·如申請專利範圍第2項之系統，其中該延遲鎖住 迴路構件將該信號去扭斜上至該時脈信號之單一時間段的 最大。 】3，一種鎖相迴路系統，包含： 鎖相迴路構件，輸出一第一*時脈信號； 時脈網路，根據輸出自鎖相迴路構件所輸出之第一時 脈柄號而提供弟—時脈信號；以及 延遲鎖住迴路構件，作爲調整第二時脈信號之時序。 1 4 ·如申請專利範圍第1 3項之系統，其中該延遲鎖 住迴路構件包含一相位偵測器以及一可變延遲電路，該相 -24 - 1285028 (3) 位偵測器輸出一調整信號至該可變延遲電路。 1 5 .如申請專利範圍第1 4項之系統，其中該可變延 遲電路將第二時脈信號與鎖相迴路構件之回饋時脈信號對 齊。 1 6 ·如申請專利範圍第〗4項之系統，其中該可變延 遲電路係爲在鎖相迴路構件之回饋路徑上，且該相位偵測 器比較由該可變延遲電路輸出之信號以及第二時脈信號。 1 7 ·如申請專利範圍第1 4項之系統，其中該可變延 遲電路係爲在鎖相迴路構件之回饋路徑之外側。 1 8 ·如申請專利範圍第丨7項之系統，其中該可變延 遲電路接收來自於鎖相迴路構件所輸出之第一信號並輸出 一第三信號’該可變延遲電路根據輸出自相位偵測器之調 整信號而調整該第三信號。 19·如申請專利範圍第1 4項之系統，其中該鎖相迴 路構件係位在延遲鎖住迴路構件之內側。 2 0 ·如申請專利範圍第1 4項之系統，其中該可變延 遲電路接收第三信號並輸出該參考時脈信號至鎖相迴路構 件’該可變延遲電路根據輸出自相位偵測器之調整信號而 調整該參考時脈信號。 2 1 ·如申請專利範圍第2 0項之系統，其中該調整信 號係根據第二時脈信號而得。 22.如申請專利範圍第14項之系統，其中該調整信 號係根據第二時脈信號以及鎖相迴路系統之回饋時脈信號 而得。 -25 - 1285028 (4) 23 ·如申請專利範圍第1 4項之系統，進一步包含一 除法器電路以鎖住該鎖相迴路構件。 2 4 .如申請專利範圍第1 3項之系統，其中該延遲鎖 住迴路構件將該信號去扭斜上至該時脈信號之單一時間段 的最大。 25· —種鎖相迴路方法，包含： 提供來自於鎖相迴路構件之第一時脈信號； 根據第一時脈信號而提供第二時脈信號； 決定第二時脈信號以及參考信號之差； 提供表示該所決定差之調整信號；以及 根據該調整信號而調整第二時脈信號。 2 6 .如申請專利範圍第2 5之方法，其中該調整信號 係根據第二時脈信號以及鎖相迴路構件之回饋時脈信號而 得。 27·如申請專利範圍第25項之方法，其中該調整信 號係根據第二時脈信號以及鎖相迴路構件之參考時脈信號 而得。 2 8.如申請專利範圍第25項之方法，其中第二時脈 信號之調整包含將輸出自鎖相迴路構件之第一時脈信號予 以去扭斜。 2 9 ·如申請專利範圍第2 5項之方法，其中第二時脈信 號之調整包含將輸入至鎖相迴路構件之參考時脈信號予以 去扭斜。