TWI277329B - Processor timing apparatus, systems, and methods - Google Patents

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TWI277329B
TWI277329B TW094114129A TW94114129A TWI277329B TW I277329 B TWI277329 B TW I277329B TW 094114129 A TW094114129 A TW 094114129A TW 94114129 A TW94114129 A TW 94114129A TW I277329 B TWI277329 B TW I277329B
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1277329 九、發明說明: I:發明戶斤屬之技術領域3 發明領域 本說明書所說明之各種實施例,一般係論及資訊處 5 理,諸如一些被用來處理資料,包括個別之資料元素和資 料封包,等之裝置、系統、和方法。 I:先前技術I 發明背景 Φ 處理元件之陣列,可達成大量與一般所認知之任務相 ίο 關的處理能力。然而,彼等個別元件之同步運作,可能會 引起不當之結果,包括浪費電力和可用資源之無效率使用。 V 【發明内容】 " 發明概要 本發明係為一種方法,其係包含下列步驟:響應於至 - 15 少一狀態指示符,而獨立地調整多個耦合至對應多個網路 ' 處理器之處理器時鐘。 ® 圖式簡單說明 第1圖係一依據各種實施例之裝置和系統的方塊圖; 第2圖係一可例示幾種依據各種實施例之方法的流程 20 圖;而 第3圖則係一依據各種實施例之產品的方塊圖。 L實施方式:i 較佳實施例之詳細說明 在某些實施例中,可基於需要(以使個別元件可非同步 1277329 地加以日寸控),藉由調整施加至對應之個別元件的時鐘頻率 ,而使多個處理元件運作,來處理資訊。在某些情況中, 此可能意謂一些在低於全载下運作之元件,係經選擇使在 一較其他元件為低之頻率下運作。在某些情況中,—此 —- 5法處理彼等分配之工作負荷的元件,可能會使彼等施加之 時鐘頻率增加。在某些實施例中,一些用來連接個別之處 理元件的路由器,可能會在一同步之方式中運作。此種處 理貧訊之解決方案,可能會造成電力利用率之降低,和可 用處理資源更公平之配置。 10 就此一文件而言,術語”能量導管”,可能包括任何類 型有能力來回於空間傳輸及/或接收能量之置或設備。此種 能量導管之範例,姑不論其他,係包括天線(例如,全向性 、定向性、指向性、接線式、單極式、偶極式、等等)、紅 外線發射器、紅外線接收器、紅外線收發器、光發射器(例 15如,光發射二極體)、光接收器(例如,光電池)、和電荷耦 合裝置。 ,網路處理器",可能論及任一群組之兩個或以上的處 理7L件,彼等係互相連接而使能夠分享一共同來源所提供 之資Λ,及/或能夠傳送資訊給_共同之目的地,此處之共 20同來源或目的地,可能為一記憶體、網路、路由器、交換 杰、等等。在某些實施例中,彼等網路處理器,可使共同 位於曰曰粒和/或主機板上面。在某些實施例中,彼等網路 處理器,可能構成全球資訊網路之_部分。 一”狀態指示器”,可能意謂任何機構(例如,電路、物 1277329 件、軟體或硬體旗標、暫存 5 供一有關處理資源用量之位準的指示符或資訊’彼等传= 括但不限於:缓㈣/财巧填充轉、_賴存哭殖^ 速率之預測、先前之緩衝器/儲存器填充加速率、網路内 網痒處之擁擠位準、運作頻率、資料傳輸速率、資料奸 速率、資料取得速率中之預測變化、隨時間之寫人運作^ 數目、隨時間之先前讀取運作的數目、等等。舉例而丄 -第-緩衝器填充量(例如,50%),可使與一第二_真 充量(例如,75%)比較’藉以決定該第二緩衝器,在一特定 1〇之時刻,係較該第一緩衝器利用更完全。另一範例係包括 -可指示若-當前之資源分配被維持時便預測—處理元件 要使用其分配之能量預算的110%之警報。 術語”收發器”(例如,一包括發射器和接收器之裝置) ,在遍及此一文件,係可被用來替代,,發射器,,或,,接收器,, 15 。同理,術語’’接收器’’或/或"發射器”,在遍及此一文件, 係可被用來替代’’收發器”。 第1圖係一依據各種實施例之裝置100和系統11〇的方 塊圖。舉例而言,一裝置100可能包含一調整模組114,其 可獨立調整多個搞合至對應多個網路處理器PEi、PE2、 20 、PEX之處理裔時鐘CL1、CL2、…、CLX。此調整模組114 ,可運作使響應該裝置100内所包含之一或多的狀態指示符 A、B、C、D,來調整一或多之時鐘信號CL1、CL2、…、 或CLX(和CLKR)。該裝置100可能包含一在上述調整模組 114内之主機處理器118。該裝置100可能亦包含一或多之類 1277329 比組件,諸如類比前置輸入-輸出節點AFE 10 NOTE,和類 比前置器AFE1、AFE2、AFE3,彼等復可能包含任何數目 之組成元件,諸如一所舉為例之收發器。 在許多實施例中,一或多之緩衝器BFR1、BFR5、… 5 、BFRX,可使耦合至該等狀態指示符A、B、C、和D。此 等缓衝器BFR1、BFR5、…、BFRX,係直接或間接耦合至 多個網路處理器PEI、PE2、…、PEX。任何一個或以上之 多個網路處理器PEI、PE2、…、PEX,可以此一方式使與 一或多之緩衝器BFR1、BFR5、…、BFRX相聯結。在某些 10 實施例中,任何數目之緩衝器,諸如緩衝器BFR14和BFRX ,可使分別獨立地耦合至該等狀態指示符,諸如狀態指示 符C和D。誠如先前所指,狀態指示符A、B、C、和D,可 不受限地被用來指示一緩衝器填充狀態、緩衝器填充速率 、和緩衝器填充加速,姑不論裝置100之其他元件的運作和 15 /或資源用量。 在某些實施例中,該裝置100可能包含多個或成一對一 之關係或成多對一之關係(例如,多重耦合至單一處理器之 路由器,和/或多重耦合至單一路由器之處理器),而使直接 (或間接)耦合至對應多個網路處理器PEI、PE2、…、PEX 20 的路由器Rl、R2、...、RX。在某些實施例中,該等路由器 Rl、R2、…、RX,可能包含多個或許由一單一時鐘信號源 CLKR加以時控之同步時控式路由器Rl、R2、R3和R4。 在某些實施例中,該等多個網路處理器PEI、PE2、… 、PEX之處理元件,可能係屬不同種類,以及可能執行不 1277329 同之功能。因此,該等多個網路處理器PEI、PE2、...、PEX 所包含之一個、兩個、或所有的處理元件,可能最好是在 一些不同的時鐘頻率下運作,或許就此等多個網路處理器 PEI、PE2、…、PEX所包含之每一處理元件,使修整至其 5 所需之工作負荷。誠如先前所指明,在某些實施例中,該 等網路處理器PEI、PE2、…、PEX,可能係使共同位於一 晶粒156和/或主機板158上面。在某些實施例中,該等網路 處理器PE卜PE2、…、PEX,可能構成全球資訊網路160之 一部分。 10 在某些實施例中,一些非同步時鐘頻率,可能係由該 等時鐘信號CL1、CL2、···、CLX來提供。該等平衡分配在 多個網路處理器PEI、PE2、…、PEX内所包含之處理元件 當中的工作負荷,可藉由此等在多個網路處理器PEI、PE2 、…、PEX内所包含之處理元件當中傳輸的資料封包化而使 15致能。該等緩衝器BFR1、BFR5、…、BFRX,可運作為該 專夕個網路處理器PEI、PE2、…、PEX内所包含之處理元 件與路由器R1、R2、…、rx當中的界面,而可適應上述在 一時鐘頻率下執行之傳輸網路(例如,路由器Rl、R2、... 、RX和一些至該等多個網路處理器叩卜pE2、…、?既之 2〇連接體)與各種處理器元件時鐘頻率(彼等可能與某些實施 例中由時鐘信號CLKR所提供之傳輸網路時鐘頻率相同或 不同)當中的非同步性。在某些實施例中,該等多個路由器 R1、R2、…、RX,可能屬一同步時鐘速率之時鐘速率,亦 可忐獨立地被調整。該等多個網路處理器pE1、pE2、...、 1277329 PEX中所包含之非同步時控處理元件當中,可經由一或多 4似所舉為例之缓衝器狀態指示符C和D的狀態指示符,來 完成通。
在某些實施例中,該等時鐘信號(:^1、CL2、…、CLX 和CLKR有關之時鐘頻率,可在實質編譯之時刻下靜態地 被决疋。然而,動態時鐘管理亦可被執行,或許是取決於 些緩衝器填充狀態指示符。舉例而言,一在其分配之任 矛力後面的處理元件PE1(由於處理器網路之動態性或某些在 、’扁厚打未被預期之因素),可使其時鐘頻率(例如,由cU提 1〇供)依需要增加,直至緩衝器BFR1處之潛在緩衝器溢位的情 況緩和為止。 其他之實施例係可被實現。舉例而言,一系統110可能 包含一頬似或等同先前所說明之裝置100的裝置100,加上 一耗合至一或多之多個類比前置器AFE1、AFE2、AFE3、 I5和/或網路處理器PE1、酸、…、ΡΕΧ的能量導管15〇。誠 如先刖所指,至少某些多個處理器時鐘信號CL1、CL2、… CLX和CLKR有關之速率,係可在一通常要由對應多個 網路處理器PE1、ΡΕ2、···、ΡΕΧ來執行之程式有關的實質 編譯之時刻下靜態地被決定。因此,舉例而言,該等多個 20網路處理器pE卜PE2、…、PEX内所包含之第一處理器PE1 和第二處理器PE2,正如時鐘信號CL1和CL2所決定,可能 具有不同之運作速率。 在某些實施例中,一或多之狀態指示符A、B、C、和D ’可此係獨立地指示一或多耗合至對應多個網路處理器PE1 1277329 、PE2、…、PEX之路由器]^、R2、…、Rx的狀態。舉例 而言,狀態指示符A和B,可能分別獨立地指示該等路由器 R4和R9之狀態。當然,該等狀態指示符A、B、C、和〇, 可能係指示許多與上述裝置1〇〇和系統U〇之運作和資源用 量相關聯的不同元素,諸如網路訊務負荷。因此,舉例而 言,該等狀態指示符A和B,可能係指示上述耦合至多個網 路處理IsPEl、PE2、…、pex之網路154相關聯的兩個不同 點處所加載之網路訊務量。 10 該等裝置100、系統11〇、調整模組114、主機處理器118 、旎ϊ導官150、網路I54、晶粒156、主機板158、資訊網 路160、類比前置輸入_輸出節點八?]£ I〇 N〇TE、類比前置 态 AFE卜 AFE2、AFE3、緩衝器 BFR卜 BFR5、 、bfrm 15 、bfrx、時鐘信號cu、CL2、、CLX、clkr 網路處 理器PE卜ΡΕ2、.··、ΡΕχ、路由器RbR2、、Rx、和狀 態指^符,在本說明書中可能全係特性化為 松組。此種板組可能包括硬體電路、和/或一或多之卢理 器、和/或記憶電路、軟體程式模組、包括 :、 和/或韋刃體、和彼等之組合,如同該 " —& X W 罝川0和糸統110之 …十師所布望,以及如同本發明之各種實 20體所適用。 W寸疋具現 亦應瞭解的是,各種實施例之裝 ^ 予、統’可被使用 在-w處理器晶粒和主機板外及除無線系統外之應用 例中,以及因而各種實施例不應受限於 ^ 邊寺裝置100和 糸統削之圖例,係意使對各種實_之結構提供—般性之 11 1277329 瞭解,以及彼等並非意欲充做一些或會利用本說明書所說 明之結構的裝置和系統之所有元件和特徵的完全說明。 一些可能包括各種實施例之新奇裝置和系統的應用例 ,係包含一被使用在高速電腦、通訊和信號處理電路、數 5 據機、處理器模組、内嵌式處理器、資料交換器、和一些 包含多階層、多晶片模組等專用模組之電子電路中。此種 裝置和系統,可能進一步係作為子組件而使包含在種類繁 多之電子系統内,諸如電視機,蜂巢式電話、個人電腦、 個人數位助理(PDA)、工作站、收音機、錄影機、交通工具 10 、等等。 第2圖係一可例示幾種依據各種實施例之方法的流程 圖。因此,在本發明之某些實施例中,一方法211可能開始 是在區塊221處響應一或多之狀態指示符(選擇性地)來調整 (或許是獨立地)多個耦合至對應多個網路處理器之處理器 15 時鐘。舉例而言,彼等狀態指示符,可能係獨立地與該等 對應多個網路處理器内所包含之一或多的處理器之進度位 準相關聯。 在某些實施例中,該方法211可能包括在區塊225處響 應一或多之對應多個網路處理器的進度位準來調整一或多 20 之封包長度。在某些實施例中,該方法211可能包括在區塊 231處響應一或多之對應多個網路處理器的進度位準來調 整一或多之取樣區塊尺寸。 誠如先前所指明,該等狀態指示符,可能指示一或多 之處理器依據一或多獨立地與一或多之對應多個網路處理 12 1277329 器相關聯的缓衝器之狀態的進度位準。舉例而言,此所指 之狀態,可能係選自一或多之緩衝器填充量、缓衝器填充 比率、和緩衝器填充加速,姑不論其他。 在某些實施例中,該方法211可能包括在區塊235處同 5 步時控多個耦合至對應多個網路處理器之路由器。在某些 實施例中,該方法211可能包括在區塊241處,或許是大體 上在一通常要由對應多個網路處理器來執行之程式有關的 編譯之時刻下,就至少某些多個處理器時鐘,靜態地決定 兩個或以上之不同速率。 10 在某些實施例中,該方法211可能包括在區塊245處獨 立地調整一或多之多個處理器時鐘的速率,藉以平衡一處 理器工作負荷測量不平衡性。此不平衡性可能係由一或多 之狀態指示符來指明,諸如第一指示符和第二指示符(例如 ,見第1圖,正如狀態指示符C和D可能被用來指示依據類 15 似缓衝器填充狀態等BFR14狀態和BFRX狀態之工作負荷 進度和/或平衡)。因此,任何數目之狀態指示符,可能被用 來獨立地指示一或多之緩衝器的狀態,此等緩衝器係獨立 地與一或多之對應多個網路處理器的進度和/或資源用量 相關聯。舉例而言,此所指示之狀態,可能係選自至少一 20 取樣率和一取樣率中之改變,姑不論其他。 在某些實施例中,該方法211可能包括在區塊251處獨 立地調整一或多之多個處理器時鐘之速率,藉以改變各種 性能元素,或一些與本說明書所揭示之裝置和系統相關聯 的進度之指示符,包括緩衝器行為,諸如一或多之缓衝器 13 1277329 填充數ί、缓衝器填充比率、和緩衝器填充加速,姑不論 其他。在某些實施例中,該方法211可能包括在區塊255處 獨立地調整-或多之多個處理器時鐘的速率,藉以補償一 或多之預測性能元素,痞太%日日蚩仏粗一 次本祝明書所揭不之裝置和系統相 關聯的進度之指示符,白杯 匕括預測之工作負荷和/或預測之網 路訊務負荷,姑不論其他。 10 里應/主心的疋,本說明書所說明之方法,在執行上非 必然要依此說明之順序,或依任何特定之順序。此外,各 種在說明上參照本說明書所指明之方法的活動’係可在序 列二::或t代之方式中被執行。為此-文件之目的, 術语> ’’和’’賁料,’,可六μ 寸 了又換地加以使用。一些包括參數、 指令、運异元等資料,采甘 他L括各種格式(例如,分時、 多重存取)之資料、和各種 喱頦型(例如,二進制、文數、音訊 、視訊)之資料等資料,可 或夕之載波的形式來傳送及 15 接收。 在讀取及理解此一揭示 奋4,本技蟄之一般從業人 貝將可瞭解到一軟體程式 帝 篆乂在一基於電腦之系統中使 一黾月自易項式媒體起動來勃 + 一 執仃此軟體程式中所界定的功能 之万式。本技藝之一般從童人^
耒人貝,將可進一步瞭解各種可 20被採用來建立一或多被設計夾月B 、 ΐ;^具現並執行本說明書所揭示 之方法的幸人體程式之程式士 T ^ S。此等程式可能係使用一類 似Java或C++等物件導向式技一 ㊂,使結構化成一物件導向格 式。或者’該等程式可能係使用1似組合語言或C等程序 语吕’使結構化成-程序導向格式。該等軟體組件係可使 1277329 用任一為本技藝之專業人貝所習見的眾多機構相通訊’諸 如應用程式界面或程序間(inter-process)通訊技術,包括遠 距程序呼叫。各種實施例之授義内容,並非受限於任一特 定之程式語言或環境。因此,其他之實施例係可加以實現 5 ,正如第3圖中所示。 第3圖係一依據各種實施例之產品385的方塊圖,諸如 電腦、記憶體系統、磁碟或光碟、某些其他之儲存器裝置 、和/或任何類型之電子裝置或系統。此產品385可能係包 含一處理器387,其係耦合至一機器可存取式媒體,諸如一 10 記憶體389(例如’一包含電氣、光學、或電磁導體之記憶 體)’其係具有相聯結之資料391 (例如,電腦程式指令,和/ 或其他資料),其在存取時可使一機器(例如,處理器387) ,執行一些類似獨立地調整多個_合至對應多個可響應至 少一狀態指示符之網路處理器的處理器時鐘之動作。誠如 15先前所指明,彼等狀態指示符,可能獨立地指示一或多之 緩衝杰的狀恶,彼等復可能獨立地與該等對應多個網路處 理Is之進度相關聯。上述被指示之狀態,可能係選自任何 數目之元素,諸如一取樣率和一取樣率中之改變,姑不論 其他。 20 其他之活動可能包括獨立地調整一或多之多個處理器 時鐘的速率,藉以改變緩衝器填充量、緩衝器填充比率、 和緩衝器填充加速中之至少_個,姑不論處理器進度之其 他可能指示符。-些進一步之活動,可能包括獨立地調整 -或多之多做理!!時鐘的速率,藉以猶—預測之工作 15 1277329 負荷和/或一預測之網路訊務負荷,姑不論處理器進度之其 他可能指示符。 a 考慮本說明書所說明之裝置、系統、方法、和產品, 理應注意的是,該等多個網路處理器pE1、pE2、...、ρΕχ 5内之個別處王里器的時鐘速率,加上上述傳輸網路之時鐘速 率,係可加以調整,使達成一總體之性能目標,或許係由 一或夕之潛時/響應需求和/或產能需求來建立。在某些實施 例中,5亥性能目標可加以修飾,使在低於一指定之電力消 耗極限下運作。在某些實施例中,該性能目標可在完成上 10使達成最低可能之電力消耗。誠如本技藝之專業人員在 讀取此一揭示内容後可認識到的,一或多之策略可被建立 來導引上述調整模組114之行為,使響應一或多之狀態指示 付A B、C、和D,來調整該等經由上述傳輸網路154(例如 ’或许使用一或多之時鐘信號CL卜CL2、…、CLX、和CLKR) 15耦合之個別處理器和路由器有關的時鐘速率,藉以達成上 述之性能。 具現本說明書所說明之裝置、系統、和方法,可能會 在一網路群組之處理元件中,造成非同步之資訊處理。某 些、個、或無處理器時鐘係可使分佈,以及在某些實施 20例中,每—處理單元若有需要,可用一可獨立調整之時鐘 信號來運作。一個、某些、或所有處理元件有關之時鐘信 號設定,可依據各種狀態指示符以響應之方式來加以調整 ,而在某些實施例中,可容許動態緩衝器管理,或許是基 於即日守之工作負荷和緩衝器狀態。此種運作可能產生一些 16 1277329 "、有可軚定之性能和需求之資訊處理系統。 a該等所附形成本說明書之一部分的繪圖,係藉由圖例 而無限制意地顯示-些可在其中實現此主題之特定實施例 。此等例示之實施例,係做充份詳細之說明,可使本技藝 之專業人員此貫現本說明書所揭示之授義内容。由其係可 利用及導出其他之實施例,以致在不違離此揭示内容之界 定範圍,將可完成-些結構上和邏輯上之替代品和變更形 式。所以’此-『實施方式』不應被視為有限制意,以及 各種實施例之界定範圍,僅係由所附申請專利範圍連同此 10等主張被授權之整個範圍的等價體來加以界定。 此等為發明主題之實施例,在本說明書中可能係個別 及/或集體地以術語”本發明,,來指稱,其僅為例示計,而非 意欲自動使此申請案限制至任一單一發明或原創性觀念, 倘若事實上有多於一個被揭示。因此,雖然本說明書已例 15示及說明一些特定之實施例,但理應瞭解的是,任何被气 劃來達成相同目的之安排,可被用來替代該等顯示出之特 定實施例。此一揭示内容係意使涵蓋各種實施例之任何和 所有的適應體或變更形式。上述諸實施例之組合,和本^ 明書未明確說明之其他實施例,將會為本技藝之專業人員 20在檢視上文之說明時得以明瞭。 、 『發明摘要』一節,在提出上係遵照37 C.F.R § 1.72(b) ’要求一可谷許讀者能迅速掌握其技術揭示内容之 性質。其在提交上係瞭解到,其將不被用來理釋或限制申 請專利範圍之界定範圍或意義。此外,在前文之『實施方 17 1277329 式』一節中’各種特徵可見為簡化此揭示内容,係使聚集 在一單一實施例中。此一揭示方法不應被理釋為反映意圖 使此等主張之實施例需要多於每一主張中所明白列舉的特 认更確切的是,正如下列之主張所反映,此原創性主題 5係著重少於一單一揭示之實施例的所有特徵。因此,以下 之申請專利範圍,係藉此合併進『實施方式』一節内,而 使母一主張自立為一單獨之實施例。 【圖式簡單說明3 第1圖係一依據各種實施例之裝置和系統的方塊圖; 弟2圖係一可例不幾種依據各種貫施例之方法的流程 圖;而 第3圖則係一依據各種實施例之產品的方塊圖。 【主要元件符號說明】 100…裝置 110…系統 114…調整模組 118…主機處理器 150···能量導管 154.··網路 156…晶粒 158…主機板 16CX··全球資訊網路 385…產品 387…處理器 389…記憶體
391…資料 A、B、C、D…狀態指示符 AFE 10 NOTE…類比前置輸入-輸 出節點 AFE1、AFE2、AFE3·.·類比前置器 BFTU、BFR5〜BFRX···緩衝器 CU、CL2〜CLX…時鐘信號 CUL、CL2〜CLX…處理器時鐘 CLKR.··時鐘信號源 PEI、PE2〜PEX···網路處理器 Rl、R2〜RX.··路由器 18

Claims (1)

1277329 I 一,一〜‘一^嫌《«一„ 月^日修(更)正替換頁 十、申請專利範圍: 第94114129號申請案申請專利範圍修正本 95 09 13 1·-種處理器時序控制方法,其係包含下列步驟: B應於至/狀恶指不符,而獨立地調整多個耦合 至對應多個網路處理器之處理器時鐘, …中匕括°玄至》一狀態指示符之至少二狀態指示 付係獨立地指出麵合至該等對應多個網路處理器之至 少二路由器的一狀態。 10 15 20 2. 如申請專利範圍第W之方法,其中,另一狀態指示符 係獨立地與該料❹個網路處理 理器的-進度位準相關聯。 们處 3. 如申請專利範圍第1項之方法,其中進-步包括: 響應於該等對應多個網路處理器中之至少一個處 理器的-進度位準,來調整一封包長度。 4·如申請專利範圍第丨項之方法,其中步包括:響庫 於該等對應多個網路處理器中之至少-個處理器的— 進度位準,來調整一取樣區塊大小。 5. ^申請專利範圍第】項之方法,其中,另一狀態指示符 係獨立地指出獨立地與該等對應多個網路處理哭中之 至少—個處理器㈣聯之至少—緩衝器的—個狀態。 G·如申請專利範圍第5項 方法其中,該狀態係選自緩 填充量、緩衝11填充率、和_轉絲速度令之 至少一個。 7·如申請專利範園第】項之方法,其_進_步包括:同步 19 1277329 地時控耗合至該等對庫多π 卜作;日細正替換頁 子對應夕個網路處理 少兩個路由器在内之多個路由哭 ^ ^寺 8· ^請專㈣圍第7項之方法:其中進一步包括:調整 同步時控速度。路處理盗之該等多個路由器的 9.如申請專利範圍第旧之方法,其中步包括, 地在用於要由該等對應多個 貝 U、、罔路處理器來共同執行之 一程式的—編譯時刻,就該等多個處理器時鐘中之至少 10 15 20 某些時鐘,靜態地決定至少兩個不同速度。 1〇.Γ請專利範圍第1項之方法,其中進一步包括:獨立 地調整該等多個處理器時鐘中至少—時鐘的—速度’夢 ^平衡由該至少—狀態指示符和-第二狀態指示糾 才曰明的-個處理器工作負荷測量不平衡性。 11· 一種包括具有相關聯資訊的機器可存取式媒體之物品 ’其中,該資訊在被存取時,可使—機器執行 作: 響應於至少一狀態指示符,獨立地調整耦合至對應 多個網路處理器的多個處理器時鐘, 其中包括該至少一狀態指示符在内之至少二狀態 指示符係獨立地指出麵合至該等對應多個網路處㈣ 之至少二路由器的一狀態。 12.如申請專利範圍第η項之物品,其中,另一狀態指示符 係獨立地指出獨立地與該等對應多個網路處理器中之 一個處理器相關聯的至少一個緩衝器之一狀能。 20 1277329
10 15
20 13. 如申請專利範圍第12項之物品,其中, 取樣率和一取樣率變化中的至少一種。 14. 如申請專利範圍第11項之物品,其中,該資訊在被存取 時,更可使一機器執行下列動作: 獨立地調整該等多個處理器時鐘中之至少一個時 鐘的一速度,藉以改變緩衝器填充量、緩衝器填充率、 和緩衝器填充加速度中之至少一個。 15. 如申請專利範圍第11項之物品,其中,該資訊在被存取 時,更可使一機器執行下列動作: 獨立地調整該等多個處理器時鐘中之至少一個時 鐘的一速度,藉以補償一預測工作負荷和一預測網路訊 務負荷中之至少一種。 16. —種處理器時序控制裝置,其包括: 一調整模組,用以響應於至少一狀態指示符,獨立 地調整耦合至對應多個網路處理器之多個處理器時鐘, 其中包括該至少一狀態指示符在内之至少二狀態 指示符係獨立地指出耦合至該等對應多個網路處理器 之至少二路由器的一狀態。 17. 如申請專利範圍第16項之裝置,其進一步包含:包括在 該調整模組内之一主機處理器。 18. 如申請專利範圍第16項之裝置,其進一步包含:該至少 一狀態指示符係耦合至該等對應多個網路處理器中之 至少一個處理器。 19. 如申請專利範圍第16項之裝置,其進一步包含: 21 1277329
10 15
20 兩個緩衝器,彼等係獨立地耦合到可與該調整模組 通訊之至少兩個緩衝器狀態指示符,該等至少兩個緩衝 器狀態指示符指出緩衝器填充狀態、緩衝器填充速度、 和緩衝器填充加速度中之至少一個。 20. 如申請專利範圍第16項之裝置,其進一步包含:耦合至 該等對應多個網路處理器的包括該等至少兩個路由器 在内之多個同步時控式路由器。 21. —種處理器時序控制系統,其包括: 多個網路處理器,彼等係耦合至對應多個可獨立調 整式時鐘,該等時鐘具有可響應於至少一狀態指示符而 被調整之一頻率,其中包括該至少一狀態指示符之至少 二狀態指示符係獨立地指出耦合至該等對應多個網路 處理器之至少二路由器的一狀態;和 一能量導管,其係耦合至該等多個網路處理器中之 至少一個處理器。 22. 如申請專利範圍第21項之系統,其中,供該等多個處理 器時鐘中之至少某些時鐘用的一速度,係實質地在用於 要由該等對應多個網路處理器來共同執行之一程式的 一編譯時刻下,靜態地被決定;其中有一第一處理器和 第二處理器包括在該等對應多個網路處理器内,以及其 中,用於該第一處理器之一第一決定速度,係不同於用 於該弟二處理為'之一弟二決定速度。 23. 如申請專利範圍第21項之系統,其中,可與該調整模組 通訊之至少兩個訊務狀態指示符,指出與耦合至該等多 22 1277329 月〇日修(更)正替換頁 ;rrl~-,^rwr::nfviTjWfv--~-irT-Tw»»-r— ——rTTMtw>Jtv. | 個網路處理器之一網路相關聯的一第一網路訊務負荷 和一第二網路訊務負荷。 24·如申請專利範圍第21項之系統,其中,該能量導管係選 自全向性天線和紅外線收發器中的一個。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7472306B2 (en) 2004-05-18 2008-12-30 Intel Corporation Processor timing apparatus, systems, and methods
US7475262B2 (en) * 2005-06-29 2009-01-06 Intel Corporation Processor power management associated with workloads
US7783905B2 (en) * 2006-06-13 2010-08-24 Via Technologies Inc. Method for reducing power consumption of a computer system in the working state
US7793158B2 (en) 2007-08-27 2010-09-07 International Business Machines Corporation Providing reliability of communication between supernodes of a multi-tiered full-graph interconnect architecture
US7809970B2 (en) * 2007-08-27 2010-10-05 International Business Machines Corporation System and method for providing a high-speed message passing interface for barrier operations in a multi-tiered full-graph interconnect architecture
US8185896B2 (en) 2007-08-27 2012-05-22 International Business Machines Corporation Method for data processing using a multi-tiered full-graph interconnect architecture
US7769891B2 (en) 2007-08-27 2010-08-03 International Business Machines Corporation System and method for providing multiple redundant direct routes between supernodes of a multi-tiered full-graph interconnect architecture
US7769892B2 (en) * 2007-08-27 2010-08-03 International Business Machines Corporation System and method for handling indirect routing of information between supernodes of a multi-tiered full-graph interconnect architecture
US8108545B2 (en) * 2007-08-27 2012-01-31 International Business Machines Corporation Packet coalescing in virtual channels of a data processing system in a multi-tiered full-graph interconnect architecture
US8014387B2 (en) 2007-08-27 2011-09-06 International Business Machines Corporation Providing a fully non-blocking switch in a supernode of a multi-tiered full-graph interconnect architecture
US7958182B2 (en) * 2007-08-27 2011-06-07 International Business Machines Corporation Providing full hardware support of collective operations in a multi-tiered full-graph interconnect architecture
US7958183B2 (en) * 2007-08-27 2011-06-07 International Business Machines Corporation Performing collective operations using software setup and partial software execution at leaf nodes in a multi-tiered full-graph interconnect architecture
US7822889B2 (en) 2007-08-27 2010-10-26 International Business Machines Corporation Direct/indirect transmission of information using a multi-tiered full-graph interconnect architecture
US7904590B2 (en) * 2007-08-27 2011-03-08 International Business Machines Corporation Routing information through a data processing system implementing a multi-tiered full-graph interconnect architecture
US8140731B2 (en) * 2007-08-27 2012-03-20 International Business Machines Corporation System for data processing using a multi-tiered full-graph interconnect architecture
US7840703B2 (en) 2007-08-27 2010-11-23 International Business Machines Corporation System and method for dynamically supporting indirect routing within a multi-tiered full-graph interconnect architecture
US7827428B2 (en) * 2007-08-31 2010-11-02 International Business Machines Corporation System for providing a cluster-wide system clock in a multi-tiered full-graph interconnect architecture
US7921316B2 (en) 2007-09-11 2011-04-05 International Business Machines Corporation Cluster-wide system clock in a multi-tiered full-graph interconnect architecture
US8077602B2 (en) 2008-02-01 2011-12-13 International Business Machines Corporation Performing dynamic request routing based on broadcast queue depths
US7779148B2 (en) * 2008-02-01 2010-08-17 International Business Machines Corporation Dynamic routing based on information of not responded active source requests quantity received in broadcast heartbeat signal and stored in local data structure for other processor chips
US8261117B2 (en) * 2008-09-11 2012-09-04 International Business Machines Corporation Virtualization in a multi-core processor (MCP)
US8732716B2 (en) 2008-09-30 2014-05-20 International Business Machines Corporation Virtualization across physical partitions of a multi-core processor (MCP)
JP5267218B2 (ja) * 2009-03-05 2013-08-21 富士通株式会社 クロック供給方法及び情報処理装置
US9195296B2 (en) * 2009-09-24 2015-11-24 Qualcomm Incorporated Apparatus and methods for optimizing power consumption in a wireless device
US8592711B2 (en) * 2009-10-01 2013-11-26 George H. Lambert Apparatus and method of electronically impregnating a wear-resistant cutting edge
US8635486B2 (en) * 2010-08-19 2014-01-21 Intel Mobile Communications GmbH Apparatus and method of controlling a processor clock frequency
KR101731929B1 (ko) * 2011-02-08 2017-05-02 삼성전자주식회사 재구성 가능 프로세서 및 구동 제어 방법
US9977482B2 (en) 2011-12-21 2018-05-22 Intel Corporation Method and apparatus for setting an I/O bandwidth-based processor frequency floor
US9391927B2 (en) * 2013-03-20 2016-07-12 Empire Technology Development Llc Heterogeneous router clock assignment and packet routing

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594866A (en) * 1989-01-18 1997-01-14 Intel Corporation Message routing in a multi-processor computer system with alternate edge strobe regeneration
US5396635A (en) * 1990-06-01 1995-03-07 Vadem Corporation Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system
US6233702B1 (en) * 1992-12-17 2001-05-15 Compaq Computer Corporation Self-checked, lock step processor pairs
US6141762A (en) 1998-08-03 2000-10-31 Nicol; Christopher J. Power reduction in a multiprocessor digital signal processor based on processor load
JP2002215599A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp マルチプロセッサシステムおよびその制御方法
US20030196126A1 (en) * 2002-04-11 2003-10-16 Fung Henry T. System, method, and architecture for dynamic server power management and dynamic workload management for multi-server environment
US7111178B2 (en) * 2001-09-28 2006-09-19 Intel Corporation Method and apparatus for adjusting the voltage and frequency to minimize power dissipation in a multiprocessor system
US7349995B2 (en) * 2002-03-07 2008-03-25 Intel Corporation Computing device with scalable logic block to respond to data transfer requests
JP3896873B2 (ja) * 2002-03-07 2007-03-22 日本電気株式会社 可変通信システム
JP2004180038A (ja) * 2002-11-28 2004-06-24 Nec Infrontia Corp 無線lanアクセスポイント,無線lanシステム,無線lanアクセスポイントの干渉防止方法
US7337334B2 (en) * 2003-02-14 2008-02-26 International Business Machines Corporation Network processor power management
KR100526551B1 (ko) * 2003-07-23 2005-11-03 삼성전자주식회사 이더넷 기반 수동형 광 가입자망의 하향 트래픽 제어 방법및 그 장치
US7472306B2 (en) 2004-05-18 2008-12-30 Intel Corporation Processor timing apparatus, systems, and methods

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