TWI267780B - Power-aware multiplier design using 2-dimensional dynamic bypassing - Google Patents
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1267780 玖、發明說明 一、【發明所屬之技術領域】 本案係關於-種低功率數位乘法器之裝置與方法，尤其是關於使用動態侧矩陣乘 法器中2維訊號的裝置與方法，來達到降低乘法器中不必要的訊號轉態，進而達到 節省功率的消耗’使得乘法運算模組得以使用較低的功率消耗而達到相同的運算結 果0 二、【先前技術】
般矩陣型乘法㈣基本架構是由知加法器組合出來的，如圖—所示，我們可以 發現，假設被乘數hU···!；、乘數，所以乘積 i=m-\ j-n-\ g g〇^_)2’”。在傳統的矩陣型紐器中，乘積是 使用並列的AND閘所做的’然後將其傳入由1〇1所構成的】位元加法器矩陣之中。 圖-為㈣Braun’s的乘法器，在先前技術中也有其類似的架構，如⑴。依此類推， 一個_的乘法器需要w令⑽加法器以及㈣個娜閘，這種乘法器的深 f取決於運算子⑽字元恤。由於在這餘構之下，無論輸人訊縣何，加法 陣列所有單元-定會產生運算動作。但是由加法特性棚可以得知，如果兩個輸入 ^中有其中之一為邏輯訊號〇的話，則運算結果必為另一輸入訊號之邏輯值，若 =發生讀狀態的話’加法器的運算動_是多餘_作，也就是無謂的功率消 ^另-先前技術可用來解決此問題，包含列旁通矩陣型乘法器，如[2]。圖二盘 ^分^知技術之及行旁通矩_紐器與其_位元加法剛，前述兩 5 ^ USPatentno. 耗的功率。、π収*獅細電路來驗前賴題，且難崎低制電路所消 並無需額 外我===，_方法和細決前述功率咖題， 方法’’，中華名國專利第 [1]王士傑、黃行健、吳繼強，，，陣列式乘法器架構及其 5 ' l26778〇· 104310 號。
[2] J. Ohban, V. G Moshnyaga, and K. Inoue, "Multiplier energy reduction through bypassing of partial products" 2002 Asia-Pacific Conference on Circuits and Systems (APCCAS ’02)，vol· 2, pp. 13-17, Oct. 2002· [3] 王行健、溫明振，，，行旁通型低功率乘法器”，國立中興大學資訊科學研究所碩 士論文。 三、【發明内容】 本發明之一目的為偵測矩陣型乘法器的乘數與被乘數的輸入數位訊號中，是否有其 為邏輯0的訊號產生。若是，則使致能旁通電路，使矩陣型乘法器中整行或整列的 加法器忽略其運算，直接將訊號透過旁通電路傳遞至下一列或是下一行。 本發明之另一目的為提出一種二維動態旁通運算單元之方法，當偵測到乘法器之乘 數與被乘數有”0”位元時，即啟動其對應之行與列上所有運算單元之旁通邏輯，將 上級結果直接傳到下一級，以免除不必要之運算與轉態訊號。 因此，在一後文中所示之一低功率旁通乘法器較佳實施例中，本發明所揭示之使用 低功率旁通乘法器電路裝置至少由下列各組件所組成： 複數個含旁通邏輯之1位元旁通加法器、複數個1位元旁通加法器、複數個1位元 全加器、以及複數個一端輸入帶有反相器的二輸入及閘。 四、【實施方式】 圖四為本發明之一較佳實施例，4〇1為一丨位元旁通加法器、4〇2為一含一旁通邏 輯單元之旁通加法器、403為1位元全加器、404為一端輸入帶有反相器的二輸入 及閘。而圖五中所示為401之内部結構，4011為一個三態閘，4013為一 2對1多 工器的控制訊號都接至尤這個訊號上。根據加法原理而言，當加數或被加數任 一為〇時，則其和即為輸入之非〇的值。因此當401偵測到輸入訊號 ' 或Yi為邏 輯值為0時，則使4011關閉，使輸入訊號不進入4012這個全加器之中，並經過 4013與4014這兩個多工器讓輸入訊號&+1士1以及(^+1>1直接旁通至輸出，使得4〇12 6 1267780
這個加法器不會有任何的轉態訊號，如此即可節省無謂的功率消耗。 右疋矩陣型乘法器中母一旁通加法器都使用4〇1這個架構的話，則會有錯誤產生， 以下舉出一實施例；假設义2=〇且'==〇,則陣列旁通加法器單元的第二行與第二 列都應該被旁通掉，但是這樣造成了—個錯誤，目為如果只有第二顺旁通掉的 話旁通加法器單元AC(0,2)的進位輸出（carryout)理當傳到旁通加法器單元 AC(2，1)的carryin，可是第二行的旁通加法器也都應該被旁通掉，所以如此會造成 旁通加法器單元AC(0,2)要傳給旁通加法器單元AC(2，1)的進位輸出遺失，若旁通 加法器單元AC(0,2)的進位輸出為1時，則結果是錯誤的。 解決方法是必須在旁通加法器單元ACdi)上加上一侧電路，也就構成術這個 架構，如圖六中所示。如果偵測到旁通加法器單元ACGA的上一列是被旁通的， 而且旁通加法器單AAC(2，1)這行也該被旁通，再加上旁通加法器單元AC(〇,2)的 進位輸出為1的話，則該旁通加法器單元是不可以被禁能（disable)的。因為其必 須接文來自旁通加法器單元AC(〇,2)的進位。所以只要發生/尸〇且]^尸〇且旁通 加法器單元AC〇·一以）的進位輸出為1時，則旁通加法器單元ACC/ + U)不得被禁 能。以4x4二維旁通乘法器為例，只需要在加法器單元AC(2，1)加入進行上述判斷 之邏輯電路（稱為旁通邏輯，bypass l〇gjc)即可。 前述旁通邏輯電路之實現則如圖六下方所示之4025方塊中所示之邏輯方程式。而 5x5二維旁通乘法器，則需要在加法器單元AC(2，1)、AC(2,2)、AC(3，1)、AC(3,2) 加入旁通邏輯。與4X4二維旁通乘法器不同的是，若加法器單元AC^)取消禁能 之後，聯帶加法器單元从⑽也要取消禁能。同理，加法器單元AC(2,2)取消禁 月b之後’聯帶加法器單元ac(3,2)也要取消禁能，更大的電路則依此類推。因為如 此，依照本發明的架構，可以推論得一 ΝχΝ的乘法器中，必須含有…：产個i位 凡含有旁通邏輯的旁通加法器。而圖七即為應用本發明之一較佳8χ8乘法器實例， 601所示之處即為需要加入旁通邏輯之運算單元。 工業上之適用性 7 •1267780
本發明可適用於：各式需要乘法運算的電路之中。本發明可能分別被不同、 知r 實施方式所描述、修改或實現，但仍不超出本發明所提出之申請專利範ff 1267780
替換頁 3月令（&J 五、【圖式簡單說明】 圖一：Braun’s乘法器基本架構圖（習知技術之一） 圖二：數位乘法器架構圖（習知技術之二） 圖三：1位元旁通數位乘法器架構圖（習知技術之三） 圖四：本發明之數位乘法器架構圖 圖五：本發明之1位元旁通數位乘法器架構圖 圖六：本發明之含旁通邏輯1位元旁通數位乘法器架構圖 圖七：應用本發明之一較佳8x8乘法器實例
六、【主要元件符號說明】 圖一 101 : 1位元全加器 圖二 201 : 1位元旁通數位乘法器 202 : 1位元全加器 203 : —端輸入帶有反相器的二輸入及閘 圖三 2011 :三態閘
2012 : 1位元全加器 2013 : 2對1多工器 圖四 401 : 1位元旁通加法器 402 : 1位元旁通加法器（含旁通邏輯） 403 : 1位元全加器 404 : —端輸入帶有反相器的二輸入及閘 圖五 4011 :三態閘 4012 : 1位元全加器 9 1267780 4013 :第一 2對1多工器 4014 :第二2對1多工器 圖六 4021 :三態閘 4022 : 1位元全加器 4023 :第一 2對1多工器 4024 :第二2對1多工器 4025 :旁通邏輯方程式
Claims (1)
1267780· |正替換頁 拾、申請專利範圍： 一種數位^法器，用以執行第一運算元（乘數x)及第二運算元（被乘數¥ 之乘法運算，以產生一乘積P，其中該乘數X為一 n位元數= χ 絲Y為1位元數（Y = Y„.〜...YlY〇)，數且(縣 位元數（Ρ-Ρη+ΐΏ-ΐΡη+π>2···Ρ〇)，該乘法器至少包含： 複數個1位元旁通加法器AC(j，i)，形成一(n-l)x(m-i)陣列，直中彳=〇 i 2 n-2 且 i = 〇, 1，2, ; 八 ，，： 複數個及閘（AND)，用以產生部份乘積Xji，每一個前述及閘分別相對應於前 述複數個該1位元旁通加法器Α〇ΰ·，〇之一，其中前述及閘之輸出分別連接至 該1位元旁通加法器AC(i，j)之第一輸入；
，數個全加器，用以計算前述旁通加法器陣列經旁通之後所造成遺失的進位訊 號.，分別對應於1位元旁通數位乘法器AC(j，i)，其中j = i，2，...，n-2且i = J 和 j = n-2 且 i = 〇, 1，…，m-1 ; 複數ΐ一端輸入帶有反相器的二輸入及閘，用以產生前述全加器計算前述旁通 加法器陣列經旁通之後所造成遺失的進位訊號，分別對應於丨位元旁通數位加 法器 AC (j，i) ’ 其中 j = 〇, 1，.，η_2 且 i = 〇 ; 前述1位元旁通加法器八0〇,〇，其中』=1，2，..”11-3且丨=2,3，...，111-2，至少 包含一旁通邏輯電路，用以判斷當Xj=Yi = 〇且AQjV^i)之進位輸出為1時， 不仔禁能AC(j+l，i)。 2·如申請專利範圍第一項之乘法器，其中1位元旁通加法器AC仏〇，其中卜〇, 1，..”11-2且{ = 〇，1和卜0，11-2且卜2,3， ，111-2，至少包含·· :個三態閘’其中三個輸入分別連接至部份乘積之及閘輸出、1位元旁通加法 器AC (j-1，i+i)之和（sum)輸出以及j位元旁通加法器AC 士丨，〇之進位（carry) 輸出’且三個三態閘之控制訊號皆為^; 一全加器’其中該全加器之三輸入連接至前述三個三態閘之輸出； 一及閘’用以快速產生進位訊號，其中該及閘的一輸入連接至Yi，且另一輸入 連接至前述全加器之進位輸出； 二個2對1多工器，用以控制加法訊號之旁通與否，其中第一2對1多工器之 輸，腳0連接至1位元旁通加法器AC (j-1，i+Ι)之和輸出，輸入腳1連接至該全 加器之和輸出；第二2對1多工器之輸入腳〇連接至1位元旁通加法器AC (j-1， 1+1)之進位輸出，輸入腳1連接至該及閘之輸出，且前述二個2對1多工器之 控制訊號皆為；·χ。 11 1267780 申月專利範圍第一項之乘法器，其中前述旁通邏輯，至少έ；含捏制麗秦“為 冰2_、 muxR-blij ^^^^一、M*cw .+1 .χί+1 muxL bl. \n^i>3,n-2^j>\ ,.'：- 1 /- ~7· ，提I ^ ϊΑ 其中三個輸入分別連接至部份乘積之及間輸出、1位元旁通加法 二山Un ^1)一之和（SUm)輸出以及1位元旁通加法器AC (H，0之進位（carry) 輸出，且二個三態閘之控制訊號皆為旁通邏輯所控制； -全加H ’其巾該全加!!之三輸人連接至該三個三顏之輸出； 快速產生進位訊號，其中該及閘的一輪人連接至Yi，且另一輸入 連接至别述全加器之進位輸出； =個2對、1多工器，用以控制加法訊號之旁通與否，其中第一 多工器之 巧腳至1位元旁通加法器Ac㈣i+1)之和輸出，輸入腳1連接至該全 二H輸f第t2對1多工器之輸入腳0連接至1位元旁通加法器从(K 1 β之進位輸出，輸入腳1連接至該及閘之輪出，且二個2對1多工器之控制 訊號皆為旁通邏輯所控制。 w 4· 器運ί方法，用以執行第一運算元（乘數x)及第二運算元 (被絲Υ)之乘法運鼻，以產生-乘積Ρ，其巾該乘數χ為—η位元數（χ = ^Χη-2 …X】Χο) „數 Υ 為 一 m 位元數（Y== Ym i Ym2 · · · Υι γ。)，且該 乘積Ρ為一 n+m位兀數（ρ = ρη+ην1ρη+π>2 ··.!>〇)，至少包含下列步驟： (a) 當债測到乘數Xj之邏輯值為〇時，且卜〇,丨，…， 加法器之旁通電路； J (b) 當偵測到被乘數Yi之邏輯值為〇時，且丨=〇,丨，·.·，m-2， 通加法器之旁通電路； ' (c)當1位元旁通加法器AC (j，〇偵測到第i-l列與第j行都被旁通，^ 务{畜ΆτΤ法装AC (Ί_2· i)的推付ffi ;羅蘇/古也1 η士 .上L Θ』 位元 ▼..... ^ 旁通加法器AC(J-2,i)的進位輸出邏輯值為丨時，或者是i位元旁通加法器 ACG-l，i)的旁通電路是關閉時，則關閉1位元旁通加法器入(： 旁通 電路。 11 ； 12
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