TWI258835B - Electrochemical plating buffering semiconductor structure and interconnection process - Google Patents
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1258835
λ_ 4 \ 1 ) .............. l明係有關於一種電化學電嫉缓衝半導體結構及内 連線氣程’特別是有關於一種避免於電化學電鍍時，防止 ECP電錢電極損壞其所接觸之内金屬介電層C IMD )之電化 學電錢缓衝半導體結構及内連線製程。 、 金屬導線構造是半導體積體電路中不可或缺的一部 份’各個電子元件之間必須藉由適當的内連導線作電性連 接 方彳于以發揮所欲達成的功能。一般而言，製作金屬導 線的方法不外乎下列兩種··一種是先施行沈積和蝕刻程序 以幵y成金屬導線圖案，然後再形成一介電層以提供隔離 的$放’另—種則是先於介電層中形成供製作金屬導線的 再％以沈積和平坦化研磨處理程序而在 者…，由於後-種製程係先形 此又稱為：；其中’有如f石鑲嵌於台座上-般，因 、丄蟻敗式」（damascene)金屬導線製程。 有利有使基底表面平坦化的特性， 朝向密隼化ίΓ 衣的施行，因此隨著積體電路製程 朝门山木化和多層化發展， 先在介電層Φ #山、曾μ /、切"、日7月已已日显重要。而 形成金屬導綠2義¥線凹槽和接觸窗開口，然後再一併 '線和接觸插塞構造的雙鑌 有可大幅簡化製程步驟心：'本衣程，更具 半導體製造業界所毕於 f效率的優點，也已成為 逐漸成為半導體全屬導J 。疋以，鑲嵌式導線技術已 廠莫不積極= = 製ί的主流，全世界各主要製造 杈入相關研發以求更加精進。 利用ί呂金屬材料赞作 山 可獲致相t良好的功敎，作‘了 = 耿式内連導線，已 --體元件朝向更快 0503-6575TWF2.ptc 第4頁 1258835 月 -修正 曰 皇號90124· 五、發明說明C2) 速、更精細的發展趨勢，畔多 導線技術。其中，銅Ϊ屬由ίΐίΐϊ於發展更佳的 曰漸為ίί半…技術，應用的範圍 ίίίίΐ銅金屬層，然後施行-平坦化研磨處ί 需：銅金屬導線。另外，為了提高電輸;形：所 f屬鑲肷式導線製程之的IMD層也傾向於使用較又;銅 數之^料:藉以減少電容效應對電路效能的用^響低電常 电化學電鍍（Electr〇chemical piati ::溶：！Γ中的銅轉移到晶圓的表“陰極）：：： 供最大的製造良化學機械研磨的薄膜’以提 隨著導線結構進入次微米時代， 鐘技術的挑戰也與曰俱增；吻免：路：屬es電， :區積的過程中出現空洞，在充填y二導 日守’就必須由下而 μ考^田•二 杜 專Ί曰 γ ^ / 而上處理，而且其沈積在晶圓表面上& $ 厚度差異必須控制在-個百分： (们31·3)或是更小的範圍内；另一方面，在進并〜 化學電鍍時’1必須精4地控制銅的沈 電 月製造商的量產經濟效益。 、手以付合晶 ^ ^ ί e"c Pft ® . f 1 ® 〇： ：1M D ^ ^ ^ 1衣狂之不意圖。基底100上具有一内今入 :=。4〇為阻障層，而標號16〇為晶種層。而 第5頁 0503-6575TWF2.ptc !258835
1258835 _案號 90124260_年月日__ 五、發-說明—(4) 圖示說明： 第1圖係顯示傳統於IMD層表面之銅晶種層執行ECP製 程之示意圖。 第2圖係顯示根據本發明實施例所述之晶圓表面之頂 視圖。 第3圖係顯示沿根據本發明實施例所述之第2圖A-A線 所切割之剖面圖。 符號說明： 1 0 0、2 0 0〜基底； 120、210〜内金屬介電層； 140、220〜阻障層； 160、230〜晶種層； 180、240 〜ECP 電極； 2 0〜ECP電極預定接觸之位置； 2 5 0〜銅插塞、銅導線； 260〜銅接合墊。 實施例： 參閱第2圖，第2圖係顯示根據本發明實施例所述之晶 圓表面之頂視圖，圖中顯示了執行ECP製程時，ECP電極預 定接觸之位置2 0。 參閱第3圖，第3圖係顯示沿根據本發明實施例所述之 第2圖A-A線所切割之剖面圖。如第3圖所示，基底2 0 0上具 有一内金屬介電層（IMD) 210，此内金屬介電層210由低
0503-6575TWF2.ptc 第7頁 1258835 年 月 修正 曰 魅 9012426Π 五、發明說明 。標號2 2 0為阻障層，其材質可為 I號2 3 0為晶種層，而標號2 4 〇為 介電常數之材料所構成 Ta或TaN及其混合物等。 ECP電極。 介電層21 〇V Λ層一210 :，具有銅插塞25°，設置於内金屬
-端係承接一銅接人塾η基底2°〇。銅插塞25°之另 電極240之承接物此銅接合塾26 0即為承接ECP 之。在本貫施例中’上述之銅插塞25〇亦可以銅導線取代 閱第Γ圖下將/先明Λ成有上内述入線結構之製程，在此同樣參 設盥ECP雷』屬介電層2 1 0之晶圓2 〇 °周圍預 ”、電和240接觸之處形成複數銅插塞25〇。接下 述ρΓ插塞250形成一銅接合墊m。因此，在整個晶圓 ，即具有複數銅接合墊260，在此銅接合墊26〇之 頂部係與内金屬介電層2 1 〇之頂部切齊。#著，於内金屬 介電層2 1 0及銅接合墊2 6 〇之頂部以濺鍍製程形成阻障層 22 0 ’在此，阻障層22〇之材質可為Ta *TaN及其混合物。 接下來’於阻障層2 2 0形成銅晶種層2 3 〇。然後，以電化學 電鑛儀器執行電化學電鍍製程以於銅晶種層2 3 〇形成銅 層’上述電化學電鍍儀器之ECP電極240係抵接於銅接合墊 2 6 0。最後’於銅層執行化學機械研磨製程以磨除多餘之 銅金屬，完成了内連線之製程。同樣的，在本實施例中， 上述之銅插塞2 5 0亦可以銅導線取代之，或可同時採用銅 插塞或銅導線。另外，在本實施例中，係以銅插塞、銅導 線及銅接合墊為例，然而插塞、導線及接合墊之材質並不 1 0503-6575TWF2.ptc 第8頁 文限於銅金屬’可根據實際製程而採用適合之材質。 根據本發明實施例，於IMJ)層2 1 〇中另外加入銅插塞或 銅導線（ 25 0 )及銅接合墊26〇等結構，即可有效提高iMD 層210可忍受電極施壓應力之程度。當電極24〇與銅晶 ，接觸以執行電化學電鍍製程時，Ecp電極24〇朝基 ^ 方向之應力可經由銅接合墊2 60並透過銅插塞或銅導 ，50)而傳送至IMD層21〇之底部，大幅減少脆弱之imd 層2Π所^受之壓力’有效的減少imd層2iq受損之機會。 本發明的範圍，任何熟習^::士，然其並非用以限定 精神和範圍内，當可做些許的者、，在不脫離本發明之 保護範圍當視後附之申請專利與潤飾，因此本發明之 J乾圍所界定者為準。
〇503-6575TWF2.ptc
Claims (1)
1258835 案號 90124260
年丨月七曰 修正本 六、申請專利範雷 1. 一種增加内金屬介電層強度之半導體結構，適用於 電化學電鍍時設置於一晶圓之周圍以承接一電化學電鍍儀 器之電極，包括： 一内金屬介電層，設置於上述晶圓之邊緣處； 一插塞結構，設置於上述内金屬介電層中；及 一接合墊，設置於上述插塞結構上。 2. 如申請專利範圍第1項所述之增加内金屬介電層強 度之半導體結構，其中上述插塞結構包括複數銅插塞。 3. 如申請專利範圍第1項所述之增加内金屬介電層強 度之半導體結構，其中上述内金屬介電層之材質為低介電 常數之材料。 4. 如申請專利範圍第1項所述之增加内金屬介電層強 度之半導體結構，其中上述接合墊之頂部係與内金屬介電 層之頂部切齊。 5. 如申請專利範圍第1項所述之增加内金屬介電層強 度之半導體結構，其中上述插塞結構之數目為複數。 6. 如申請專利範圍第5項所述之增加内金屬介電層強 度之半導體結構，其中上述插塞結構之設置位置係圍繞於 上述晶圓之周圍。 7. 如申請專利範圍第1項所述之^增加内金屬介電層強 度之半導體結構，更包括一阻障層，設置於上述接合墊以 及上述内金屬介電層之頂部。 8.如申請專利範圍第1項所述之增加内金屬介電層強 度之半導體結構，其中上述内金屬介電層僅設置於上述晶 圓之邊緣處。
0503-6575TWF4;TSMC2001 -0178;Robe r t.p t c 第10頁 1258835 案號 90124260 年 月 修正 六、申請專利範雷 9. 一種增加内金屬介電層強度之半導體結構，適用於 電化學電鍍時設置於一晶圓之周圍以承接一電化學電鍍儀 器之電極，包括： 一内金屬介電層，僅設置於上述晶圓之邊緣處； 一金屬結構，設置於上述内金屬介電層中；及 一接合墊，設置於上述金屬結構上，用以承接上述電 極；以及 一阻障層，設置於上述接合墊以及上述内金屬介電層 之上。 1 0.如申請專利範圍第9項所述之增加内金屬介電層強 度之半導體結構5其中上述金屬結構為銅金屬導線。 11.如申請專利範圍第9項所述之增加内金屬介電層強 度之半導體結構，其中上述内金屬介電層之材質為低介電 常數之材料。 1 2.如申請專利範圍第9項所述之增加内金屬介電層強 度之半導體結構，其中上述接合墊之頂部係與内金屬介電 層之頂部切齊。 1 3.如申請專利範圍第9項所述之增加内金屬介電層強 度之半導體結構，其中上述金屬結構之數目為複數。 1 4.如申請專利範圍第1 3項所述之增加内金屬介電層 強度之半導體結構，其中上述金屬結構之設置位置係圍繞 於上述晶圓之周圍。 1 5. —種半導體結構製程，適用於形成於電化學電鍍 時用以承接一電化學電鍍儀器之電極之半導體結構，包括 下列步驟：
0503-6575TWF4;TSMC2001-0178;Robe r t.p t c 第11頁 1258835 # _案號 90124260_ 年 月 ':日 修正_ 六、申請專利範·菌 提供一晶圓，具有一内金屬介電層； 於上述晶圓周圍之内金屬介電層形成複數插塞結構； 以及 形成複數接合塾’設置於上述插塞結構。 1 6.如申請專利範圍第1 5項所述之半導體結構製程， 其中上述内金屬介電層之材質為低介電常數之材料。 1 7.如申請專利範圍第1 5項所述之半導體結構製程， 其中上述接合墊之頂部係與内金屬介電層之頂部切齊。 1 8.如申請專利範圍第1 5項所述之半導體結構製程， 其中上述插塞強度結構包括複數銅插塞。 1 9.如申請專利範圍第1 5項所述之半導體結構製程， 更包括： 形成一阻障層於上述内金屬介電層及接合墊之頂部； 形成一銅晶種層於上述阻障層； 藉由上述電化學電鍍儀器執行電化學電鍍製程以形成 一銅層，其中上述電化學電鍍儀器之電極係施壓於上述接 合墊；及 於上述銅層執行化學機械研磨製程。 2 0. —種半導體結構製程，適用於形成於電化學電鍍 時用以承接一電化學電鍵儀器之電極之半導體結構結構’ 包括下列步驟： 提供一晶圓，具有一内金屬介電層； 於上述晶圓周圍之内金屬介電層形成複數銅導線； 形成複數接合墊，分別設置於上述銅導線上；以及 形成一阻障層於上述内金屬介電層及接合墊之上。
0503 -6575TWF4;TSMC2001-0178;Robe r t.p t c 第12頁 修正 1258835 - --— 案號——9〇j^£^ 力、申請專利範首 21.如申請專利範圍第2〇項所述之半導體結構製程， 其中上述内金屬介電層之材質為低介電常數之材料。 22·如申請專利範圍第2〇項所述之半導體結構製程， 其中上述接合塾之頂部係與内金屬介電層之頂部切齊。 23·如申請專利範圍第2〇項所述之半導體結構製程， 其中上述插塞結構包括複數銅插塞。 2 4.如申請專利範圍第2〇項所述之半導體結構製 更包括： 形成一銅晶種層於上述阻障声· 一銅Γίΐίΐ:電r器執“化學電鐘製程以形成 合:及電化學電鍍儀器之電極係施壓於上述ί 於上述銅層執行化學機械研磨製程。 0503 - 6575TWF4; TSMC2001-0178 ;Rober t. pt c 第13頁
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