TWI235841B - Multi-clock domain logic device for performing scan test with single scan clock and method thereof - Google Patents

Description

霞鸯$5_| ^ 月 J日j案號92118131_年月日_ 五、發明說明（1) 發明所屬之技術領域 本發明提供一種多時脈域邏輯裝置，尤指一種以單 掃描時脈進行掃描測試之多時脈域邏輯裝置及其相關方 法0 先前技術

第6頁 瞬轉 1^92118131 月 曰 I、發明說明（2) 訊號D或掃描輪入訊號以。當掃描致 匕 態時多工器輸ώ端138輸出掃描輸入訊號^於=田致能 i 02，备#描致能訊號處於掃描失能態時， 反/ m輸*功能輸人訊號❹型正反器102。夕Ί出端 依據自多工器104輸入之作# ，自_卢反态10 2則 納於Ψ俨垆，弋e ώ 1口说目1。就輪出端輸出相對瘅 的輸出U，或疋自反相信號輸出 Υ目對愿 輸出信號。請參考圖二，圖二為習知之掃^2應0之反相 圖。多個D型正反益掃插電路2 1 0 、2 3 0彼此串接 Π ^ ο η Λ 1__ \ 伐 之示意 形成掃描 後一級D型正反器掃描電路23〇的 一 前一級D型正反器掃描雷故？ 1 η夕 1料輸出=2 2 0以形成掃描鏈2〇〇。當掃描致能訊號产 掃描致能態時，掃描輸入訊號依據時脈訊號c 1 k〜心; 掃.描鏈2 0 0。如此達到分別賦予該等序列電路型正反 器掃描電路2 1 0、2 3 0 )特定的邏輯值以對邏輯裝置偵錯 之目的。 、 鏈 2 00 (scan chain, 掃描輸入端2 3 4電連接於 有些邏輯裝置需要兩種以上的時脈訊號作為同步運 作的基準。其中根據同一頻率的時脈訊號運作^元件組 合稱為時脈域，.因此該種邏輯裝置係包含兩個以上的時 脈域，而每個時脈域中的元件係以該時脈域對應的特定 頻率的時脈訊號作為同步運作的基準。 〜 ' 如圖三所示之多時脈域邏輯裝置5 0 0，其d型正反器 掃描電路512、514、516、5 2 2、5 24、5 3 2係以不同頻°率 的時脈訊號作為同步的基準，故分別屬於不同的時脈域

第7頁 +Ί.' j 案號 92118131 年一__Ά 曰 修正 五、發明說明（3) 5 1 0、5 2 0及5 3 0。因此習知之多時脈域邏輯裝置5 〇 〇，在 進行掃描測試時’時脈域5 1 0、5 2 0、5 3 0分別接收掃描輸 入訊號 s c a η — i η — 1、s c a η — i η 一 2、s c a η 一 i η 一 3 以進行掃描測 試，並且各自輸出掃描輸出訊號scan — out_l、scan 〇u t _ 2、s c a η _ o u t 一 3。請參照圖四，對應於輸入訊號 scan—in一 1、scan—in一2、scan_in一3 與掃描輪出訊號 scan —out_l、scan— out —2、scan— 〇ut 一3 的數量，該 掃描測試設備需具有足夠數量的輸出埠與輸入璋以進行1 掃描測試。然而該掃描測試設備的價格係對 出璋與輸入蟑的數量。…一掃描測亥= 的掃描鏈只載入/卸載一小部份的掃描訊號，而較短的 完f載人/卸載，於是較短的掃描鏈對應的 = : = 必須等待較長的掃描鏈完成 所有載二/卸载，故無法充分利用該掃插測試設備灰益 法縮短知描測試時間。 … 並且圖五係以1)型鎖存器、7 0 2、7 0 4 (D la手;孓不 同時脈域的掃描鏈。然而在進行多時脈域邏輯裝置7〇〇的 才時仍然必須提供所有的時脈訊號ciki、cik2、 ϋ ΐ r掃描測試^並且圖五的掃描鏈之設置必須按 ^同二了：域的η正反器掃描電路先串接在一起再按照 母一％，域所對應的時脈訊號之頻率大小依序串接，而 不能配&掃描測試設備的輪出埠與輸入埠之數量設置為

頁 案號92118131_年月曰 修正_ 任意數量且接近等長的掃描鏈以平行地載入/卸載該等 掃描鏈來解決輸出璋與輸入埠間置的問題。因此習知以 鎖存器串接不同時脈域的掃描鏈之做法不能充分解決前 面所述的問題。 發明内容 因此本發明之主要目的在於提供一種以單掃描時脈 進行掃描測試之多時脈域邏輯裝置及其方法，以解決上 述問題。 本發明提供一種以單掃描時脈進行掃描測試之多時 脈域邏輯裝置及其方法，該邏輯裝置包含有第一時脈 域，包含有第一時脈輪入端，用來輸入第一時脈訊號， 第一時脈域係根據第一時脈訊號進行邏輯運算及掃描測 試。另包含有第二時脈域複合模組’其包含有第二多工 器，用來根據模式訊號選擇性地輸出第一時脈訊號或第 二時脈訊號；還包含有第二時脈域，第二時脈域係根據 第二時.脈訊號進行邏輯運算，且根據第一時脈訊號進行 掃描測試。 實施方式 本發明所提出之多時脈域邏輯裝置，在進行邏輯運 算時，不同的時脈域係依據各自相對應的時脈訊號進行

一― 仏、_ 年月日 修正 五、發明說明（5) ί輯3:二而在進行掃描測試時，則將不同的時脈域串 接，依據冋一時脈訊號進行掃描測試。 丄二i本ΐ明之多時脈域邏輯裝置900之示意圖。圖 =ία η η，單掃描時脈進行掃描測試之多時脈域邏輯 cl k ?、斑繁-來士根據第一時脈訊號C 1 k 1、第二時脈訊號 /、—日可脈汛號c 1 k 3進行邏輯運算，並且根據第 i ：r CU1進行掃描測試。邏輯農置9 0 0包含有第一 曰才脈域9 1 0，# έι尺七咕 .... 士 / /、包含有弟一時脈輸入端912 ，用來輸入第 clu 二第一時脈域910係根據第一時脈訊號 人古楚订=輯運异，並進行掃描測試。邏輯裝置9 0 0另包 有弟二/時脈域複合模組902，其包含有第二多工器 # 1 ’用/來+根據模式訊號tm 0 d e選擇性地輸出第一時脈訊 ^入k 1 f第一時脈訊號c 1 k 2。第二時脈域複合模組9 〇 2另 ^ έ有第二時脈域9 2 0，其包含有第二時脈输入端9 2 2，

=連接於第―二多工器於輸出端948，用來輸入第一時脈訊 1C 1 k 1或第二時脈訊號c 1 k 2，第二時脈域9 2 0係根據第二 時脈訊號c.l k2進行邏輯運算，且根據第一時脈訊號〇丨k J ，行該掃描測試。在本實施例中，邏輯裝置9〇〇另包含有 第三時_脈_域複合模組9 0 3，其架構同第二時脈域複合模組 9〇2_。第三時脈域93〇係根據第三時脈訊號clk3進行邏輯 運算’且根據第一時脈訊號c 1 k 1進行該掃描測試。 士 请參考圖七，圖七為圖六之多時脈域邏輯裝置9〇〇之 日守脈樹（c 1 〇 c k t r e e )示意圖。第一時脈域9 1 〇包含有複

第10頁 ⑹ 五、發明說明 數個D型正反器掃描電路914、916、918。每一])型正反哭 t描，電路914、916、918當中都包含有掃描電路時脈輸^ 端’用來輸入第一時脈訊號c 1 k 1 ，D型正反器掃描 ϋ 4、9 1 6、9 1 8係用來根據第一時脈訊號c 1 k 1進行邏輯運 开 並且根據弟一 #脈訊號c 1 k】進行該掃描測試。在進 輯，算時，第二多工器940及第三多工器‘係依據 核式訊號tmode分別選擇第二時脈訊號clk2及第三時脈訊 號cl k3輸入至第二時脈域9 2 0及第三時脈域93〇中一。° 此，屬於第二時脈域92〇iD型正反器掃描電路9 2 4、926 ，屬於第三時脈域9 3 0之D型正反器掃描電路9 34分別依據 弟一時脈訊號cl k2及第三時脈訊號clk3進行邏輯 而在進行掃描測試時，第二多工器HQ及第 係依據模式訊號t m 〇 d e選擇第一時脈訊號c 1 k丨輸入至第二 時脈域9 2 0及第三時脈域93〇中。如此，屬於第二時 — =^型正反器掃描電路924、9 2 6及屬於第三時脈域9M $正反器掃描電路9 34皆依據第一時脈訊號clkl進行 雷收*時脈訊號以相同的時間到達對應之D型正反器掃描 / 士此特性稱為時脈樹平衡特性。如果時脈訊號以近 蚪間到達D型正反器掃描電路，則稱為時脈樹近似平 二 q U a S卜b a 1 a n c e )特性。請參照圖七，在本實施例 ^ 利用緩衝器962、964、966、968、970、972、974 的 1以使得多時脈域邏輯裝置9 0 0對於第一時脈訊號 c /、備時脈樹平衡、或時脈樹近似平衡特性。如此可 修正 ----—二―----------- 五、發明說明（7) 避免多時脈域邏輯裝置9〇〇發生習知 skew )的現象，也就是時脈訊號無法;&丑曲（clock 造成的同步失序現象。 冋寸到達各元件所 請參考圖八，其繪示本發明所提出 — 中，D型正反器掃描電路之示意圖。之 >弟一貫施例 例之不同之處在於，本實施例係在以属一^U與刚一實施 恰脈訊號輸入端增設一時脈多工哭，爾 型正反器之 時脈訊號。以屬於第二時脈域之/型用二選擇性地輸人 為例，其時脈.多工器係用以依據掃描掃描電路924 地輸出第二時脈訊號c 1 k2或第一時脈=°〜uSE選擇性 器中。當進行邏輯運算時，掃描致【二至〇型正反 輸入訊號D及第二時脈訊號clk2至])型正=f係選擇功能 掃描測試時，掃描致能訊號。而在進行 第一時脈訊號clkl 型正反器。如此太入^號W及 提出一種新的D型正反器掃描電路的_ 、J f I轭例藉由 擇訊號tmode，並於每一個時脈域μ 以增叹杈式選 來達到本發明欲達到的目/ —多工器的方式’ 裝置ί i ί ϊ ί ’圖九h為本發明所提出之多時脈域邏輯 s iscr ain)示意圖。當進行掃描測試 “4 ^ 反器掃描電路914、916、918、 正反哭产；4々皆串戸接形-成至少一掃描鏈，後一級的D型 时τ描電路的掃描輪入端電連接於前一D型正反器掃

mi函一(8) 描電路之資料輸出端。將掃描輸入訊號s c a n J n自該掃描 鏈之起始端的D型正反器掃描電路9 1 4輸入。掃描輸入訊 號scan_in依序地平移，因此D型正反器掃描電路916、 9 1 8、9 2 4、9 2 6、9 3 4當中得以依序地輸入掃描輸入訊號 scan_ i η，並且將其運算結果以掃描輸出訊號scan — out輸 出。

本發明的多時脈域邏輯裝置900由於所有的D型正反 器掃描電路使用同一時脈訊號c 1 k 1進行掃描測試，就可 以配合該掃描測試設備的輸出埠與輸入埠之數量設置為 任意數量且接近等長的掃描鏈，所以可以平行地載入/ 卸載該等掃描鏈，而沒有輸出埠與輸入埠閒置的問題。 並且可藉由減少輸出埠與輸入埠的數.目而降低測試的成 本。 以上所述僅為本發明之較佳實施例，凡依本發明申 請專利範圍所做之均等變化與修飾，皆應屬本發明專利 的涵蓋範圍。

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J嘲—I 与月 案號92118131_年月曰 修正_ 圖式簡單說明 圖式之簡單說明 圖一為習知之D型正反器掃描電路之示意圖。 圖二為習知之掃描鏈之示意圖。 圖三為習知之多時脈域邏輯裝置之示意圖。 圖四為圖三之多時脈域避輯裝置之掃描鍵不意圖。 圖五為習知之多時脈域邏輯裝置之示意圖。 圖六為本發明之第一實施例所提出多時脈域邏輯裝 置之示意圖。 圖七為圖六之多時脈域邏輯裝置之時脈樹示意圖。 圖八為本發明之第二實施例所提出D型正反器掃描電 路之示意圖。 圖九為本發明之多時脈域邏輯裝置之掃描鏈示意 圖式之符號說明 100， 210， 2 3 0， 512, 514， 516， 522， 524， 532, 9 14， 9 16, 9 18， 9 2 4, 926， 934 D型正 反器掃描電 路 102 D正反 器 1 04 掃描電路多工 器 132， 212， 232 資料輸入端 134， 214， 2 3 4， 981， 983， 985， 987， 989， 991 掃描輸入端

第14頁 案號 92118131 年月日 修正 圖式簡單說明 218, 2 3 8, 9 12, 9 2 2, 932 時脈 輸入端 2 2 0, 2 2 2, 2 4 0, 2 4 2, 982 ， 98 4, 986， 988， 9 9 0, 992 資料 輸出 端 2 2 4, 244 重設 端 136, 216, 236 掃描 致能 端 138 掃描 電路 多 工輸 出端 200 掃描 鏈 250 組合電路 5 0 0, 7 0 0, 900 多時 脈域 邏 輯裝 置 510, 5 2 0, 5 3 0, 910, 920 y 930 時脈域 7 0 2, 704 鎖存 器 9 0 2, 903 時脈 域複 合 模組 9 4 0, 950 多工 器 9 4 2, 95 2 掃描 時脈 ¥m 入端 944, 954 功能 時脈 ¥m 入端 9 4 6, 956 •模式 輸入 端 9 4 8, 958 多工 輸出_ 端 9 6 2, 9 6 4, 9 6 6, 9 6 8, 970 9 7 2, 9 74 緩衝 器

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Claims (1)

1. %s3§mm 夂、93· U 案號 92118131 曰 修正 Υ、申請專利範圍 1. 一種多時脈域邏輯裝置，用以對一邏輯電路進行掃 描測試，該多時脈域邏輯裝置包含： 一第一時脈域，用以根據一第一時脈訊號進行邏輯 運算以及掃描測試；及 一第二時脈域，用以依據一第二時脈訊號進行邏輯 運算，並根據該第一時脈訊號進行掃描測試。 2. 如申請專利範圍第1項所述之多時脈域邏輯裝置，其 中該第一時脈域包括至少一第一掃描電路，該第一掃描 電路包括： 一多工器，用以依據一掃描致能訊號，選擇功能輸 入訊號或掃描輸入訊號輸出；及 一 D型正反器，用以.接收輸入之功能输入訊號或掃描 輸入訊號，並依據該第一時脈訊號將之輸出。 其 置 裝 輯 邏 域 脈 時 多 之 述 所 項 一 :據 第括依 圍包以 範更用 利域， 專脈器 請時工 申一一多 如第一 該 3中 脈 時 1 第 該 擇 選 # 訊 式 模 號 訊 區 焉 域 脈 時二 第 一 為 作 訊 脈 時二 第 該 或 # 訊及 號 訊 能 :致 括描 包掃 i 路據 電依 描以 掃用 二， 第器 一工 少多 至一 功 擇 選 及 出 輸 號 訊 入 輸 描 掃 或 Jeb # 訊 入 描 掃 或 !# 訊 入 輸 能 功 之 入 輸 收 接 以 用 器 反 正 型

   第16頁 ^1235841 、、9a，卜」案號92118131_年月曰 修正_ 一…夫、▼讀專莉€圍 輸入訊號，並依據該第二時脈域驅動訊號將之輸出。 4. _如申請專利範圍第1項所述之多時脈域邏輯裝置，其 中當進行掃描測試時，該第一時脈域及該第二時脈域係 串接形成一掃描鏈。 5. 如申請專利範圍第1項所述之多時脈域邏輯裝置，其 中該第二時脈域更包括至少一第二掃描電路，包括： 一第一多工器，用以依據一掃描致能訊號，選擇該 功能輸入訊號或該掃描輸入訊號輸出； 一第二多工器，用以依據該掃描致能訊號，選擇該 第一時脈訊號或該第二時脈訊號輸出；及 一 D型正反器，.分別與該第一多工器及該第二多工器 耦接，用以接收輸入之該功能輪入訊號或該掃描輸入訊 號之一者，並依據接收之該第一時脈訊號或該第二時脈 訊號輸出。 6 . 一種對一邏輯電路進行掃描測試之方法，該邏輯電 路包含有一多時脈域邏輯裝置，其包括一第一時脈域及 一第二時脈域，該方法包含： 當該邏輯電路進行邏輯運算時，該第一時脈域依據 一第一時脈訊號，該第二時脈域依據一第二時脈訊號， 分別進行邏輯運算；及 當該邏輯電路進行掃描測試時，該第一時脈域及該

   第17頁 Μ3ΒΜΙ .....Η..........^ Π 案號 92118131 圍 Λ_ 曰 修正 第二時脈域依據該第一時脈訊號進行掃描測試 中， 功能 第一 耦接 號， 之輸 第一 選擇 域邏 描輸 出至 一種掃描電路，係用以設置於一多時脈域邏輯裝置 包括： 一第一多工器，用以依據一掃描致能訊號，選擇一 輸入訊號或一掃描輸入訊號輸出； 一第二多工器，用以依據該掃描致能訊號，選擇一 時脈訊號或一第二時脈訊號輸出；及 一 D型正反器，分別與該第一多工器及該第二多工器 ，用以接收輸入之該功能輸入訊號或該掃描輸入訊 並依據接收之該第一時脈訊號或該第二時脈訊號將 出； 其中，當該多時脈域邏輯裝置進行邏輯運算時，該 多工器係選擇該功能輸入訊號，且該第二多工器係 該第一時脈訊號輸出至該D型正反器中，當該多時脈 輯裝置進行掃描測試時，該第一多工器係選擇該掃 入訊號，且該第二多工器係選擇該第二時脈訊號輸 該D型正反器中。 8. 如申請專利範圍第7項所述之掃描電路，其中該多時 脈域邏輯裝置具有至少一掃描鏈，係由複數個該掃描電 路串接而成，前一個掃描電路之輸出訊號係為下一個掃 描電路之該掃描輸入訊號。

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