TWI231531B - Manufacturing method of nano-dot floating gate, nano-dot flash memory and manufacturing method thereof - Google Patents

Description

1231531 年月日_ _案號 92130R74 五、發明說明（1) 【發明所屬之技術領域】 本發明=有關於一種半導體記憶元件，且特別有關於 一種奈米點浮置閘極之製造方法、奈米點記憶體及其製造 方法。 【先前技術】 在各種非揮發性記憶體（n〇n — v〇lat丨le memory)產品 中’由^可電抹除且可程式唯讀記憶體（EEpR〇M)具有可進 行多次貢料之存入、讀取、抹除等動作，且存入之資料在 斷電後也不會消失之優點，因此已成為個人電腦和電子設 備所廣泛採用的一種記憶體元件。 典型的可電抹除且可程式唯讀記憶體係以摻雜的多晶 矽（polysilicon)製作浮置閘極（fl〇ating gate)與控制閘 極（c ο n t r ο 1 g a t e )。而且，浮置閘極與控制閘極之間以介 電層相隔，而浮置閘極與基底間係以穿隧氧化層（Tunnel Ox i de)相隔。當對;EE PROM記憶體進行寫入/抹除 (Wf i te/Erase)資^之操作時，係藉由於控制閘極與源極/ 沒極區施加偏塵’：以使電子注入浮置閘極或使電子從浮置 閘極拉出。而在讀取快閃記憶體中的資料時，係於控制閘 極上施加一工作電壓，此時浮置閘極的帶電狀態會改變啟 始電壓，而此啟始電壓之差異即為判讀資料值Γ 〇」或 「1」之依據。； 由於浮置閘極;之材質是半導體材料（多晶矽），注入浮 置閘極的電子會均丨勻分布於整個浮置閘極層之中。在反覆 的搡作下，一旦多丨晶矽浮置閘極層下方的穿隧氧化層

12437twfl.ptc 第9頁 1231531 案號 92130674 曰 修正 在時，就容易造成元件的漏 此，穿隧氧化層之厚度無法 行熱製程，使部分氧化之半 半導體奈米點析出更完全。上述之半導 族元素、第四族元素、第五 素之化合物。半導體成分較 錁（GaP)、構化銦（InP) 五、發明說明（2) (tunneling oxide)有缺陷存 電流，影響元件的可靠度。因 縮小，而無法降低操作電壓。 【發明内容】 有鑑於此，本發明之目的 之製造方法、奈米點記憶體及 體元件的記憶窗，而提升元件 本發明之再一目的是提供 方法、奈米點記憶體及其製造 本發明提出一種奈米點浮 係先提供基底，並於此基底上 穿隧介電層上形成半導體矽化 層，並使半導體矽化物層中之 介電層上以形成半導體奈米點 在上述方法中，更包括進 導體成分還原〃使 體成分可為第二族元素、第三 族元素、第六族元素或上述元 佳是鍺、砷化鎵（GaAs)、磷化 化編（C d S )、硫化鋅或砸化鋅 本發明又提出：一種奈米點 供基底，並於此基;底上形成穿 電層上形成奈米點浮置閘極與 括多個半導體奈米|點，形成於 是提供一種奈米點浮置閘極 其製造方法，可以增加記憶 的可靠度。 一種奈米點浮置閘極之製造 方法，可以減少製程成本。 置閘極之製造方法，此方法 形成穿隧介電層。接著，於 物層後，氧化半導體矽化物 半導體成分析出停落於穿隧

3；IL 記憶體之製造方法，首先提 隧介電層。然後，於穿隧介 介電層，奈米點浮置閘極包 該穿隧介電層與介電層之

12437twfl.ptc 第10頁 1231531 案號 92130674 A_ 曰 修正 制閘極後，於控制閘極兩側之基底 穿隧介電層上 穿隧介電層上 物層中之半導 米點，同時使 導體成分析出 變成介電層之 分可為第二族 素、弟六族兀 錯、珅化錄（G 硫化鎘（CdS) 閘極之製造方 電層上形成半 石夕化物層中的 體奈米點，此 不需要額外之 奈米點浮置閘 ，而電荷係儲 生缺陷時，只 失，而其他部 可以改善元件 度，也不會損 並使提高元件 五、發明說明（3) 間。於介電層上形成控 中形成源極/没極區。 在上述方法中，於 與介電層之步驟係先於 層，然後使半導體矽化 介電層上形成半導體奈 成介電層。其中，使半 及使半導體矽化物層轉 製程。上述之半導體成 第四族元素、第五族元 物。半導體成分較佳是 (GaP)、磷化銦（InP)、 在上述奈米點浮置 製造方法中，於穿隧介 用氧化之方式使半；導體 穿隨介電層上形成|半導 琬有製程設備相容|，而 而且，本發明所形成之 的半導體奈米點所構成 點中，當穿隧介電層產 導體奈米點的電荷會流 半導體奈米點中 '因此

I 使減少穿隧介電層I的厚 此可以降低操作電：壓， 形成奈米點浮置閘極 形成半導體矽化物 體成分析出而於穿隧 半導體矽化物層轉變 而形成半導體奈米點 方法包括進行熱氧化 元素、第三族元素、 素或上述元素之化合 a A s )、填化鎵 、硫化鋅或碼化鋅。 法與奈米點記憶體之 導體矽化物層後，利 半導體成分析出而於 種製程簡單，可以與 製程或設備。 極是由多個彼此分離 存在這些半導體奈米 有靠近該缺陷處之半 分之電荷仍會保存在 的可靠性。而且，即 失元件的可靠性，因 集積度。

12437twf1.ptc 第11頁 1231531 _案號92130674_年月日__ 五、發明說明（4) 本發明提供一種奈米點記憶體，此奈米底記憶體包括 基底、位於基底上之穿隧介電層、位於穿隧介電層上之介 電層、由多個半導體奈米點所組成，且位於介電層與穿隧 介電層之間的奈米點浮置閘極、位於介電層上之控制閘極 與位於控制閘極兩側之基底中的源極/汲極區。 上述之半導體奈米點的材質可為第二族元素、第三族 元素、第四族元素、第五族元素、第六族元素或上述元素 之化合物。半導體成分較佳是鍺、砷化鎵（GaAs)、磷化鎵 (GaP)、磷化銦（I η P )、硫化鎘（C d S)、硫化鋅或硒化鋅。 在上述奈米點記憶體中，利用奈米點浮置閘極作為電 荷儲存的單元，且奈米點浮置閘極是由多個彼此分離的半 導體奈米點所構成，而電荷係儲存在這些半導體奈米點 中，當穿隧介電層產生缺陷時，只有靠近該缺陷處之半導 體奈米點的電荷會流失，而其他部分之電荷仍會保存在半 導體奈米點中，因此可以改善元件的可靠性。而且，即使 減少穿隧介1：層的|厚度，也不會損失元件的可靠性，因此 可以降低操作電壓卜並使提高元件集積度。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下。 【實施方式】 丨 以下，說明本;發明之奈米點記憶體。 第1圖所繪示為本發明之奈米點記憶體之結構剖面 圖、。在此，本發明；之奈米點記憶體是指具有奈米點浮置閘

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案號 92130674 五、發明說明（5) 極的記憶體。而奈米點浮置關托《 構成，而作為記憶體的電子儲存多個半導體奈米點所 本發明之奈米點記憶體，6 ^ 102、介電層1〇4、奈米點浮置2基底1〇二：穿隧介電層 極/汲極區110。 置間極1〇6、控制閘極108與源 基底1〇〇例如是矽基底。穿隧介電層1〇2位於基底1〇〇 ^。穿隧介電層1 0 2之材質例如是氧化矽。當然，穿隧介 電層102之材質也可以是其他介電材料。介電 4於 隧介電層102上，介電層1〇4之材質例如是氧化缺， 穿隨介電層1〇2之材質也可以是其他介電材料。奈米點浮 置閘極1 06，包括多個半導體奈米點，位於介電層丨〇4盥穿 隧介電層102之間。控制閘極108位於介電層1〇4上。源極/ 汲極區1 1 0位於控制閘極1 〇 8兩侧之基底丨〇 〇中。 上述半導體奈米點之材質包括第二族元素、第三族元 素、第四族元素、；第五族元素、第六族元素與上述元素之 化合物。在此，第丨二族兀素是指化學週期表上之丨IB族元 素，例如鋅、釓、丨汞；第三族元素是指化學週期表上之 I I I A族元素，例如硼、鋁、鎵、銦、鉈；第四族元素是指 化學週期表上之I V A族元素’例如碳、矽、鍺、錫、鉛； 第五族元素是指化學週期表上之VA族元素，例如氮、磷、 砷、銻、鉍；第六:族元素是指化學週期表上之v〗A族元 素，例如氧、硫、丨硒、碲、釙；上述元素之化合物包括三 五族化合物半導體;或二六族化合物半導體，例如砷化鎵 (GaAs)、構化鎵（G丨aP)、構化细（Inp)、硫化鑛（CdS)、硫

1231531 _案號92130674_年月日_修正 _ 五、發明說明（6) 化或與砸化鋅。 本發明利用奈米點浮置閘極作為電荷儲存的單元，且 奈米點浮置閘極是由多個彼此分離的半導體奈米點所構 成，而電荷係儲存在這些半導體奈米點中，當穿隧介電層 產生缺陷時，只有靠近該缺陷處之半導體奈米點的電荷會 流失，而其他部分之電荷仍會保存在半導體奈米點中，因 此可以改善元件的可靠性。而且，即使減少穿隧介電層的 厚度，也不會損失元件的可靠性，因此可以降低操作電 壓，並使提高元件集積度。 上述之奈米點記憶體係以具有堆疊閘極結構之記憶體 為例做說明，當然其他結構之記憶體例如分離閘極記憶 體、具有抹除閘極及/或選擇閘極之記憶體等只要其浮置 閘極採用本發明之奈米點浮置閘極，皆應包含在本發明之 範圍内。 第2A圖至第2D圖是依照本發明之一較佳實施例之一種 奈米點記憶體的製丨造流程剖面圖。 請參照第2A圖：，先提供一基底2 0 0，此基底2 0 0例如是 矽基底。然後，於此基底2 0 0上形成一層穿隧介電層2 0 2。 此穿隧介電層2 0 2之材質例如是氧化矽，其形成方法例如 是熱氧化法，厚度例如是5奈米左右。當然，穿隧介電層 102之材質也可以录其他介電材料。 然後，於穿隨:介電層1 0 2上形成條狀的半導體矽化物 層1 0 2。在此所謂半導體矽化物是指元素半導體或化合物 半導體之石夕化物。；半導體矽化物中之半導體成分包括第二

12437twf1.ptc 第14頁 1231531 _案號92130674_ 年月 曰_修正__ 五、發明說明（7) 族元素、第三族元素、第四族元素、第五族元素、第六族 元素與上述元素之化合物（如，三五族化合物半導體或二 六族化合物半導體）。在上述半導體成分中，較佳是鍺、 砷化鎵（G a A s )、磷化鎵（G a P )、磷化铟（I η P )、硫化鎘 (CdS )、硫化或與硒化鋅等。在本實施例中，半導體矽化 物係以矽化鍺為例做說明。條狀的半導體矽化物層1 〇 2之 形成方法例如是進行低壓化學氣相沈積製程於穿隧介電層 上形成厚度例如是2 0奈米之矽化鍺層後，圖案化矽化鍺層 而形成之。在低壓化學氣相沈積製程中，製程溫度例如是 4 5 0 °C〜6 5 0 °C，製程氣體為矽烷（SiH4)與鍺烷（GeH4)，製 程壓力為4 6 0mToi*r。 請參照第2B圖，進行半導體奈米點之析出製程，使半 導體矽化物2(Γ4中的半導體成分析出，並停落於穿隧介電 層2 0 2上，而形成奈米點浮置閘極2 〇 8，同時也形成介電層 2 0 6。其中’介電學2 0 6係用以隔離奈米點浮置閘極2 〇 8與 後續形成之控制閘;極。在本實施例中，使半導體矽化物中 之半^體成分（錯厚子）析出之方法例如是熱氧化法。舉例 來說，進行乾氧化製程，使半導體矽化物層（矽化錯薄膜） 氧化形成介電層2 0 6 (氧化矽），同時使半導體成分（錯原 子）析出並停落於穿随介電層上，而形成奈米點浮置問極 2 0 8。在乾氧化製-中，製程溫度例如是8〇〇艺〜15〇〇 t。 之後，進行一熱製;程，使部分氧化的半導體成分（鍺原子） 還原’使析出更完全。此熱製程例如是高溫快速退火 (RTA)製程，製程箏度例如是8〇〇 t〜丨5^它。當麸

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發明說明（8) 修正 導體成分（錯房早> 以 是氮2法或其、心;出之方法並不限於熱氧化法，也可 請參照第2C圖，於介 此導體層2 1 〇之材；^ 、電a 2 0 6上形成層^體層2 1 〇 县仆與今m a柯貝例如是摻雜多晶矽，其形成方、i 〇 ’ 層ίί::當然，在導體層21〇形成U 體層2 1 0與奈米點浮層閘1間介電層（未圖示），IX加強可 材質例如是氧化矽，/开極】08之隔離。此閘極間介電、$ -，以上之23 #質也可以ι其他☆電材料ί。 /氧日化# >、i /所構成之複合介電層（如氧化矽/ lt /乳化^夕層^鼠化矽/氧化矽層等）。 //虱化矽 2Ha:參Ξ 控=1、此導體層，10以形成控制閘極 點浮置閘極2〇8，而;成甲入丞1〇5覆蓋之介電層206、奈米 2 0 8b。之後，於控制門成/電層2〇6a、奈米點浮置閉極 沒極區21 2。源極，沒=”兩側之基底2 0 0中形成源極/ 法。後續完成記憶:體之‘之形成枯方法例如是離子植人 再贅述。 心衣轾為習知技藝者所周知，在此不 在上述製程申，於φ 後，利用氧化之方式；= =半導體石夕化物層 出而於穿隧介電層上層中的半導體成分析 而且，本發明二f不需要額外之製程或設備。 分離的半導體奈米屬‘:=不=g:置閘極是由多個彼此 丨 叮構成，而電何係儲存在這些半導體

1231531 _案號92130674_年月曰 修正__ 五、發明說明（9) 奈米點中，當穿隧介電層產生缺陷時，只有靠近該缺陷處 之半導體奈米點的電荷會流失，而其他部分之電荷仍會保 存在半導體奈米點中，因此可以改善元件的可靠性。而 且，即使減少穿隧介電層的厚度，也不會損失元件的可靠 性，因此可以降低操作電壓，並使提高元件集積度。 另外，上述所舉之製程參數只是一實例，並不是用以 限定本發明，各種製程參數可視實際情況而有所改變。 接著，根據下述步驟製作出測試元件，並作物性測 試，證明本發明之特點。 〈測試元件製備〉 矽晶片3 0 0經過RCA清洗後，熱氧化二氧化矽3 0 2，作 為穿隧氧化層。接著，於穿隧氧化層上沈積的矽化鍺薄膜 後，利用高溫氧化矽化鍺形成氧化矽層3 0 6，使鍺原子向 下析出並停落在穿隧氧化層3 0 2上形成鍺奈米點3 0 8。然 後，進行高溫退木熱處理，使鍺奈米點析出更完全。之 後，在二氧化矽3 _層上形成一層導體層。 第3圖所繪示^上述測試元件之掃瞄式電子顯微鏡照 片圖。如第3圖所示，析出的鍺奈米點3 0 8直徑為5 . 5奈米 左右，停落在4. 5奈米左右的穿隧氧化層3 0 2上，且鍺奈米 點3 0 8之間彼此分離，由電性計算得知鍺奈米點3 0 8的密度 大約為6. 2氺1 0u/cm2。 〈測試元件物性測試〉 ! 第4圖所繪示為上述測試元件的電容-電壓關係圖。在 -電子的注入與抹除;方面，如第4圖所示之電容-電壓關係圖

12437twf1.ptc 第17頁 1231531 _案號92130674_年月日__ 五、發明說明（10) 可以發現，在5 - V的操作電壓下，起使電壓的變化達到 0 . 4 2 V在邏輯元件上足以定義0與1，顯示本發明之奈米點 浮置閘極可應用在記憶元件中。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

12437twf1.ptc 第18頁 1231531 _案號92130674_年月日 修正_ 圖式簡單說明 第1圖所繪示為本發明之奈米點記憶體之結構剖面 圖。 第2 A圖至第2 D圖是依照本發明之一較佳實施例之一種 奈米點記憶體的製造流程剖面圖。 第3圖所繪示為本發明之奈米點記憶體之掃瞄式電子 顯微鏡照片圖。 第4圖所繪示為本發明之奈米點記憶體之電容-電壓關 係圖。 【圖式標示說明】 1 00、2 0 0 :基底 102、202 :穿隧介電層 104 、206 、206a :介電層 1 0 6、2 0 8、2 0 8 a :奈米點浮置閘極 1 0 8、2 1 0 a :,制閘極 1 1 0、2 1 2 :滅極/汲極區 2 0 4 :半導體_化物 21 0 :導體層： 3 0 0 :矽晶片 3 0 2 ··二氧化矽 3 0 6 :氧化矽層 3 0 8 :鍺奈米黠 |

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Claims (1)

1231531 _案號92130674_年月曰 修正__ 六、申請專利範圍 1 · 一種奈米點浮置閘極之製造方法，包括： 提供一基底； 於該基底上形成一穿隧介電層； 於該穿隧介電層上形成一半導體矽化物層，該半導體 矽化物層至少含有兩種元素成分；以及 氧化該半導體矽化物層，並使該半導體矽化物層中之 一半導體成分析出停落於該穿隧介電層上，以形成半導體 奈米點，且該半導體矽化物層中之矽成分與氧反應形成氧 化矽。 2. 如申請專利範圍第1項所述之奈米點浮置閘極之製 造方法，其中於該穿隧介電層上形成該半導體矽化物層之 方法包括進行一化學氣相沈積製程。 3. 如申請專利範圍第2項所述之奈米點浮置閘極之製 造方法，其中該半導體矽化物層包括矽化鍺層。 4. 如申請專利範圍第3項所述之奈米點浮置閘極之製 造方法，其命砝化I學氣相沈積製程包括使用矽烷與鍺烷作 為反應氣體。 5. 如申請專利範圍第3項所述之奈米點浮置閘極之製 造方法，其中該化學氣相沈積製程之製程溫度包括4 5 0 °C 〜6 5 0 〇C 〇 6. 如申請專利範圍第1項所述之奈米點浮置閘極之製 造方法，其中氧化;該半導體矽化物層之製程溫度包括8 0 0 t 〜1 0 5 0 °C。 7. 如申請專利;範圍第1項所述之奈米點浮置閘極之製

12437twfl.ptc 第20頁 1231531 _案號92130674_年月日 修正 六、申請專利範圍 造方法，更包括： 進行一熱製程，使部分氧化之該半導體成分還原，以 析出半導體奈米點。 8.如申請專利範圍第7項所述之奈米點浮置閘極之製 造方法，其中該熱製程包括快速熱退火製程。 9 .如申請專利範圍第1項所述之奈米點浮置閘極之製 造方法，其中該熱製程之製程溫度包括8 0 0 °C〜1 0 5 0 °C。 1 0 .如申請專利範圍第1項所述之奈米點浮置閘極之製 造方法，其中該半導體成分係選自第二族元素、第三族元 素、第四族元素、第五族元素、第六族元素與上述元素之 化合物所組之族群。 1 1.如申請專利範圍第1項所述之奈米點浮置閘極之製 造方法，其中該半導體成分係選自鍺、砷化鎵（G a A s )、磷 化鎵（G a P )、填化銦（I η P )、硫化編（C d S )、硫化辞與砸化 鋅所組之族群。 ί 2. —種奈米_記憶體之製造方法，包括： 提供一基底；i 於該基底上形成一穿隧介電層； 於該穿隧介電層上形成一半導體矽化物層，該半導體 矽化物層至少含有兩種元素成分； 進行一熱氧化，製程，以使該半導體矽化物層中之一半 導體成分析出停落;於該穿隧介電層上而形成一奈米點浮置 閘極，該半導體石夕:化物層中之矽成分與氧反應形成一介電 層，該奈米點浮置；閘極形成於該穿隧介電層與該介電層之

12437twf1.ptc 第21頁 1231531 _案號92130674_年月日_iMi_ 六、申請專利範圍 間，且包括多個半導體奈米點； 於該奈米點浮置閘極上形成一控制閘極；以及 於該控制閘極兩側之該基底中形成一源極/汲極區。 1 3 .如申請專利範圍第1 2項所述之奈米點記憶體之製 造方法，其中該熱氧化製程之製程溫度包括8 0 0 °C〜1 0 5 0 °C。 1 4.如申請專利範圍第1 2項所述之奈米點記憶體之製 造方法，其中更包括進行一熱製程使氧化之該半導體成分 還原。 1 5.如申請專利範圍第1 4項所述之奈米點記憶體之製 造方法，其中該熱製程包括快速熱退火製程。 1 6.如申請專利範圍第1 4項所述之奈米點記憶體之製 造方法，其中該熱製程之製程溫度包括8 0 0 °C〜1 0 5 0 °C。 1 7.如申請專利範圍第1 2項所述之奈米點記憶體之製 造方法，其中該半導體成分係選自第二族元素、第三族元 素、第四族元素、|第五族元素、第六族元素與上述元素之 化合物所組之族群丨。 1 8.如申請專利範圍第1 2項所述之奈米點記憶體之製 造方法，其中該半導體成分係選自鍺、砷化鎵（GaAs)、磷 化銶（GaP)、填化銦（InP)、硫化編（CdS)、硫化鋅與碼化 鋅所組之族群。 1 9. 一種奈米率記憶體，包括： 一基底； 一穿隧介電層；，位於該基底上；

12437twfl.ptc 第22頁 1231531 _案號 92130674_年月日_^__ 六、申請專利範圍 一介電層，位於該穿隧介電層上； 一奈米點浮置閘極，包括多個半導體奈米點，位於該 介電層與該穿隧介電層之間，該些半導體奈米點之材質係 選自鍺、神化鎵（GaAs)、填化鎵（GaP)、填化銦（InP)、硫 化編（C d S )、硫化鋅與硒化鋅所組之族群； 一控制閘極，位於該介電層上；以及 一源極/汲極區，位於該閘極兩側之該基底中。 2 0 .如申請專利範圍第1 9項所述之奈米點記憶體，其 中該穿隧介電層之材質包括氧化矽。

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