TW589535B - Method and apparatus for in-system programming through a common connection point of programmable logic devices on multiple circuit boards of a system - Google Patents

Description

589535 A7 _ B7 五、發明說明（1) 相關技藝之說明 本專利申請案係有關申請中且為同時提申之美國專 利案，其名為"System and Method for In-System Programming through an On-System JTAG Bridge of Programmable Logic Devices on Multiple Circuit Boards of A System"、"Method for Accessing Scan Chains and Updating EEPROM-Resident FPGA Code through a System Management Processor and JTAG Bus"、，以及"Method and Apparatus for Serial Bus to JTAG Bus Bridge"，上述該等申請案將以參考方式併入本 發明中來說明。 發明之技術領域 本發明係大致有關對可規劃邏輯裝置提供組態程式 碼資訊的技術，該等可規劃邏輯裝置包括複雜電子系統 中的現場可規劃閘陣列（Field Programmable Gate Array、FPGA)裝置。特另丨J地，本發明係有關用以透過系 統之一中央點在jTAG串列匯流排上將FPGA程式碼規劃 為與FPGA相關之電氣可抹除可規劃唯讀記憶體 (Electrically Erasable Programmable Read-Only Memory、EEPROM)或規劃為FPGA之EEPROM的方法與裝 置。 發明之技術背景 4 1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂--------- % 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 589535 A7 _______B7 五、發明說明（寻 分離時鐘與資料型的串列通訊匯流排已經成為系統 中積體電路部件之間共同地用來進行通訊的部件。此種 串列鏈結包括lie (最初稱為1C間匯流排，而現在則廣泛 地稱為I2C)與SPI匯流排。可實行此等鏈結，而不需要匯 流排上各個積體電路的準確時序部件，且可典型地在至 少一匯流排主控裝置的控制下進行運作。串列EEPROM 裝置為廣泛可得的裝置，其可與SPI與IIC類型的串列通訊 匯流排接合。 儘管I2C與SPI匯流排係典型地在正常運作中於系統 中進行通訊之用，IEEE 1149.1串列匯流排（即所稱的JTAG 匯流排）係用以藉著提供來自一測試器的存取以在各個 積體電路上進行邊界掃描來進行不活動系統的檢測。測 試器進而可驗證積體電路的連結性，且可驗證它們是否 正確地安裝且互連著。jTAG匯流排可在鏈式結構中備置 一個或多個積體電路的互連，而任何該等電路可由該測 試器來進行定址。典型地，電路板的多個裝置係互連至 一 JTAG匯流排。 JTAG匯流排使用四種接線。該等接線包括一串列資 料輸入線、一串列資料輸出線、一時鐘線、以及一測試 模式選擇線。典型地，一鏈式結構中第一晶片的資料輸 出線搞合於或鍵式結構中第二晶片的資料輸入線，而第 二晶片的資料輸出線則搞合於第三晶片的資料輸入線。 多個晶片的 > 料輸入與資料輸出線因此呈離菊鍵組態搞 合在一起。 5 多紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------- % 589535 A7 B7 五、發明說明（弓 IEEE 11 52匯流排是1149.1 jTAG匯流排的一種較 新、增強式版本。在本文中，jTAG匯流排將意圖包含 Ί149·1與1152的偏差範圍。 可規劃邏輯裝置（Programmable Logic Device)，在 此稱為PLD，將共同地使用作為電腦系統中的部件。該 等裝置包括可規劃陣列邏輯裝置（Programmable Array Logic Device、PAL)、可規劃邏輯陣列（Programmable Logic Array、PLA)、複雜可規劃邏輯裝置（Complex Programmable Logic Device、CPLD)、以及現場可規劃 閘陣列（FPGA)。PLD典型地為一般用途裝置，其在當中 包含一種功能判斷、或組態、程式碼時，將具有一種系 統特定功能。PLD可將該功能判斷程式碼儲存於可熔斷 鏈結、反熔絲、EPROM晶胞、包含FLASH晶胞的EEPROM 晶胞、或靜態RAM晶胞中。 使用靜態RAM晶胞來保存功能判斷程式碼的該等 PLD裝置係設計為可在系統開機時從相同或不同積體電 路上的EEPROM自動地恢復該程式碼。Xilinx、Altera、 Lucent、與Atmel等公司出品的許多共同FPGA裝置即為 眾所皆知的SRAM式FPGA，它們可將其程式碼儲存於靜 態RAM晶胞中。 此種類型的FPGA為技藝中已知，其可在系統開機時 以串列或平行模式從一外部EEPROM恢復組態程式碼。 該等裝置係典型地組態來在系統開機時自動地恢復其組 態程式碼。以串列模式恢復組態程式碼的FPGA係設計為 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · --------訂·------- 經濟部智慧財產局員工消費合作社印製 589535 A7 五、發明說明（1 經濟部智慧財產局員工消費合作社印製 可使用—種設計以載入程式碼至FPGA的定製串列匯流 排，且係料以使用-種標準串列匯流排，例如丨丨c與阳 匯流排’雖麟多該等裝置均使収製串舰流排。本 文中所使用之用語"串列匯流排"將因此包含I丨C、SP卜以 及定製串列匯流排。 FPGA亦為已知的，其當從_〇Μ接收到其組態程 式碼時，可其組態程式碼進行-種核對和驗證動作。當 核對和驗證失效時，該等FPGA將產生一錯誤信號 指示出它們的組態程式碼可能是不正確的。 已知的疋’包含但不限於XMjnx χα_〇系列裝置的 某二EEPROM裝置可互連至】·^匯流排且可被抹除，並 且亦可在jTAGli流排以組態程式碼進行規劃。再者，已 知的是，該等裝置可連接至FPGA，以便對該fpga提供 組態程式碼。亦已知的是，爲了進行職絲態目的， 某些FPGA裝置亦可連接至一 jTAG匯流排。 已知的是’ 一種可攜式可規劃裝置可透過該電路板上 的一種系統内組態頭標連接至一電路板上的jTAG匯流 排。該jTAG匯流排耦合至該電路板上至少一jTAG可組態 EEPROM，其係依次地耦合以組態該電路板上的FpGA。 一組態系統係透過該頭標耦合至jTAG匯流排；且該系統 將設定為組態模式。隨後將從組態系統在該jTAG匯流排 上透過該頭標將組態程式碼寫入至EEPR〇M中。一旦該 程式碼已於該EEPROM中，系統電力將進行循環；此時， 该組悲程式碼將被轉換至相關聯的FPG A中。此程序將說 以便 (請先閱讀背面之注意事項再填寫本頁) 裝 訂--------- % 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复） 589535 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（号 明於X旧NX資料表DS026以及X旧NX所發表的其他文 件中。 該組態系統典型地為具有電路板之FPGA組態程式石馬 的一種筆記型電腦。該組態系統亦具有用以驅動該電$ 板上jTAG匯流排的適當軟體與硬體，以及知悉該電路才反 上JTAG匯流排組態的資訊。 儘管對小型系統來說，將載入FPGA組態程式碼至— 電路板上之EEPROM可以運作良好，但對大型系統來 說’卻會產生多項困難。大型系統具有多個電路板， 並非所有電路板均連接至相同jTAG匯流排。因為以下因 素’通常將使用分離的鏈式結構，： 1 · 一組態系統必須要知道該鏈式結構中的所有裝 置，以便能確切地對該鏈式結構中的任何裝置進 行定址；如果已使用一單一鏈式結構，該組態系 統必須要確實地知道該系統中的每個電路板。 2·大型系統可以且經常地具有插槽，該等插槽可以 允許稍後加入或升級周邊裝置、記憶體子系統、 處理器、以及其他子系統至該大型系統中；可能 需要額外的電路以避免在任何空閒插槽上破壞 單一鏈式結構。 3·在與一組特定周邊裝置、記憶體子系統、處理 器、以及其他子系統一同運送之前，大型系統往 往是定製化的；一單一鏈式結構需要各個系統組 (請先閱讀背面之注意事項再填寫本頁) 裝 訂--------- %- 8 五、發明說明（号 態的定製化jTAG介面軟體。 4.在較短鏈式結構中對裝置的存取速度將比在較 長鍵式結構的速度來得快速。因此’一單一電路 板可以但並非必需在該電路板中含有不只一個 鏈式結構。 當使用分離的jTAG匯流排來載入FPGA組態程式碼 於一大型系統中各個電路板的EE PROM中時，先前的組 態程序亦會產生困難。例如，大型系統的多個電路板未 必經常是可以存取以便能耦合一組態系統至一組態頭 標，而不需要將它們從系統中移除。某些電路板為可存 取的，但僅有當一個或多個額外電路板首先從該系統中 移除時。技術人員對一系統進行實體存取亦需要往來的 費用。在任一狀況中，可能需要實質勞力與系統待機時 間來更新-大型系統中所有電路板的F P G A組態程式碼。 經濟部智慧財產局員工消費合作社印製 已知的是’電腦系統可針對不同目的具有超過—個資 料通訊匯流排。例如，共同可得的電腦具有_pc丨匯流 排，其用以與週邊介面卡、接合於各個處理器的—個或 多個處理顏麟、以及其他_的匯流排進行通訊。 複雜系統亦可針對特定目的使用串列匯流排。例如，一 複雜電腦系統可使用一種MC或SP丨匯流排作為一種系統 管理匯流排。 一匯流排橋接器為用以將不同類型的匯流排連接在 -起的-種裝置。例如，-典型個人電腦在平行匯流排 9 經濟部智慧財產局員工消費合作社印製 589535 A7 -------^_ 五、發明說明（飞 之間將使用至少-匯流排接器，進而可耗合處理器匯流 排至一 PCI匯流排。 -系統管理匯流排可備置一介面以進行系統功能，包 括但不限於-專屬系統管理處理器的電源供應電壓監視 器、溫度感測器、風扇控制與風扇速度監視器。系統管 理處理II可依次地透過適當硬體來接合至該系統的其他 處理器’忒適當硬體可包括一個或多個匯流排橋接器。 在該種系統中，系統管理處理！！可監看线功能且判 斷是否任何祕功能超過界限。當超過界限時，該系統 管理處理器可藉著變換風扇速度、藉著指示該系統以特 定模式來運作、如包括關機，或者藉著進行技藝中的其 他方法來保護該系統。 複雜電月甸糸統可包含多個FPGA與其他p|_D。FPGA可 用來進行定製化丨/〇功能，其可接合該系統的cpu至其他 裝置以在多個CPU之間進行通訊，且可接合例如風扇與 溫度感測器的裝置至一系統管理匯流排。 發明之概要說明 本發明為具有多個互連電路板的一種系統，該等電路 板中的數個將具有至少一電氣可抹除可規劃唯讀記憶體 (EEPROM)以對一 FPGA提供組態程式碼。各個該電路板 的EEPROM裝置係耦合於一 jTAG匯流排，而各個該等電 路板各具有一分離的鏈式結構。來自各個該等電路板的 JTAG匯流排係連接至一中央系統組態點。該系統組態點 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) --------訂·-------- % 經濟部智慧財產局員工消費合作社印製 589535 A7 B7 五、發明說明（号 係位於一特定電路板上，其可由技術人員輕易地存取以 連接組態頭標。 該系統組態點係配備有一旋轉開關，其用以判斷數個 板特定jTAG匯流排中的哪個係透過該組態頭標來接收 組態程式碼資訊。 當必須要更新該系統中電路板的FPGA程式碼時，技 術人員可存取該系統且耦合一組態系統至該組態頭標。 技術人員隨後可設定該旋轉開關為適於使該第一電路板 接收組態程式碼的一種設定。一旦設定了該開關，將從 組態系統轉換組態程式碼為電路板的EEPROM。一旦該 第一電路板已經接收到組態程式碼時，該開關可被重置 為適於使下一個電路板接收組態程式碼的一種設定，且 組態程式碼將轉換到該電路板。 圖式的簡要說明 第1圖為習知技藝電腦系統的方塊圖，該電腦系統具 有多個電路板上的多個jTAG匯流排，而各個電路板具有 一分離組態頭標； 第2圖為一電腦系統的方塊圖，該電腦系統具有從多 個電路板帶至一共同系統組態點的多個jTAG匯流排； 第3圖為第2圖系統之一共同系統組態點的方塊圖； 第4圖為一流程圖，其展示出透過一共同系統組態點 組態系統之FPGA的方法。 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂--------- % 經濟部智慧財產局員工消費合作社印製 589535 A7 B7___ 五、發明說明（号 較佳會施例的詳細說明 技藝中已知的一種電腦系統包括多個電路板，例如板 A 100 (第1圖）以及包含於該電路板上之FPGA 104、 106、107的板B 102。在該系統中可包括可具有或不具 有FPGA的額外電路板，各種不同的電路板係耦合在一起 作為系統的部件103。在板A 100上，FPGA 104係耦合於 一組態電氣可抹除可規劃唯讀記憶體（EEPROM)108,以 使當板A 100上電時，FPGA 104可從EEPROM 108接收其 組態程式碼。相似地，FPGA 106係耦合至第二組態電氣 可抹除可規劃唯讀記憶體（EEPR〇M)110。組態電氣可抹 除可規劃唯讀記憶體（EEPR〇M)108與110係於jTAG匯 流排11Ί鏈接在一起，其將在組態頭標U 2前出現。 當想要更新板A 100上一個或多個FPGA 104或106 的組態程式碼時，組態系統1 14將透過組態電纜1 16耦合 至組態頭標112。組態程式碼隨後可透過組態電纜ή 6與 組態頭標112在jTAG匯流排111上從組態系統114的記憶 體系統1 Ί 8轉換為電氣可抹除可規劃唯讀記憶體 (EEPROM)，例如電氣可抹除可規劃唯讀記憶體 (EEPR〇M)108。一旦此項動作完成了，電力將循環以使 FPGA Ί 04能從電氣可抹除可規劃唯讀記憶體 (EEPROM)108載入該已更新組態程式碼。 當想要更新不同電路板（例如板B 102)上之FPGA的 組態程式碼時，將切斷該組態電纜11 6與組態頭標11 2的 連接且沿著一替代組態電纜安排路徑1 2 2耦合至板B的 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 204 -1 ϋ Li ϋ ϋ -L I ϋ I (請先閱讀背面之注意事項再填寫本頁) — — — — — — — — — %· 589535 A7 B7 經濟部智慧財產局員工消費合作社印製

發明說明（P 一適當組態頭標120。此程序將隨後重複進行以更新板B JTAG匯流排126上之EEPROM 124的適當EEPRQM。

展示在第1圖中之習知技藝系統内FPGA組態程式石馬 更新裝置將需要對欲更新之該系統中的各個電路板進行 實體存取，以使組態電纜116可以連接至適當的組態頭 標。在本發明的電腦系統1 98中，有許多多個電路板，例 如板C 200 (第2圖）以及包含FPGA 204、206、207的板D 202。 在該系統中可有額外的電路板，不論其有沒有 FPG A，各種不同的電路板係耦接在一起作為系統的部件 203。 在板C 200上，FPGA 204係耦接於一組態電氣可抹 除可規劃唯讀記憶體（EEPROM)208，以使當板C 200得 到電力時，FPGA 204可從電氣可抹除可規劃唯讀記憶體 (EEPR〇M)208接收其組態程式碼。相似地，FPGA 206係 耦接至第二組態電氣可抹除可規劃唯讀記憶體(EEPROM) 210。組態電氣可抹除可規劃唯讀記憶體（EEPROM) 208 與210將於一 jTAG鏈式結構中連接在一起，或在jTAG匯 流排211上耦合。 J T A G匯流排211將被帶至位第三電路板上的一共同 組態點214，即系統的板E 216。 相似地，板D的FPGA 207係耦接在一起以接收來自 電氣可抹除可規劃唯讀記憶體(EEPROM) 21 8的組態程 式碼，該EEPROM 218係耦接至一jTAG匯流排220，而 該JTAG匯流排220亦耦接至該共同組態點214。共同組態 點214將包含選擇裝置2 2 2以及組態頭標2 2 4。 13 又度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） "^«裝--------訂--------- {請先閱讀背面之注意事項再填寫本頁) 285 589535 經濟部智慧財產局員工消費合作社印製 A7 B7

五、發明說明（V 當想要更新板C 200上之一個或多個FPGA 204或 206的組態程式碼時，組態系統230將透過組態電纜232 耦接至組態頭標224。隨後將設定選擇裝置222，以使板 C JTAG匯流排211可被選定以進行規劃。隨後將透過組 態電纜232與組態頭標224，在jTAG匯流排211上把組態 程式碼從組態系統230的記憶體子系統238轉換為電氣 可抹除可規劃唯讀記憶體（EEPROM)，例如電氣可抹除 可規劃唯讀記憶體（EEPROM)208。一旦此動作完成了， 電力將被循環以使FPGA 204能從電氣可抹除可規劃唯 讀記憶體（EEPROM) 208載入該已更新組態程式碼。 如果亦想更新不同電路板上（例如板D 202)之FPGA 的組態程式碼的話，並不需要移動組態電纜232 -因為 它仍將耦合至組態頭標224。將修改選擇裝置222以指定 板D jTAG匯流排220來進行規劃。隨後將從組態系統230 的記憶體子系統238在板D jTAG匯流排220上把組態程 式碼轉換為適當電氣可抹除可規劃唯讀記憶體 (EEPROM)，例如電氣可抹除可規劃唯讀記憶體 (EEPROM) 218。 特定實施例中的共同組態點214具有一時鐘線緩衝 器300 (第3圖）以便對透過組態頭標224而接收到的汀AG 時鐘301進行緩衝，且將時鐘301提供至多個電路板特定 汀AG組態匯流排中的第一 jTAG組態匯流排302。相似 地，一資料線緩衝器304將緩衝jTAG串列資料306且提供 資料至jTAG匯流排302。來自組態頭標224之測試模式線 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公董) " (請先閱讀背面之注意事項再填寫本頁) · I----I I 訂--------- %· 589535 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 308的路徑將被安排至解碼器裝置31〇的啟動輸入端。 該解碼器裝置310亦可接收來自二進制編碼選擇開 關31 2的二進制選擇程式碼，且從頭標測試模式線3〇8將 測試模式線資訊傳送至一選定電路板特定測試模式線。 當選定該多個電路板特定JTAG組態匯流排中之第一 JTAG組態匯流排302時，解碼器裝置310將傳送測試模式 線貧訊至jTAG匯流排3〇2的測試模式線312。相似地，如 果選定的是該多個電路板特定JTAG組態匯流排中之第 二匯流排jTAG組態314的話，解碼器裝置310將傳送測試 模式線資訊至與第二jTAG組態匯流排314相連的測試模 式線316。 JTAG串列資料輸出線318將從多個電路板特定〗ΤΑ〇 組悲匯流排中之第一jTAG組態匯流排302傳送至一讀取 多工器320。當選定該等匯流排中之第一汀AG組態匯流 排302時，此讀取資料將被傳送至頭標224的jTAG資料輸 出線322。相似地，如果選定的是第二jTAG匯流排 的話，其匯流排特定JTAG串列資料輸出線324將透過讀 取多工器320耦接至jTAG資料輸出線322。每當並未有組 態系統連接至該頭標時，將備置電阻器326、328、以及 330以確保該頭標jTAG時鐘、jTAG資料輸入端、以及 JTAG測試模式選擇線將處於已界定位準。 本發明已經參照用以選定欲讀取至該共同組態點組 態頭標224中之一電路板JTAG通訊埠的讀取多工器來說 明。應該可以了解的是，一解碼器與三態閘將可置換所 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 (請先閱讀背面之注意事項再填寫本頁) ---I--— —訂--------- 589535 A7

五、發明說明（P 經濟部智慧財產局員工消費合作社印製 顯示之讀取多工器來運作。 現在請參照第2圖、第3圖、第4圖，當想要針對一 FPGA規劃或改變程式碼，而不會從系統移出受影響的電 路板時，技術人員可耦合（第4圖）一組態系統230至該組 態頭標224 (步驟400)。技術人員隨後可設定選擇開關 312以指定該系統的一特定JTAG匯流排（步驟402)，該 JTAG匯流排具有與FPGA相連的EEPROM。技術人員隨後 可在組態系統上開始進行一組態程式（步驟404)，且針 對該受影響的jTAG匯流排指定一適當的FPGA程式碼檔 案。 該組態系統可針對該選定的jTAG匯流排進行定址且 判斷jTAG匯流排組態（步驟406)，包括匯流排上之裝置 的數量與類型。可利用jTAG"GET一DEVICEJD"命令部份 地完成此動作，該命令將送回代表連接至該jTAG匯流排 之各個裝置類型的一程式碼。此動作將與FPGA程式碼檔 案中的資訊進行比較（步驟408)，以確保開關31 2已經正 確地被設定且該程式碼並未被規劃至與其不相容的一電 路板中。如果該程式碼與選定電路板不相容的話，將宣 布一項錯誤（步驟410)。該等步驟可驗證程式碼檔案與 選定電路板的相容性。 在一替代實施例中，反之或除了比較jTAG匯流排組 態與程式碼檔案中之資訊之外，將從位於電路板上的一 EEPROM讀取電路板識別資訊。此種電路板識別資訊可 用來驗證程式碼檔案與電路板的相容性，且亦可用來從 16 本紙張尺度適用中國國豕标平（LNS)A4規格（210 X 297公釐） 2Θ8 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------- %· 589535

程式碼檔案中包含的數個FPGA程式碼中選出適當的 FPGA程式碼。 接下來，該組態系統將抹除連接至jTAG匯流排之電 路板的一個或多個EEPROM (步驟412)。如果該FPGA程 式碼檔案包含該電路板之超過一個FPGA的程式碼的 話，將有超過一個EEPROM會被抹除。隨後，組態系統 將寫入新的程式碼到已抹除的電氣可抹除可規劃唯讀記 憶體（EEPROM)中（步驟4Ί4)。最後，該組態系統將檢查 電氣可抹除可規劃唯讀記憶體（EEPR〇M)寫入程序中的 錯誤（步驟416)，如果發生任何錯誤且由一EEpR〇M報告 該錯誤的話，將且宣布一項錯誤（步驟418)。如果該程 式碼檔案已被正確地寫入至電路板的電氣可抹除可規劃 唯讀記憶體（EEPROM)中的話，便將通知技術人員。技 術人員隨後可重置該選擇開關以表示下一個欲規劃的 JTAG匯流排（步驟420),如果有的話，且以相同於第一 JTAG匯流排進行的方式來重新開始該組態程式以規劃 該JTAG匯流排。 在系統中所有的jTAG匯流排均已被規劃之後，技術 人員將對該系統進行電力循環（步驟422)，以使在上電 時’該系統中的各個FPGA可重新從相連的電氣可抹除可 規劃唯讀記憶體（EEPROM)載入其程式碼。 雖然已經參照包含二進制標碼開關與解碼器（顯示 於第3圖）的選擇裝置來說明本發明，應該可以了解的 是，本發明可以利用替代電路來進行運作。 17 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 1111111 經濟部智慧財產局員工消費合作社印製 五、發明說明（妒 雖然第3圖展示出具有三個電路板特幻·匯流排 的一共同組態點以避免雜亂問題的發生，本發明可應用 於具有其他數量的電路板特定jTAG匯流排。本發明的一 特定實施例將包含十個電路板特定】丁八(：;匯流排。 亦可了解的是，本發明可利用電子選擇裝置來運作。 該種電子選擇裝置可為一種IIC或jTAG可尋址暫存器的 形式，該裝置可在組態系統的控制下運作以便自動化該 系統的特定電路板特定jTAG匯流排選定程序。 雖然已經參照耦合至一共同組態點之組態頭標的分 離組態系統來說明本發明，應該可以了解的是，如果該 系統包含jTAG介面硬體來替代所展示的組態頭標的 話，本發明亦可運作。如此一來，可以減少對分別組熊 系統的需求。 已經參照電路板特定jTAG匯流排來說明本發明。可 以了解的是，一系統的一個或多個電路板可在該電路板 上具有超過一個該等jTAG匯流排。 經濟部智慧財產局員工消費合作社印製 雖然已經對照本發明之較佳實施例來詳細地說明本 發明’热知技藝者應该了解的是，在不脫離本發明的精 神及範圍下，可以對本發明進行多種不同的其他變化， 且應該了解的是，該等各種不同變化均屬於以下本發明 之申請專利範圍所揭露的範圍中。 $紙張尺度綱巾關家標準(CNS)A4規格（210 X 297公爱） 589535 A7 _B7_ 五、發明說明（I)6 元件標號對照表 (請先閱讀背面之注意事項再填寫本頁)

1 00 板 A

102 板 B 103 部件 104 FPG A現場可規劃閘陣列 106 FPGA現場可規劃閘陣列 107 FPGA現場可規劃閘陣列 108 EEPROM電氣可抹除可規劃唯讀記憶體 110 EEPROM電氣可抹除可規劃唯讀記憶體 1 1 1 jTAG匯流排 112組態頭標 1 1 4組態系統 1 1 6組態電纜 1 1 8記憶體系統 120組態頭標 122組態電纜安排路徑 124 EEPROM電氣可抹除可規劃唯讀記憶體 經濟部智慧財產局員工消費合作社印製 126 jTAG匯流排 198電腦系統

200 板 C

202 板 D 203部件 204 FPGA現場可規劃閘陣列 19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 589535 經濟部智慧財產局員工消費合作社印製 A7 _B7_五、發明說明（Υ 206 FPGA現場可規劃閘陣列 207 FPGA現場可規劃閘陣列 208 EEPROM電氣可抹除可規劃唯讀記憶體 210 EEPROM電氣可抹除可規劃唯讀記憶體 21 1 jTAG匯流排 21 4共同組態點 2 1 6 板 E 218 EEPROM電氣可抹除可規劃唯讀記憶體 220 jTAG匯流排 222選擇裝置 224組態頭標 230組態系統 232組態電纜 238記憶體子系統 300時鐘線緩衝器 301 jTAG 時鐘 302第一 jTAG組態匯流排 304資料線緩衝器 306 JTAG串列資料 308測試模式線 310解碼器裝置 3 1 2二進制編碼選擇開關 314第二匯流排jTAG組態 316測試模式線 20 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂--------- · 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 589535 五、發明說明（I)8 經濟部智慧財產局員工消費合作社印製 3 1 8 jTAG串列資料輪出線 320讀取多工器 322 JTAG資料輸出線 324串列資料輸出線 326電阻器 328 電阻器 330 電阻器 步驟400轉合組態系統至頭標 步驟402設定選擇裝置至電路板上以進行規劃 步驟404開始具有所欲程式碼檔案的組態程式 步驟406輪詢jTAG匯流排以進行匯流排組態 步驟408比較匯流排組態與程式碼檔案中的組態 步驟410是否有正確的程式碼？ 步驟412抹除EEPROM 步驟414將程式碼寫入至EEPR〇M中 步驟416檢查錯誤 步驟418 宣布錯誤 步驟420設定選擇裝置到下一電路板以進行規劃 步驟422對系統進行電力循環以載入新的Fpga程 式碼 21 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I I I I ^ ·11111111

Claims (1)

1. 589535 A8 B8 C8 D8 ίο 15 經濟部智慧財產局員工消費合作杜印製 20 、申請專利範圍 第91116891號申請案申請專利範圍修正本 93.2.13 1· 一種對EEPROM(電氣可抹除可規劃唯讀記憶體）進行 系統内規劃的方法，該等EEPROM係耦合來對可規割 邏輯裝置提供組態程式碼，各個EEPROM係位於一系 統之多個電路板中的一特定電路板上，且其中並非所 有的EEPROM均位於相同的電路板上，該方法包含： 備置多個板特定串列匯流排，各個板特定串列匯流排 搞合於一特定電路板的EEPROM ; 耦合該等多個板特定串列匯流排至具有選擇裝置的 一共同組態點； 耦合該共同組態點至可與至少一串列匯流排互動以 規劃EEPROM的組態裝置； 设定該選擇裝置以選定該等多個板特定串列匯流排 中的一特定板特定串列匯流排； 抹除輕合至該特定板特定串列匯流排的至少一 EEPROM ;以及 透過該選定板特定串列匯流排將可規劃邏輯裝置組 態程式碼寫入至該至少一 Eepr〇m。 2·如申明專利範圍第1項之方法，其中該等多個板特定 串列匯流排為JTAG類型。 3·如申請專利範圍第1項或第2項之方法，其中該可規劃 邏輯裝置組態程式碼包含用於至少一 Fpga的組態糕 式碼。 4·如申μ專利範圍第1項或第2項之方法，其另包含存取

   (請先wts背面之注意事^^^寫本頁) 裝 . 22

   589535 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 該特定板特定串列匯流排以驗證該程式碼檔案與該 選定電路板之相容性的步驟。 5·如申請專利範園第3項之方法，其另包含存取該特定 板特定串列匯流排以驗證該程式碼檔案與該選定電 5 路板之相容性的步驟。 6·如申請專利範圍第1項或第2項之方法，其另包含從該 * 等EEPROM中至少之一以組態程式碼載入該等可規 劃邏輯裝置中之至少一裝置的#驟。 7·如申請專利範圍第4項之方法，其另包含從該等 10 EEPROM中至少之一以組態程式碼載入該等可規劃 邏輯裝置中之至少一裝置的步驟。 8·如申請專利範圍第5項之方法，其另包含從該等 EEPROM中至少之一以組態程式碼載入該等可規劃 邏輯裝置中之呈少一裝置的步驟。 15 9. 一種對電氣可抹除可規劃唯讀記憶體（EEPROM)進行 系統内規劃的共同連接點裝置，至少某些該等 EEPROM係耦合來對可規劃邏輯裝置提供程式碼，各 個EEPROM係位於一系統之多個電路板中的一特定 電路板上，且其中並非所有的EEPROM均位於相同的 20 電路板上，該共同連接點裝置包含： 用於多個串列匯流排的介面裝置，各個串列匯流排係 用以耦合至一特定電路板的EEPROM ; 用以連接至一組態系統的介面裝置； 用以選定該等多個串列匯流排中之一特定匯流排的 23 本紙張尺度通用中國國家標準（CNS)A4規格（2】〇 X 297公髮） (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂---------· 589535 7r^/y _________ D8 六、申請專利範圍 選擇裝置；以及 用以耦合來自該組態系統之信號至該等多個串列匯 流排之該特定匯流排的耦合裝置。 1〇·如申請專利範圍第g項之共同連接點裝置，其中該 5 等串列匯流排為JTAG匯流排。 11<如申請專利範圍第9項或第10項之共同連接點裝 置，其中該選擇裝置包含可由一位技術人員設定的一 開關。 > 12. 種不需拆解即可進行邏輯重新組配之多電路板 10 運算系統，其包含： 夕個互連電路板’該等多個互連電路板中之至少二個 包含耦合至一組態EEPROM的至少一個FpGA，而該 種EEPROM為能夠在一串列匯流排上規劃的類型； 其中該等多個電路板中之一電路板的至少一 15 EEPR0M>^輕合於-第-串列匯流排，且該等多個電 路板中之一電路板的至少一 Eepr〇M係耦合於一第 二串列匯流排； 經濟部智慧財產局員工消費合作社印製 耦合於該第一串列匯流排以及該第二串列匯流排的 共同組態點裝置，該共同組態點裝置另包含： 20 用以選定該第一與該第二串列匯流排中之一特 定匯流排的選擇裝置；以及 用以耦合組態信號至該等多個串列匯流排中之 該特定匯流排的耦合裝置。 13·如申請專利範圍第12項之系統，其中該第一串列匯 規格（2]〇x 297公笈） 本紙張尺度通用中國s家標準（cns)A4 589535 A8 ^ I y D8 f、申請專利範圍 流排與該第二串列匯流排為JTAG類型。 (請先Mti背面之注意事填寫本頁) I 裝 ' .#· 經濟部智慧財產局員工消費合作社印製 5 2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公发）