TW583580B - Method and apparatus for command perception by data value sequencing, allowing a bounded total amount of spurious data - Google Patents

Description

583580 五、發明説明（丨 ) 背景資訊 本發明與週邊的控制有關。更明確而言，本發明係 於利用記憶體匯流排週邊裝置控制的分開裝置位址呼叫序 列，以允許序列的有限總數假性資料。 在增加電腦速度與效率的連續尋求方面，設計者有時利 用特殊目的裝置來處理明確設計裝置的動作。例如，影像 卡（緣圖加速卡）時常用來改善電腦系統顯示影像的能力， 而不會犧牲到整個電腦效率。當影像卡正在處理繪圖計算 時，他們可釋回一電腦中央處理單元（cpu)來執行其他命 令0 另一範例必須是與加密與解密的特殊目的裝置有關。當 有越來越多資訊是經由網際網路溝通時，安全考量已變成 逐漸普遍。加密技術是使用在先前技藝，以避免在網際網 路上傳輸的資料受到未經認可的攔截。資料加密的一通常 協定範例是安全Sockets層（SSL)(SSL 2.0是在1995年2月9 日杈可）。當一SSL交談開始時，伺服器便會將它的，公眾， 金鑰轉送給使用者的瀏覽器，瀏覽器可用來將一任意產生 的*秘密，金鑰傳送回給伺服器，以具有用於交談的秘密金 鑰交換。透過Netscape公司的發展，SSL是透過internet

Engineedng Task Force (IETF)而將其他協定及認證方法與 已知疋傳輸層安全（TLS)(TLS 1·〇校訂1999)的一新協定 合併。 例如在SSL使用的加密/解密協定是非常密集計算。編碼 與解碼貝訊0¾處理會佔有大量的中央處理單元（cpu)可用

583580 A7 B7 五、發明説明（ 的處理資源。除了加密/解密與影像處理之外，其他動作 包括從特殊目的週邊裝置處理獲得的密集計算與重複處 理。 在 e己彳思體匯流排上提供例如加密/解密的一特殊目的 裝置（記憶體匯流排週邊裝置），裝置需要是主動且進一步 可從CPU接收命令。因此，想要具有可透過提供一專屬的 主動1己憶體匯流排週邊裝置而減少負責密集計算動作共用 的CPU。此外，想要改善在CPU與專屬主動記憶體匯流排 週邊裝置之間的溝通。 麗_式之簡軍 圖1係提供在技藝中的一典型記憶體匯流排範例。 圖2係描述在本發明原理下的一主動記憶體匯流排週邊 裝置的操作。 圖3是在本發明的原理下，提供有關一動態匯流排週邊 裝置的匯流排切換處理流程圖。 圖4是在本發明的原理下，提供用於觸發，獲得匯流排，命 令的一連續位址呼叫中所使用的位址範例。 圖5 a是在本發明的原理下，提供資料值序列偵測的時間 圖’其係利用在一連串‘相關，資料值中交錯的一預先定義 有限總數假性資料。 圖5 b是在本發明的原理下，如果圖5 &的裝置所看到的一 項目改變的變化結果範例。 圖5 c是在本發明的原理下，提供用以合併一進行中主要 命令序列分析的輔助平行序列分析範例。 本紙張尺度適用中國國豕標準(CNS) Α4規格(210X297公釐） 83580 A7 I——-2!_；_ 五、發明説明（ ） 3 圖6是在本發明的原理下提供資料值序列偵測器的一般 圖式。 圖式之詳細說明 圖1是在技藝中提供的一典型記憶體匯流排範例。一微 處理機晶片組102(主機）係利用一或多個記憶體模組104， 例如雙記憶體模組（DIMM)。主機1〇2典型是與經由一通常 記憶體匯流排而與記憶體模組溝通。換句話說；每個記憶 體模組可看到在記憶體匯流排1〇6上溝通的所有位址、控 制、與資料信號。主機可定義那個記憶體模組是用於經由 一連晶片選擇’線（匯流排）丨〇8來接收訊息。在圖1中， 其係提供一連串晶片選擇，匯流排，丨〇8。例如，在一 DIMM，每個晶片選擇匯流排1〇8可將一晶片選擇提供給模 組的前面，及將一晶片選擇提供給模組的背部。每個晶片 選擇線108是與一特殊記憶體模組1〇8有關。晶片選擇線 108可提供那個記憶體模組是接收目前在記憶體匯流排1〇6 上溝通的資料。 圖2係描述在本發明原理下的一主動記憶體匯流排週邊 裝置的操作。在本發明的一具體實施例中，一場可程式規 劃閘陣列202(FPGA)是用於計算地加速各種不同密集計算 ^作（例如加密與解密）。FPGA 2〇2的構成是藉由平行處理 早7C等而用於與它目的（加密/解密等）有關的重複計算最佳 效率在具祖貫施例中’ FPGA 202是位於一 p c -1 〇〇(註 冊DIM1VU又冲規格（杈訂i 2)、或pc_l33(註冊設計規 格（校訂1.1))記憶體匯流排2〇6上的一DIMM插槽。在一具 本紙張尺度適用中國國家顯--- 583580 A7 B7 五、發明説明（4 ) 體實施例中，板件同步動態隨機存取記憶體（SDRAM)210 是在認為正常記憶體（例如類似記憶體模組204)的主機電 腦208與FPGA 202之間藉由匯流排開關212而透過切換來共 用，且位址/資料/控制是連接到在主機208與FPGA 202之 間的板件SDRAM 210。在一具體實施例中，於任何時刻， 主機208或FPGA 202具有對板件SDRAM 210的存取。透過 匯流排開關212，此板件SDRAM 210匯流排的切換是透過 主機機器208請求，但是受到FPGA 202直接控制。在一具 體實施例中，主機208必須可將兩命令傳送給FPGA 202 :，’ 將SDRAM匯流排轉變給主機”與π將SDRAM匯流排轉變給 FPGA”。透過使用主機的預期，這些分別稱為，獲得匯流排 1與’放置匯流排·。 在一具體實施例中，一信號接線215是在主機記憶體匯 流排206上用來將FPGA 202連結到位址與控制信號、以及 裝置的214晶片選擇，而不管板件SDRAM匯流排開關212裝 置是否連接，所以它可監督主機208驅動的值。在一具體 實施例中，由於大小限制，FPGA 202沒有足夠接腳來監督 資料線。因此，資料信號不會在此情況被監督。 傳送’獲得匯流排’命令的潛在裝置是具有主機208，以便 讀取及寫到在板件SDRAM 2 10記憶體中的兩相對觸發位址 之一。透過監督位址與控制信號，FPGA 202信號可偵測* 獲得匯流排，命令的觸發位址何時可被存取，因此切換匯流 排。然而，在採用錯誤修正碼（ECC)記憶體的系統上，此 可能會造成問題。當主機208送出1獲得匯流排·命令時，它 本紙張尺度適用中國國家標準(CNS) Α4規格(210 x 297公釐）

訂

583580 A7 ____ B7 五、發明説明（5 ) 便會推測不連接到板件SDRAM 210的記憶體。如果晶片組 208嘗試從板件SDRAM 210記憶體讀取，不管在記憶體匯 流排206資料與核對位元線上發生如先前驅動值的任何值 (電容和電荷卸漏），它會讀取無效資料或，垃圾，，且此會 產生一 E C C錯說’而可能是取後結果。系統可決定記憶體 (裝置214)是否有缺點，並且整個停止與它溝通。在一些 系統上，即使是中央處理單元（CPU)請求的寫可透過晶片 組208產生讀，例如晶片組208可從數個位置讀取，依要求 修改一些資料，然後將它寫回。因此，ECC可偵測一錯 誤，且問題會產生。 因為這些潛在問題，所以它需要藉由另一裝置來觸發匯 流排開關212。在不是寫到SDRAM記憶體210來觸發一，獲 得匯流排•的一具體實施例中，主機208系統的記憶體匯流 排206上的另一DIMM 204上的記憶體寫，而且FPGA 202是 透過監督記憶體匯流排206位址信號而對此偵測，且該等 位址信號是在晶片組208、裝置214( SDRAM 210、匯流排 開關212與FPGA 202)及其他DIMM(記憶體模組）204之中共 用。在一具體實施例中，既然晶片選取信號216(通常）不 是在各種不同DIMM 214、204之中共用，所以裝置214不 會告訴除了本身214之外的記憶體模組204(或在該模組端） 是否可被存取。而且，既然選取列、排列、與欄的記憶體 匯流排位址線的精確使用是從記憶體模組204到記憶體模 組204而變化，所以裝置2 14不能精確告訴一記憶體模組 204的偏移（從下述的保留2KB開始）是要被存取。在一具 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) " ' 583580 A7 B7 五、發明説明（ ） 6 ’ 體實施例中，可仰賴的8個最低有效匯流排位址線是當作8 個取低有效攔位址位元使用。在一具體實施例中，隨著 個位元資料字，裝置2 14可告訴那個實際位址是存取的模 數2K B。例如，對於一些未知的值n而言，它可告訴一存 取是在實際位址2〇48*N+ 1224個位元組。在此範例中，裝 置214資訊是1224個位元組、或153個64位元位置的偏移。 此只可提供給資訊的8個位元。每次看到2kb的某偏移（記 憶體的保留區域），如果FPGA 202執行一，獲得匯流排，請 求’它便時常可不受限且不僅可透過，獲得匯流排，命令觸 發’且透過作業系統或軟體應用程式的不相關記憶體存取 而如此做。在一具體實施例中，若要減少此意外，獲得匯流 排*開關’在命令的資訊量可透過不僅寫到單一位址而增 加’且寫到一連串位址。在一具體實施例中，透過小心選 取序列及足夠長，晶片組208任意執行符合該序列的記憶 體存取是不太可能。 在一具體實施例中，不需要利用，放置匯流排，命令的一 連串位址呼叫。因為主機2〇8是在一，放匯流排，命令時連接 到裝置的SDRAM 210，在裝置SDRAM 210上寫到單一觸發 位址是沒有問題。在此一命令之後，FpGa 202可將匯流排 切換回本身。 在一具體實施例中，不是一部分命令序列的一或多個資 料值（·非相關》值）會在命令序列（‘相關，）值之間的記憶體 匯流排206上出現。此是由於記憶體匯流排206可同時用於 其他操作。在一具體實施例中，透過晶片組102存取的每 本紙張尺度適用中國料標準(CNS)A4規格(2觸97蝴-9·-- '

% 583580 A7 B7 五、發明説明（7 ) 憶體、或是由一CPU產生，一週邊裝置記憶體存取（DMA) 操作、或晶片組102本身會在最低有效8個位址位元中造成 一些8個位元值，且當裝置嘗試傳送一'獲得匯流排'命令序 列時，例如此的數個存取便可能發生，如此會在命令序列 的連續項目之間造成假性8個位元值。在一具體實施例 中，如果FPGA 202從未錯過一'獲得匯流排•命令，便會造 成較大問題，裝置然後可在主機208未連接到SDRAM 210 時執行裝置的SDRAM 210的許多記憶體操作。對照下，如 果FPGA 202錯誤將SDRAM 210匯流排轉變給主機208，雖 然ς獲得匯流排’命令未傳送，但是可看到‘獲得匯流排’序 列，唯一結果是逼些效率損失，因為最終‘獲得匯流排’命 令將會傳送，且隨後會回到正常。因此，在一具體實施例 中，允許太多中間假性資料值端犯錯是較佳。 圖3是在本發明的原理下提供一動態匯流排週邊裝置的 匯流排轉變處理流程圖。在本發明的一具體實施例中，匯 流排開關是在預設置302找到，以便在板件SDRAM與FPGA 之間提供溝通。在一具體實施例中，當主機想要存取裝置 的記憶體304(為了加密/解密等）時，它便會1輪迴鎖定•系 統（例如，造成無窮迴路），儘可能使許多中斷失效，且建 立對記憶體存取及儘可能不使一執行優先權中斷306。在 一具體實施例中，主機可儘可能快速寫到在保留2KB308中 的一預定連續位址。既然裝置可見的位址是根據64個位元 資料字，所以在序列中的每個位址是以8個位元組的不同 倍數偏移。在一具體實施例中，一有效連續8偏移是如下 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 583580 A7

所示：12〇8、464、1736、1㈣、爾獅、1256、與 704個位元組。在一且齅音泌如山 、 、 八且只她例中，為了使FPGA偵測’獲得 匯^排口P 7序列’來自系統記憶體匯流排的8個最低有效 位址線是在每個適當時脈邊緣上監督。在—具體實施例 中、二、8個位兀疋與透過將主機所使用的位元組偏移除 以8所決定的命令序列信相+ & 斤幻诅相比較。對於上面提供的序列而 言，這些值是 151、58、叫、132、51、230、157、和

裝 88。在-具體實施例中，—部分先前見到的命令序列可被 監督’且當整個序列感知時，開關便可轉變到主機。 在一具體實施例中，，輪迴鎖定•然後可被遺除，且中斷 會重新啟動3H)。在-具體實施例中，系統會等待—些時 間，以允許FPGA來偵測命令序列312，及將sdram匯流排 轉變314成王機316。在-具體實施例中，此時間週期是大 ，··勺5微私位址呼叫序列感知的處理是在下面圖$和6進— 步描述。 % 在八貫施例中’板件SDRAM》^著是由主機將資料載 入’以加密/解密(或於任何目的)318。在一具體實施例 中，王機然後進行一預先定義序列的位址呼叫，以觸發一 ’放匯流排’32G。資料然後轉送給咖八，戶斤以計算的動作 (例如加密/解密）可執行322。在一具體實施例中，在動作 後，加密/解密等資料會傳回給SDRAM保存似。主機然後 透過適當連續位址呼叫326(與先前鳩·316完成的相同、)觸 發一’獲得匯流排’ °在一具體實施例中，FPGA可感知此連 續位址呼叫，並且將匯流排轉變給主機328。在一具體實 -11- 583580 A7 B7 五、發明説明（ 施例中，在等待開關發生之後BO、332，主機可讀取及利 用來自SDRAM 3 34的改變（加密/解碼等）資料。 圖4係在本發明的原理下，提供在用以觸發一，獲得匯流 排1所使用連續位址呼叫中所使用的位址範例。在一具體實 施例中，主機402會以一預先定義順序透過寫到（或讀取） 在板件外記憶體保留區域的特殊預先定義記憶體位址而開 始一 •獲得匯流排*命令。 在-具體實施例中，若要在核心與驅動程式載入期間將 系統初始化，在軟體中，至少2KB記憶體會保留在2κβ邊 界的實際位置（在除了裝置4〇6之外的一些Dimm 41〇、 411、412)。在一具體實施例中，最高1MB是在裝置的偏 移下保留。在一具體實施例中，記憶體的下一保留區域是 以•不能快取’設定，所以寫到它將立即執行。 在一具體實施例中，因為裝置4〇6對於晶片選擇4〇8是看 不見’所以它不知道DIMM 410、411、412的那一個主機 特定位址參考。因此，在一具體實施例中，在位址呼叫之 間區別特性疋深入保留區域，而不管呼叫的mm 4 1 0、 411、412。如前述，它不管位址呼叫的序列是否為一 DIMM 4H)、4H、412，或者如果他們是多重DIMMs 410 、 411 、 412 〇 在一具體實施例的位址呼叫的假設順序中，一第一記憶 體呼叫413是針對在第三DIMM 4 12的一特殊位址。在一具 體實施例中，一第二記憶體呼叫4 14然後是針對在第二 DIMM 411的一特殊1己憶體位址，然後一第三記憶體呼叫 —__________-12-_ 本紙張尺度適用巾國國家標準(CNS) A4規格(210><297公爱) ------- 583580 A7 B7 五、發明説明（ 415是針對在第一 DIMM 410的一特殊位置。最後，在一具 體貫施例中，第四記憶體呼叫416是針對在第三DIMM 412 的一特殊位置。只要感知整個序列，裝置4〇6便會執行轉 變。如下述，在本發明的一具體實施例中，裝置是在命令 序列中一些總數假性值。因此，某數目，，非相關，資料值 的·Ν’是存在‘相關，資料值的序列中，而無需避免命令序列 辨識。 如前述，在一具體實施例中，此序列的所有位址呼叫是 針對相同的DIMM 410、411、412 ,而不會影響結果。唯 一不同是允許晶片選擇408。因為裝置406對於晶片選擇 408是看不到，所以結果不會改變。位址呼叫的相同序列 將造成’獲得匯流排·。 圖5a係描述在本發明的原理下提供的資料值序列偵測時 間泥程圖，其係利用在4相關，資料值序列中交錯的預定總 谷终量的假性資料。為了說明目的，一連串簡單的十進位 值與19的’NW直是提供給一具體實施例。此外，一值，Κι是 以在命令序列中的項目量表示而提供。在圖5中，，κ，是等 於5 〇 在一具體實施例中，資料值序列偵測器可觀察在記憶體 匯流排上傳遞的一連串資料值（位址呼叫等）。在一具體實 施例中，偵測器可尋找例如資料值（位址呼叫）的特殊序列 *57961'，以觸發一些事件（，獲得匯流排《)。在一具體實施 例中’只要確έ忍在序列中的第一值5 0 2 ’ 5 ’，一第一計數器 504便會重新設定成零（從’Ν+Γ = 20)，且開始增量每個時 -13- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱） 583580 A7 ___________Β7 五、發明説明（u ) 脈信號（時脈時間記號）的一單位，直到2〇個時脈時間記號 過去為止（除非在到達最後記數，Tc==2〇，之前，再次透過第 一值而重新設定及重新開始）。裝置然後會遇到，3，。因為 此資料值不是在命令序列中當作下一值的，7，。其次，在一 具體實施例中，裝置會是，7, 5〇6。在第一計數器5〇4(在第 一計數器到達，N+1 = 20,之前）終止之前會是在命令序列中 的第二值506，一第二計數器5〇8會載入第一計數器5〇4的 值，在此點是’ 1’。因為將值載入的處理需要一週期來執行 (在隨後週期完程載入），在第一計數器5〇4之後，第二計 數器508會增量一步驟。在一具體實施例中，第二計數器 508亦會增量多達，N+1 = 20·。在一具體實施例中，裝置目 則可在第二計數器508終止之前，尋找在序列的第三資料 值。然後，裝置接著會在一列中看見兩個‘ 2，s，且然後是 在一具體實施例中，裝置然後是，5, 512。因為，5，是第一 資料值，該值會被使用，且第一計數器5〇4會重新開始 5 10。在一具體實施例中，此會開始命令序列的同時（平行） 監督。在一具體實施例中，當一合法序列透過未辨識傳遞 時，提供平行分析的能力便可避免監督不確實的（，錯誤I) 序列。被監督且在第一，5, 502開始的序列將不會在·Ν·個 時間記號中冗成序列。此外，第二| 5，5 12將以容許量中的 最後完成序列的一序列來開始。如果只要看到一重複的第 一值，第一計數器便不會重新開始，以允許一平行序列分 析’裝置會錯過在第二'5’ 5 12上開始的一有效序列。注 -14- 本紙張尺度適用中@ @家鮮(CNS) Α4規格(21G χ 297公爱)' 583580

意，在圖5a中，第一，5, 5〇2是確實開始一有效序列。 在一具體實施例中，裝置可確認在，6,、，Γ、和，8,之後的 :’514。此是第三資料值，因此，第三計數器513可載入 第二計數器508的值，8，（在接著週期後面載入），且開始增 量多達具母個時脈時間記號的，Ν + 1 = 。其次，在一具體 實施例中，在’4,、’8,、和’3’之後，裝置可確認，6, 52〇。此 疋第四'貝料值，如此第四計數器5丨6可載入第三計數器5 i 3 的值，且在此點是·：π，，並且開始增量多達，Ν+ι = 2〇,。 在一具體實施例中，裝置然後會尋找在命令序列的最後 值’’ Γ 526。在一具體實施例中，只要，丨，辨識，命令序列 便已在允許的容許量中接收，如此事件觸發獲得匯流排，） 可透過裝置感知528。 如果圖5a的裝置可看出一項是在一具體實施例中改變， 圖5b可提供產生結果的範例，其中該裝置會遇到裝置，9, 514(參考圖5a)，以致於在本發明的原理下，，9，514可使 用3 53 0取代。直到裝置的序列辨識的點，每件事會是相 同的。然而，在一具體實施例中，既然裝置不會遇到在先 則範例的’ 9’，所以裝置會持續等待’ 9,。在一具體實施例的 k供範例中，在第二計數器53 1的終止532之前不會遇到 *9*。因此，此時，此連續的資料值（資料值串）證明不會產 生事件觸發命令序列534。 在一具體實施例中，只要辨識第一資料值（，5，）重複，第 一計數器536便會重新開始537，造成一平行資料值的一系 列分析。在一具體實施例中，此一系列分析將會在容許範

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五、發明説明（ 13 圍中產生一有效命令序列。此平行系列會遇到它的第二資 料值（，7，）’且會在計數器終止前可能遇到其餘的命令序 列。

裝 圖5c是本發明的原理下提供用以合併一前行中主要命令 序列分析的一輔助平行序列分析。在一具體實施例中，第 一值’5, 502是在先前的範例中確認，然後確認第二值 506。其次，在一具體實施例中，，5，的重複可確認538。如 削述，此會重新開始5 10第一計數器，以開始一平行命令 序列分析。在一具體實施例中，此會持續，直到遇到一重 複的第一值5 11為止。在一具體實施例中，此會使第二計 數器（重新）載入第一計數器的（目前）值519。此時，序列偵 測的兩平行線緒可有效合併成一，造成具最初，7，5〇6事件 觸發的觀察序列的任何連續將亦造成具第二計數器，更新， (大部分時間是提供一較低值）52丨的事件觸發。在一具體 實施例中，在計數器終止或整個序列偵測之前，只要看到 重複值，每個計數器便能以此方式更新。一平行序列偵測 分析可有效持續，直到’事件觸發，為止。 圖6是在本發明的原理下提供資料值序列偵測器的一般 圖式。在一具體實施例中，序列偵測器可搜尋，K'值的一 〒令序列。在一具體實施例中，輸入的資料6〇2是在一適 當時脈邊緣604上由偵測器使用之前註冊。雖然未在圖6顯 7F ’但疋偵測器的另一同步元件計數器6〇6、6〇8、6 i 〇、 612是使用相同時脈6〇4。 在一具體實施例中，除了在圖顯示的And閘614、616、 本紙張尺度適财s S家標準(CNS) A4規格(咖X 297公爱）1C"------_ 583580 A7 ____B7 五、發明説明（14~) ： "" 618、620與反轉器622、624、626、628之外，偵測器係使 用K個比較器630、632、634、636、638與K-1個計數器 606、608、010、012。當註冊的資料符合對應的命令序列 症冊時’每個用於命令序列C 1、c 2、· · ·、C κ的每個元件 的比較器會輸出| 11。在一具體實施例中，每個計數器 606、608、610、612會同時向上以1從〇計數到N+1，當它 的CE(計數器致能）輸入640、642、644、646是高電位時， 會在0附近。在一具體實施例中，當它的L輸入648、65 0、 652、654是高電位（不管CE)時，每個計數器606、608、 610、612會在它的D輸入681、682、683、6 84上同時載入 值。此外，在一具體實施例中，當它的S E T輸入656、 658、660、662是南電位（不管CE)時，每個計數器會同時 設定成N + 1。在一具體實施例中，每個計數器606、608、 610、612會如Q685、686、687、688而輸出目前計數。在 一具體實施例中，當計數器606、608、6 1 0、6 1 2保持最後 計數（N+ 1)時，它便會輸出TC = 1(終止計算）664、668、 670 > 672 ° 在一具體實施例中，第一計數器606是使用接地690零電 位載入。在另一具體實施例中，第一計數器606是利用一 同時，重置’輸入。在一具體實施例中，命令序列偵測的處 理在一時脈週期透過INIT(初始化）676開始。在一具體實 施例中’在下一週期中，所有K-1個計數器606、608、 610、612將包含他們N + 1的最後計數，且輸出τ c = 1 664、 668、670、672。在一具體實施例中，既然每個計數器 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 583580 A7 B7 五、發明説明（15 606、608、610、612 的 CE 輸入 640、642、644、646 是它 TC輸出664、668、670、672的相反，所以每個計數器將 保持在N+ 1，且輸出tc= 1，直到它響應一高L輸入648、 650、652、654 而從它 D 輸入 681、682、683、684 載入一新 值為止。在另一具體實施例中，如果應用容在接近開始的 錯誤觸發，此初始化便可省略，即是，計數器6〇6、608、 610、612將最後在他們自己上結束。 在一具體實施例中，只要命令序列的第一元件c i不會註 冊（透過第一比較器630)，在偵測器是不會發生改變。當 C!註冊時，第一計數器606便會在下一週期中載，結果 使它的輸出tc =，o,。在一具體實施例中，第一計數器6〇6 然後會在後面每個時脈週期前進1，且在計數器終止前， 如果沒有第一資料值重複發生，將會在N+1週期中於N+1 的終止計數上停止。在一具體實施例中，在第一計數器 606結束之前，如果命令序列的第二元件q註冊（透過第二 比較器632)，第二計數器608將會載入第一計數器6〇6的q 輸出685，且從當時值計數到N+1。在一具體實施例中， 如果命令序列的其餘登錄C3、C：4、…、cK顯得足夠快， 計算便會傳送給最右邊的計數器612，且當最後（最右邊） 比較器（C κ) 63 8輸出’ 1 ’，且觸發678確認時，會持續以顯 示TC = 0672(不會結束）。在一具體實施例中，此時， 676可（選擇性）重新確認，以便將偵測器重新設定。 >王葸

Hsl ^ Τ •丨7 7 Μ Κ坭沒有任何 介入的假性資料，，0,的計數便會從最左邊的計數器6〇6到 -18-

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最右邊612移動，而不會增量，且最右邊的計數器612會在 觸發678確認的週期中顯示q = 〇 688。如果單一假性項在任 何點上中斷命令序列，那麼一計數器或其他計數器6〇6、 608、610、612便會在下一計數器載入之前增量到Q=1， 且當觸發678確認時，最右邊的計數器612將顯示 Q= 1 688。在一具體實施例中，大體上，在觸發週期中的 最右邊計數器612的内容會反應總量插入的假性項目。因 此，既然只有當最右邊計數器612保持小於它的最後計算 (N+1)時觸發678會被確認，所以在一具體實施例中，觸發 678的確認係表示沒有超過中斷命令序列的，N，個假性項 目。 在一具體實施例中，在一計數從一計數器到下一計數器 606、608、610、612(從，左，到，右，），，左邊的，計數器將持 續它的計數，且，右邊的，計數器將連同，左邊的，計數器一起 計數’右邊的計數器是落後左邊計數器一個單元。此是因 為在’左邊的’計數器是在載入I右邊，計數器的週期中增量。 因此，在一具體實施例中，如果對應，右邊•計數器的命令 序列項目是在，左邊，計數器重新載入之前重新出現，或到 達最後計數N+ 1，，右邊的，計數器便會載入它的目前值加 1 ,此正好是它的增量。因此，在一具體實施例中，命令 序列的重複内部項目在允許的總長度内是不會有影響。然 而，在一具體實施例中，命令序列的第一項目c ι的重新出 現會確實有影響。在一具體實施例中，即使計數係如前述 反應出現的命令序列數個項目而向下傳遞給第η個計數 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐）

裝 訂

583580 A7 B7 17 五、發明説明（ 器，第一计數器606可透過c !的重新出現而重新設定。在 一具體實施例中，如果此後面是c2、C3、…，一新的計數 將經由計數器鏈606、608、610、612而正常傳遞，導致另 一可能觸發序列的平行偵測。如果結果判斷重新設定第n 個計數為的資料序列正好是假性資料，如此偵測器便不會 被矇騙，即是在一 •錯誤，觸發序列的中間開始一，有效的I觸 發將具有每個機會來觸發偵測器。 在一具體實施例中，此偵測器的結構對於確實偵測觸發 序列是需要的，且該觸發序列是由多達N個總假性值的命 令序列所組成。此外，在一具體實施例中，K-1個計數器 對於確實偵測觸發序列是需要的。而且，偵測器可同時考 慮K-1個可能觸發序列是需要的。 雖然數個具體實施例在此明確說明及描述，但是可了解 到本發明的修改與變化是在文後申請專利的範圍内，而未 達背本發明的精神與範圍。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） -20-

Claims (1)

1. 刈3580 ABCD 申請專利範圍 1· 一種用於感知一事件觸發命令之系統，該系統包含： 一第一裝置，用於當一連串資料值中偵測到一預定序 列的相關資料值時感知該命令，如果該一連串資料值在 該一連串資料值的一第一與最後相關資料之間包括，N， 或較少非相關資料值，該一連串資料值便包括該等相關 資料值與許多非相關資料值。 2.如申請專利範圍第1項之系統，進一步包含一接線，用 於在一信號線與該第一裝置之間溝通該等複數個資料 值。 3·如申請專利範圍第2項之系統，其中該事件包括切換介 於該第一裝置與一第三裝置之間的通訊路徑與一有於該 信號線與該第三裝置之間的通訊路徑。 4. 如申請專利範圍第3項之系統，其中該第一裝置是一邏 輯裝置，該第三裝置是一記憶體裝置，且該等資料值是 記憶體位置。 5. 如申請專利範圍第4項之系統，其中該邏輯裝置是一場 可程式規劃閘陣列（FPGA)，且該記憶體裝置是同步動 態隨機存取記憶體（SDRAM)。 6·如申請專利範圍第1項之系統，其中該命令可透過一資 料值序列偵測器感知。 7·如申請專利範圍第6項之系統，其中該序列偵測器包括 複數個值序列單元，每個資料值序列單元部包括至少一 比較器，且該比較器係耦合到具N + 2狀態的至少一計數 器，每個計數器具有一計數器值。 -21- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

   583580 六、申請專利範圍 8·如申請專利範圍第7項 與一相奶次祉技、、又系，，无，其中每個值序列單元都 七 '貝序列之明顯相關資料值有關。 9·如申請專利範圍第8項 相關〜L 不男《系統，其中只要透過與一第一 相關貝料值有關的第—值 $值序列早凡來辨識在序列中的— w “科值’―相關的第-計數器便可設定成—初 始值，且接收時脈信號，以致於 :々第冲數為屆滿時’該第一計數器便會停止，及 2要辨識-後續第-相關資料值，那 便會重新設定及重新開始。 f數益 10.2凊專利範圍第9項之系統，其中當該第一計數器未 ’欠、寺’、要透過一相關第三值序列單元辨識一第二相 關> ϋ值，相關第二計數器便會將它的計數器值設定 成:第一計數器的計數器值，然後處理，以致於 t琢第二計數器期滿時，該第二計數器便會停止，及 次當該第一計數器未屆滿時，只要辨識一隨後第二相關 負料值那麼泫第二計數器便會將它的計數器值設定成 低於該第一計數器的計數器值的一單元。 η·如申請專利範圍第10項之系統，其中當該第二計數器未 屆滿時，只要透過一相關第三值序列單元辨識一第三相 關、料值，一相關第三計數器便會將它的計數器值設定 成第二計數器的計數器值，然後處理，以致於當該第三 计數器期滿’而該第二計數器未期滿時，那麼該第三計 數器便會將它的計數器值設定成低於該第二計數器的計 數器值的一單元。 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 583580 A8 B8 C8 ---— D8 六、申請專利： 12·如申請專利範圍第_之隸’其中在-連串辨識所有 其他相關資料值之後，只要辨識在序列中的最後相關資 料值，如果相關最後計數器的目前計數器值不是該最後 值，該事件觸發命令便會被感知。 11如申請專利範圍第1 2項之系統，其中該初始值是等於 零，該最後值是等於ιΝ+1·,且該等第一計數器與第二 計數器是以增量處理。 14·一種感知事件觸發命令之方法，該方法包含： 當偵測到在一串資料值内的一預定序列相關資料值 時，便可透過一第一裝置來感知該命令，如果該一連串 資料值在該一連串資料值的一第一與最後相關資料之間 包括'Ν1或較少非相關資料值，該一連串資料值便包括 該等相關資料值與許多非相關資料值。 15. 如申請專利範圍第丨4項之方法，其中一接線是在一信號 線與該第一裝置之間與該等複數個資料值溝通。 16. 如申請專利範圍第1 5項之方法，其中該事件包括切換介 於該第一裝置與一第三裝置之間的通訊路徑與一有於該 信號線與該第三裝置之間的通訊路徑。 17·如申請專利範圍第1 6項之方法，其中該第一裝置是一邏 輯裝置，該第三裝置是一記憶體裝置，且該等資料值是 記憶體位置。 18.如申請專利範圍第1 7項之方法，其中該邏輯裝置是一場 可程式規劃閘陣列（FPGA)，且該記憶體裝置是同步動 態隨機存取記憶體（SDRAM)。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 583580 A BCD 、申請專利範園 19.如申凊專利範圍第1 4項之方法，其中該命令是透過一資 料值序列偵測器感知。 20·如申請專利範園第1 9項之方法，其中該序列偵測器包括 複數個值序列單元，每個資料值序列單元包括至少一比 較器，且該比較器係耦合到具]Sf + 2狀態的至少一計數 器，每個計數器具有一計數器值。 21·如申請專利範圍第20項之方法，其中每個值序列單元是 與一相關資料值序列的明顯相關資料值有關。 22·如申请專利範圍第2 1項之方法，其中只要透過與一第一 相關資料值有關的第一值序列單元來辨識在序列中的一 第一相關資料值，一相關的第一計數器便可設定成一初 始值，且接收時脈信號，以致於 當该第一計數器屆滿時，那麼該第一計數器便會停 止，及 只要辨識一隨後第一相關資料值，那麼該第一計數器 便會重新設定及重新開始。 23·如申請專利範圍第22項之方法，其中當該第一計數器未 屆滿時，只要透過一相關第二值序列單元辨識一第二相 關 > 料值，一相關第二計數器便會將它的計數器值設定 成該第一計數器的計數器值，然後處理，以致於 當琢第二計數器期滿時，該第二計數器便會停止，及 當蔹第一計數器未屆滿時，只要辨識一後續第二相關 資料值，該第二計數器便會將它的計數器值設定成低於 該第一計數器的計數器值的一單元。 -24- 583580 583580 ABCD 、申请專利範圍 24·如申請專利範圍第2 3項之方法，其中當該第二計數器未 屆滿時’只要透過一相關第三值序列單元辨識一第三相 關S料值，一相關第三計數器便會將它的計數器值設定 成第二計數器的計數器值，然後處理，以致於當該第三 计數器期滿，而該第二計數器未期滿時，那麼該第三計 數器便會將它的計數器值設定成低於該第二計數器的計 數器值的一單元。 25·如申請專利範圍第23項之方法，其中在一連串辨識所有 其他相關資料值之後，只要辨識在序列中的最後相關資 料值，如果相關最後計數器的目前計數器值不是該最後 值’該事件觸發命令便會被感知。 26.如申請專利範圍第25項之方法，其中該初始值是等於 零，該最後值是等於，Ν+1'，且該等第一計數器與第二 計數器是以增量處理。 27·—種透過邏輯裝置來感知一事件觸發命令之系統，該系 統包含： 一信號線’用於在一主機與至少—第二裝置之間溝通 複數個記憶體位置；及 一邏輯裝置’其係_合到該信號線，以便只要在該信 號線上偵測到在一連串記憶體位置中的一預定序列的相 關圮憶體位置’可感知該命令’如果該等一連_記憶體 位置包括在該等一連_記憶體位置中的一第一與最後相 關記憶體位置之間的，或較少相關的記憶體位置，該 等一連串纪憶體位置包括該等相關記憶體位置、與許多 -25- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 六、申請專利範圍 非相關記憶體位置。 28·如申請專利範圍第27項之系統，其進一步包含一接線， 用於在該信號線與該邏輯裝置之間的該等複數個記憶體 位置溝通。 29·如申請專利範圍第2 7項之系統，其中該事件包括切換介 於該第一裝置與一第三裝置之間的通訊路徑與一有於該 信號線與該第三裝置之間的通訊路徑。 30·如申請專利範圍第2 9項之系統，其中該邏輯裝置是一場 可程式規劃閘陣列（FIGA)，且該記憶體裝置是同步動 態隨機存取記憶體（SDRAM)。 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）