TW575932B - Structure and method for testing etching rate - Google Patents

Description

575932 五、發明說明（1) 【發明所屬之技術領域】 本發明係為一種測試蝕刻速率的結構及方法，特別 是一種於微機電（MEMS)製程中用以測試金屬層蝕刻速率 的方法。 【先前技術】 微機電元件製程中’常需要一些懸浮的結構，如感 測器中的紅外線感測器、微加熱器、氣體感測器及壓力 感測器等’在致動器方面如加速度計、微馬達以及陀螺 儀等。這些懸浮結構的形成皆是利用沉積犧牲層後，其 上再堆疊結構層，最後再將犧牲層蝕刻使整體結構成^ 懸浮狀態，懸浮結構狀態是否完美則牵涉到蝕刻是否完 全。傳統鑑定方法乃疋利用顯微鏡或掃描式電子顯微鏡 (SEM)以人工的方式觀看其被餘刻部位的影像，判斷蝕刻 的程度是否符合標準。 【發明内容】 但是由於效率不佳，致使該製程無法達到量產的需 求；另一方面，由於大部分利用顯微鏡或掃描式電子顯 微鏡（SEM)鑑定的結構均侷限於犧牲層之上堆疊結構層為 透光材料’傳統方法於不透光材料的領域上則無法適 用。此外，於微機電元件的製程中，蝕刻速率的控制亦 為另一個重要的關鍵，利用顯微鏡或掃描式電子顯微鏡 鑑定的傳統方法，不僅於鑑定效率尚有待商確外，其精 確度也較差。 有鑑於此’本發明乃為解決上述問題而提出一種測

575932

五、發明說明（2) 試蝕刻速率的結構及方法，主要的目的在於··藉由結構 中所產生感測電阻之專效電阻值的變化，獲得餘刻的長 度、時間以及其等效電阻值的關係，藉以計算出蝕刻的 速率。 所 結構’ 阻分別 速率時 另 列步驟 測試層 聯迴路 時，同 電阻值 與蝕刻 此 亦提供 複數個 相鄰之 產生感 對應之 形成並 ，於测 電阻值 以為達 包含： 連接於 形成並 外，本 :提供 以及相 以產生 時量取 所對應 長度值 外，考 一種測 感測電 感測電 測等效 感测電 聯迴路 試層進 產生參 上述目 測試層 測試層 聯迴路 發明所 測試 鄰之； 感測等 複數個 之時間 之變化 慮到電 喊钱刻 P且’其 阻，於 電卩且值 P且’其 行蝕刻 考值， 的，本 以及複 以及相 ，以產 提之測 以及複 測電阻 效電阻 該感測 值及蝕 關係， 阻於製 速率的 中感測 測試蝕 ;複數 兩端分 速率測 以利進 發明所 數個感 鄰之感 生感測 試餘刻 數個感 ，於測 值，最 等效電 刻長度 以求得 程因素 結構， 電阻分 刻速率 個贅電 別連接 試時， 行#刻 提之測 測電阻 測電阻 等效電 速率的 測電阻 試蝕刻 後進行 阻值以 值，並 钱刻速 而產生 其包含 別連接 時形成 a ,其 於相鄰 用以結 速率測 試蝕刻 ，其中 ，於測 阻值。 方法， ，分別 速率時 餘刻速 及該感 藉以計 率 〇 誤差， :測試 於測試 並聯迴 分別鄰 之贅電 合該感 試時， 速率的 感測電 試蝕刻 包含下 連接於 形成並 率測試 測等效 算時間 本發明 層以及 層以及 路，以 近於相 阻兩端 測等效 根據該

第7頁 575932 •、發明說明（3) 刻 U藉以計算時間與蚀刻長度值之變化關係、，求得餘 的方法'a ί iί根據其結構提出一種測試#刻速率 in形成並聯迴路以產生感測等效電阻值，再S 制# 澈電阻，其分別鄰近於相對應之感測電阻，於^ =L『進行蝕刻速率測試時，藉由並聯產生贅等效電阻 用以結合該感測等效電阻值產生參考值，最後進行蝕 刻速率測試時，根據該參考值藉以計算時間與蝕刻長度 值之隻化關係’以求得钱刻速率。 _ 本發明係於微機電（MEMS)製程中，透過有效率的測 試方法，客觀的鑑定原則精確測試金屬層蝕刻速率；亦 了用以判定金屬犧牲層（sacrificial layer )於钱刻過程 中是否殘留未蝕刻部分，以保障蝕刻流程的圓滿進行。 【實施方式】 本發明係為一種測試钱刻速率的結構及方法。 以下將以一實施例說明本發明之具體可行性，請參 閱「第1、2圖」：「第1圖」所提供之測試層1 〇 〇係為金 屬層，透過插銷5藉由半導體連接元件技術分別連接數個 感測電阻R e 1、R e 2…R e η，其中每個感測電阻r e 1、r e 2 …R e η於測試蝕刻速率時，透過測試層1 〇 〇分別形成迴 路，其所有之感測電阻R e 1、R e 2…R e η亦於測試餘刻速率

第8頁 575932 五、發明說明（4)

Ree 亦 時藉由並聯在e及e ’兩端產生感測等效電阻值 即·

Ree，=(Rel//Re2//Re3//...... //Ren) 請參考「第2圖」，當蝕刻進行時，藉由蝕刻金屬居 使其連接之感測電阻Re 1、Re2…Ren依序產生斷路的現q 象，所以第一次產生斷路時之感測等效電阻值Ree，為· Ree，=(Re2//Re3"……//Ren) ’ · 本發明所揭露測試#刻速率的方法請參考「第2 圖」：首先提供一測試層（步驟1 5 )，此測試層為金屬 層，再提供複數個感測電阻Re 1、Re2…Ren，使其於測— 餘刻速率時產生一感測等效電阻值Ree，（步驟丨/)'，由 每一個感測電阻Re卜Re2…Ren之一端間隔一特定距離"八 別連接於測試層1 0 〇，另一端則個別連接於相鄰之感測^ 阻Re 1、Re2…Ren，使該感測電阻於測試蝕刻速率時，'萨 由測試層1 0 0形成一並聯迴路並產生感測等效電阻值 曰 Ree’ ；然後蝕刻該測試層，隨該測試層之蝕刻長度值匕增 加逐一與感測電阻1 0 0形成斷路進而改變感測等效電阻^ Ree’（步驟1 7);最後同時量取複數個感測等效電阻值 R e e ’以及感測等效電阻值r e e ’所對應之時間值级姓刻長 度值L ’用以計算時間t與餘刻長度值L之變化關係，以求 得餘刻速率（步驟1 8 )，亦即根據所測得的數據分別根據 蝕刻長度值L以及蝕刻時間t對感測等效電阻值Ree，作 圖’因為專效電阻值Ree’係為此二圖示之共同變數，故 於轉換數值規模後，透過感測等效電阻值Ree，把蝕刻長

575932 五、發明說明（5) ί ί刻時間t作圖，由曲線的斜率即可得知蝕刻的 測ί二上Γ根據此測試#刻速率的結構是否殘留些微感 屬舞二Ree亦可判定此姓刻過程是否完整的將金 適i 1二淨，因為若金屬層尚有殘餘，則可彳貞測到其 <路所產生之感測等效電阻值Ree，。 此外4參考「第4圖」，考慮到電阻於製程上產生的 佶差，亦即相同的感測電阻佈局可能在製程中產生電阻 的差異，致使同樣蝕刻條件下，在測試其感測等效電 j值Ree’時都會不一樣，因此針對此狀況本發明亦提供 =種解決製程上電阻產生誤差之設計，係利用積體電路 局技術於製作此結構的同時，在感測電阻R e丨、R e 2 ··· Ren旁以指叉型（interdigitized)再佈局一贅（dummy) 電阻 Rdl、Rd2、Rd3…Rdn，其中贅電阻 Rdl、Rd2、Rd3 …Rdn之電阻值固定，故其透過迴路形成之贅等效電阻值 亦固定，亦即： _，=( Rdl//Rd2//Rd3//."//Rdn) 、 當蝕刻進行時，如「第5圖」，藉由蝕刻金屬層使其 ，接之感測電阻Re 1、Re2…Ren依序產生斷路的現象，但 疋其贅等效電阻值Rdd’不變，故於第一次產生斷路時之 感測等效電阻值Ree’以及贅等效電阻值Rdd，分別為：

Ree，= (Re2//Re3//...... //Ren)

Rdd’=( Rdl//Rd2//Rd3//··· //Rdn) 本發明所揭露附加贅電阻之測試蝕刻速率的方法流 程圖，請參考「第6圖」，首先提供一測試層1 〇 〇 (步驟

第10頁 575932 五、發明說明（6) 15)，再提供複數個感測電阻Rel、Re2…Ren，使其於測 試#刻速率時產生一感測等效電阻值R e e，（步驟1 6 )，由 於感測電阻R e 1、R e 2…R e η之一端間隔一特定距離分別連 接於測試層1 〇 〇，另一端則個別連接於相鄰之該感測電阻 Re卜Re 2…Ren，使感測電阻Re卜Re 2…Ren於測試蝕刻 速率時藉由測試層1 〇 〇形成一並聯迴路並產生一感測等效 電阻值Ree ;接著提供複數個贅（Dump)電阻Rdl、Rd2、 R d 3…R d η ’藉以結合該感測等效電阻值r e e，產生一參考 值N (步驟19)，由於贅電阻Rdl、Rd2、Rd3…Rdn分別鄰近 於相對應之感測電阻Rel、Re2…Ren，於測試層ι〇〇進行 蝕刻速率測試時，藉由並聯產生一贅等效電阻值Rdd 以、、Ό ΰ感測等效電阻值r e e ’進而產生一參考值n，亦即

Rdd，/ Ree，= N 接著餘刻該測試層，隨該測試層之餘刻長度值增加 逐一與該感測電阻形成斷路進而改變該感測等效電阻 (步驟1 7);最後同時量取複數個參考值N以及該參考 對應之時間值t及蝕刻長度值l，求得蝕刻速率（步驟 斤 2〇) ’其中感測等效電阻值Ree，隨蝕刻感測層ι〇〇而變 化，，但是贅等效電阻值Rdd，則相等於感測等效電阻值 Ree’進行蝕刻前之初始值；設參考值n的目的乃根 效電阻值Rd4’以及感測等效電阻值Ree，係為同—製程戶 產生’其亦產生相同幅度之誤差，透過此相除的步 ^ 以將其同步產生之誤差移除；最後將參考值N分別 " 刻長度值L以及蝕刻時間t作圖，然後藉由參考值^ ^蝕

第11頁 575932 五、發明說明（7) 二圖示之共同變數，於轉換數值規模後，透過參考值N把 蝕刻長度值L對蝕刻時間t作圖，由圖示中曲線的斜率即 可得知蝕刻的速率，此外根據此測試蝕刻速率的結構是 否殘留些微參考值N亦可判定此蝕刻過程是否完整的將金 屬層蝕刻乾淨，因為若金屬層尚有殘餘，則亦可偵測到 其迴路所產生之參考值N。 以上所述者，僅為本創作其中的較佳實施例而已， 並非用來限定本創作的實施範圍；即凡依本創作申請專 利範圍所作的均等變化與修飾，皆為本創作專利範圍所 涵蓋。

第12頁 575932 圖式簡單說明 第1圖係本發明所揭露之測試蝕刻速率的結構示意圖； 第2圖係本發明所揭露之蝕刻過程中測試蝕刻速率的結構 不意圖， 第3圖係本發明所揭露之測試蝕刻速率的方法流程圖； 第4圖係本發明所揭露附加贅電阻之測試蝕刻速率的結構 不意圖， 第5圖係本發明所揭露之蝕刻過程中附加贅電阻之測試蝕 刻速率的結構示意圖；及 第6圖係本發明所揭露附加贅電阻之測試蝕刻速率的方法 流程圖。 【圖式符號說明】 L 蝕刻長度值

Re 1、Re2、 R e 3… 感測電阻 Ree’ 感測等效電阻 RcU、Rd2、 Rd3"· 贅（dummy)電阻 Rdd, 贅等效電阻 100 測試層 5 插銷 步驟 15 提供一測試層 步驟 16 提供複數個感測電阻，使其於測試蝕 刻速率時產生一感測等效電阻值 步驟 17 蝕刻測試層，隨蝕刻長度增加逐一與 感測電阻形成斷路進而改變感測等效 電阻值

第13頁 575932 圖式簡單說明 步 驟 18 同 時 量 取 之 時 間 值 與 刻 長 速 率 步 驟 19 提 供 複 數 效 電 阻 值 步 驟 20 量 取 複 數 及 %s 刻 長 感測等效電阻值以及所對應 及蝕刻長度值用以計算時間 度值之變化關係，求得餘刻 個贅電阻，藉以結合感測等 產生一參考電阻值 個參考值以及對應之時間值 度值，求得#刻速率

第14頁

Claims (1)

1. 575932 六、申請專利範圍 1 · 一種測試蝕刻速率的結構’包含 一測試層；及 複數個感測電阻’其一端間隔一特定距離分別連 接於該測試層’另一端則個別連接於該相鄰之該 感測電阻，使該感測電阻於測試餘刻速率時藉由 該測試層形成一並聯迴路並產生一感測等效電阻 值，於該測試層進行蝕刻速率測試時，隨該測試 層之蝕刻長度值逐一與該感測電阻形成斷路進而 改變該感測等效電阻值。 2 ·如申請專利範圍第1項所述之測試蝕刻速率的結構， 其 中該感測電阻係利用半導體連接元件技術連接至該測 試層。 3 ·如申請專利範圍第1項所述之測試蝕刻速率的結構， 其 中該感測電阻係透過一插銷連接至該測試層。 4. 一種測試#刻速率的方法，步驟包含： 提供一測試層； 提供複數個感測電阻’其一端間隔一特定距離分 別連接於該測試層，另一端則個別連接於該相鄰 之該感測電阻，使該感測電阻於測試蝕刻速率時 藉由該測試層形成一並聯迴路並產生一感測等效 電阻值； 蝕刻該測試層，隨該測試層之蝕刻長度值增加逐

   第15頁 575932 六、申請專利範圍 一與該感測電阻形成斷路進而改變該感测等效電 阻值；及 同時量取複數個該感測等效電阻值以及該感測等 效電阻值所對應之時間值及#刻長度值，並藉以 計算時間與蝕刻長度值之變化關係，以求得^刻 速率。 5 ·如申請專利範圍第4項所述之測試#刻速率的方法， 其 、 中該感測電阻係利用半導體連接元件技術連接至該 試層。 、 6 ·如申請專利範圍第4項所述之測試蝕刻速率的方 其 / 中該感測電阻係透過一插銷連接至該測試層。 7 · —種測試蝕刻速率的結構，包含 一測試層； 複數個感測電阻，其一端間隔一特定距離分別連 接於該測試層，另一端則個別連接於該相鄰之該 感測電阻，使該感測電阻於測試蝕刻速率時藉由 該測試層形成一並聯迴路並產生一感測等效^阻 值，於該測試層進行蝕刻速率測試時，隨該測試 層之姓刻長度值逐一與該感測電阻形成斷路進而 改變該感測等效電阻值；及 複數個贅（Dump)電阻，其分別鄰近於相對應之該 感測電阻，其兩端分別連接於相鄰之該贅電阻之

   第16頁 575932 六、申請專利範圍 兩端形成一並聯迴路，於該測試層進行蝕刻速率 測試時，透過該並聯迴路產生一贅等效電阻值， 用以結合該感測等效電阻值產生一參考值。 其中上述該感測等效電阻值隨蝕刻該感測層而變 化，該贅等效電阻值則相等於該感測等效電阻值 進行蝕刻前之初始值，該參考值係為進行蝕刻速 率測試期間，透過該感測等效電阻值除該贅等效 電阻值所得之參考數值。 8. 如申請專利範圍第7項所述之測試蝕刻速率的結構， 其 中該感測電阻係利用半導體連接元件技術連接至該測 試層。 9. 如申請專利範圍第7項所述之測試蝕刻速率的結構， 其 中該感測電阻係透過一插銷連接至該測試層。 1 0. —種測試蝕刻速率的方法，步驟包含： 提供一測試層； 提供複數個感測電阻，其一端間隔一特定距離分 別連接於該測試層，另一端則個別連接於該相鄰 之該感測電阻，使該感測電阻於測試蝕刻速率時 藉由該測試層形成一並聯迴路並產生一感測等效 電阻值； 提供複數個贅（Dump)電阻，其分別鄰近於相對應 之該感測電阻，於該測試層進行蝕刻速率測試

   第17頁 575932 六、申請專利範圍 時，藉由並聯產生一贅等效電阻值用以結合該感 測等效電阻值產生一參考值；及 蝕刻該測試層，隨該測試層之蝕刻長度值增加逐 一與該感測電阻形成斷路進而改變該感測等效電 阻值；及 同時量取複數個該參考值以及該參考值所對應之 時間值及蝕刻長度值，並藉由該贅等效電阻值與 該感測等效電阻值之比值計算時間與蝕刻長度值 之變化關係，以求得蝕刻速率。 其中上述該感測等效電阻值隨蝕刻該感測層而變 化，該贅等效電阻值則相等於該感測等效電阻值 進行蝕刻前之初始值，該參考值係為進行蝕刻速 率測試期間，透過該感測等效電阻值除該贅等效 電阻值所得之參考數值。 11.如申請專利範圍第1 〇項所述之測試蝕刻速率的方法， 其中該感測電阻係利用半導體連接元件技術連接至該 測試層。 1 2 .如申請專利範圍第1 0項所述之測試蝕刻速率的方法， 其中該感測電阻係透過一插銷連接至該測試層。

   第18頁