TW569096B - The cache/prefetch frame of serial data system and its method of operation - Google Patents

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Description

本發明是有關於一 /套’且特別是有關於一 操作方法。 種數據糸統之預取 種序列式數據系統 架構與其操作方 之預取架構與其 沾習知為了使用序列式數據系統，已铿 的杀構與存取方法。舉例來 生出許夕相關 如液晶監視器、電裝；=晶採用的顯示器， 主控制器與縮放引擎的關係來分㈡===以 構’分別如第U圖與第1B圖所示：了刀為兩種系統架 路# ί 曰不驾知之一種主控制器14與縮放引擎10的電 =秦，Α電路架構包括：縮放引擎10、顯示器模組12、 工制器14、類比前端1()2、指標器m、光學掃描器 。其中，主控制器14内更包含快閃記憶體丨42。此架構 :，主控制器14外掛於縮放引擎1〇上，且以序列界面連 。雖然以序列界面連接能減少縮放引擎丨〇之外部接腳， 但因序列式之快閃記憶體142頻寬不足，造成效能降低。 另外’在主控制器1 4中加入快閃記憶體丨42之積體電路並 非使用一般之快閃記憶體製程，而需使用嵌入式快閃記憶 體製程，成本較高。 第1B圖繪示習知之另一種主控制器208與縮放引擎20 的電路架構’此電路架構包括··縮放引擎2〇、顯示器模組 22、平行界面之快閃記憶體24、類比前端202、指標器 2〇4、光學掃描器2〇6、主控制器208。其中，主控制器208 位於縮放引擎20内，且縮放引擎2〇外掛平行界面之快閃記
%〇4lwf.plci 第5頁 $ '發明說明（2) 5體24。主控制器208與快閃記憶體24之間採用平行界面 _，接方式，可滿足主控制器2 〇 8對頻寬之要求與避免快 ^ =憶體24得使用嵌入式快閃記憶體之昂貴製程。但由於 本仃f面所佔之接腳甚多，反而造成縮放引擎2〇之封裝成 綜合以上所述，習知主控制器與記憶體之間連接界面 &缺點為： (1 )右在主控制器1 4内加入快閃記憶體1 42之積體電 ，則需使用嵌入式快閃記憶體之製程，成本較高。 隹日士 = #縮放引擎1〇外掛主控制器14並以序列界面連 低；^，序列式之快閃記憶體142頻寬不足，造成效能降 (3 )當縮放引擎2〇内含主控制器2〇8，外 文快閃記憶體24時，因平杆X ;於,μ^ ^十灯介申 效弓丨擎20之封裝成本仃界面所佔接腳甚多，增加了縮
Sjg概述 总二，,ΐ發明提供一種序列式數據系統之預取架構， 係使用序列式之介面以減少主控制 腳，並於主控制器中内建低成本的預取電；库 列式之記憶體間頻寬較低的缺點。 乂克服與序 本發明另提出-種序列式數據系統 法’即序列式記憶體之讀&古 木構刼作方 輸出資料，且輸出資料單元之匕輸：J始位址後就循序 早兀之時間短於主控制器匯流排從 _4Uvi .pUi 第6頁 569096 五、發明說明（3) 取得資料位址到取得資料單元之時間間隔。 為達上述與其他之目的，本發 取架•，此架構包括主控制；出預；=式= 式記憶體、主控制器匯流排以及序列式匯=電路、序列 制崙為依時脈訊號進行操作之單元，並透 上述主控 排存取序列式記憶體巾之資料 j器匯流 ，匯流排以提供資料，並暫時存放； = = = = ί:二預先抓取主控制器所需之指令與資料，等 制盗取用。上述序列式記憶體之資二等待主控 供給預取電路。 、 Β序列式匯流排提 其中預取電路更包括緩衝記憶體，控制 =線。上述緩衝記憶體負責儲存由序列式記憶 $祉上述控制電路則根據指令以控制序料 提供至緩，己憶體，並控制緩衝記憶體將儲存 制益。上述傳輸控制線於緩衝記憶體之空間使用^ :巧停序列式記憶體之資料傳輸，並於緩衝記憶體有可 用之二間時繼續序列式記憶體之資料傳輸。 刮序列式數據系統之預取架構更包括時脈控制機 制，於主控制器所需之資料不存在於緩衝記憶體之中 暫=時脈訊號提供至线制器，並於資料被存人至緩衝 圮憶體中後繼續將時脈訊號提供至主控制器。 /為達上述與其他之目的，本發明提出一種序列式數據 糸統之預取架構操作方法，操作方法如下：由主控制写發 出貧料位址值後，至預取電路中尋找資料位址值所對應之
%04twi .ptd 第7頁 569096 五、發明說明（4) ”二：由預取電路判斷資料位址值所對應之資料7 ;預取電路中，則由預取電路中將資料位址值所對 ^經=控制器匯流排傳回主控制器，並從序列式記；= f下筆資料至預取電路中；若資料位址值所對應之；料； 存在於預取電路中，則送出資料之位址值至序列式記憶 體’然後透過預取電路將資料位址值所對應的資料經主控 制器匯流排傳回主控制器。 為讓本發明之上述和其他目的、特徵、和優點能更明
顯易懂’下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 標號說明 10，20，40 :縮放引擎 12，2 2 :顯示器模組 14，60，208，408 :主控制器 24，44，142 :快閃記憶體 6 2 ·主控制匯流排 64，400 ·•預取電路 6 6 :序列式匯流排 68 :序列式記憶體 102，202 :類比前端 104 ， 204 :指標器 106，206 :光學掃描器
%04twf .ptd 第8頁 569096 五、發明說明（5) 402 :其他電路 642 :控制電路 6 4 4 :緩衝記憶體 6 4 6 :傳輸控制線 6 4 8 :時脈控制機制 S1 0 2〜S11 2 :標示各個流程步驟 第一實施例 第2圖繪示根據本發明之一較佳實施例之序列式數據 系統之預取架構電路方塊圖，以内建預取電路，外掛序列 式快閃記憶體之方式。在此圖中，包括了：縮放引擎4〇、 其他電路4 0 2 ’而其中的序列式之快閃記憶體4 4、預取電 路400與主控制器4〇8組成序列式數據系統之預取架構。其 中，縮放引擎40内含主控制器408，且内建預取電路400， 另外’縮放引擎40外掛序列式之快閃記憶體44。 依據本發明，由於縮放引擎4〇中内建預取電路4〇〇， 因此預取電路4 0 0可預先抓取主控制器4 〇 8所要之資料與指 令’等待主控制器408取用，克服了序列式之快閃記憶體 44頻寬不足的問題，並且使用序列式之快閃記憶體〇不但 減少了縮放引擎40之外部接腳，也節省了縮放引擎4〇之封 裝成本。再者’在此電路中之序列式快閃記憶體4 4得以使 用一般的快閃記憶體製程，而於縮放引擎4 〇内建預取電路 4 0 0所需增加之成本也相當低。 第二實施例 請參照第3圖’其繪示本發明之一種序列式數據系統
in
第9頁 569096
=預取架構示意方塊圖。其中，主控制器6〇依時脈訊號進 行操作’並透過主控制器匯流排6 2發出指令以取得資料， 如熟悉此技藝者可知，其中主控制器6 〇可為8位元或丨6位 兀的主^制器，但不以此為限。再者，預取電路64連接至 主控制為匯流排6 2以提供資料，且預先抓取主控制器6 〇所 需之=令與資料，等待主控制器6〇取用。而序列式記憶體 68將資料透過序列式匯流排66提供至預取電路64内，如熟 悉此技藝者可知’序列式匯流排66界面可為丨2C匯流排、 序列式周邊界面匯流排或LPC匯流排，但不以此為限。 其中’預取電路64中更包括緩衝記憶體644儲存由序 列式記憶體68傳來之資料；而控制電路642控制序列式記 憶體68將資料提供給緩衝記憶體644，並控制緩衝記憶體 644將所儲存之資料提供至主控制器60 ;以及傳輸控制線 646於^衝記憶體644之空間使用完畢時暫停序列式記憶體 6 8之資料傳輸，並於緩衝記憶體6 4 4有可用之空間時繼續 序列式記憶體68之資料傳輸。 、 其中’序列式數據系統之預取架構更包括時脈控制機 制648，當主控制器6〇所需之資料不存在於緩衝記憶體644 之中時’暫停將時脈訊號提供至主控制器6 〇，並於資料被 存入至緩衝記憶體644中後繼續將時脈訊號提供至主控制 器60。 請同樣參考第3圖，此序列式數據系統之預取架構進 行步驟如下： a、主控制器60經主控制器匯流排62送出資料位址
%04twf .ptd 第10頁 569096
預取電路6 4之控制電路6 4 2比較位址值所對應的資 枓疋否存在於緩衝記憶體6 4 4中。 、 _ ^ C承步驟b，若已存在於緩衝記憶體644中，則將緩 U憶體644中此位址值所對應的資料由主控制器匯流排 >回主控制器60，並由時脈控制機制648繼續提供時脈 訊號給主控制器6 0。 & ^ ^、承步驟b，若不存在於緩衝記憶體64中，則時脈控 制6 4 8暫停將時脈訊號供給主控制器6 〇。 e、將主控制器6 0發出的資料位址值經序列式匯流排 6 6傳入序列式記憶體6 8。 ^ 序列式記憶體6 8由資料位址值所對應的資料開 始’依序將此筆資料及延續的資料傳入緩衝記憶體644。 抑g、接著時脈控制機制6 4 8繼續提供時脈訊號給主控制 器6 〇 ’且資料位址值所對應的資料經由主控制器匯流排6 6 傳回主控制器6 0。 h、當緩衝記憶體644之空間使用完畢時，由資料傳輸 控制線646暫停序列式記憶體68之資料傳輸。當緩衝記憶 體644有可用之空間時，再繼續序列式記憶體之資料傳 輸。 第三實施例 ^叫參^第4圖，其繪示本發明之另一種序列式數據系 、、充之^取条構操作方法流程圖，此操作方法適用於預取電 路透k序列式匯流排自序列式記憶體中取得資料，並經由
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主控制裔匯流排將資料傳送給主控制器。其中，序列 流排與主控制器匯流排使用不同的通訊協定，其方浐 如下： 粗 s 1 0 2、由主控制 至預取電路中。 器經主控制器匯流排發出資料位址值 si 04、至預取電路中尋找資料位址值所對應之資料。 s 1 0 6、由預取電路判斷資料位址值所對應之資料 已存在該預取電路中。 ύ 108、承步驟si 〇6，若資料位址值所對應之資料已 預取電路中，則從序列式記憶體複製主控制器可能用 下筆資料至預取電路中 s 11 0、從預取電路將所取得之資料傳入主控制器。 si 12、若資料位址值所對應之資料不存在預取電路 ^，則由預取電路送出資料位址值至序列式記憶體，並 貧料位址值所對應之資料存入預取電路中。 在本發明的一個實施例中，預取電路更包括緩衝記憮 體儲存由序列式記憶體傳來之資料；以及傳輸控制線於‘ 衝兄憶體之空間使用完畢時暫停序列式記憶體之資料傳 =，並於緩衝記憶體有可用之空間時繼續序列式記憶體之 資料傳輸。
t本發明的另一個實施例中，時脈控制機制於主控制 =所需之資料位址值之資料不存在於緩衝記憶體之中時， 曰=將時脈訊號提供至主控制器，並於資料位址值之資料 被子入至緩衝記憶體中後繼續將時脈訊號提供至主控制
%04twf.ptd 第12頁 569096 五、發明說明（9) 器。 在本發明的再一個實施例中，若序列式記憶體之讀取 方式為輸入起始位址後即循序輸出資料，並且序列式記憶 體輸出一個單位資料之時間小於主控制器匯流排從輸出_ 位址到收到位址所對應之一個單位資料之時間，則可省去 預取電路内之緩衝記憶體，且即時抓取並回應指令。 綜合以上所述，本發明之序列式數據系統之預取架構 具有下列優點： (1 )藉由本發明由時脈控制機制暫停提供時脈訊號 給主控制器，而於資料被存入緩衝記憶體中後，繼續提供 時脈訊號給主控制器，可避免主控制器等待太久造成錯誤 或當機。 (2 )本發明所稱之預取電路，位在主控制器之外部 匯流排上，不屬於主控制器内部結構部份。 (3 )本發明藉由使用序列式匯流排可減少主控制器 與序列式記憶體間之接腳數目，並避免因使用序列式匯流 排所造成之效能降低。 (4 )本發明藉由使用序列式匯流排可減少主控制器 與序列式記憶體間之接腳數目，得以降低生產成本。 ^ ( 5 )藉由本發明可使用序列式之快閃記憶體以減少 縮放引擎外部之接腳，並且得以使用一般快閃記憶體製程 之序列式快閃記憶體。 (6)藉由本發明可在縮放引擎内建預取電路，以克 服使用序列式之快閃記憶體所造成頻寬不足的問題。
%04twf .ptd
mm
第13頁 569096 五、發明說明（ίο) (7)藉由本發明在縮放引擎内建預取電路， 加之預取電路成本相當低。 丨而气 雖然本發明已以較佳實施例揭露如上，缺 限定本發明，任何孰 ’、、、八並非用以 和範圍内，當可作些、許之更^ ’不脫離本發明之精神 範圍當視後附之申請專利範圍二c明之保護 %04twf.ptd 第14頁 569096 圖式簡單說明 第1 A圖繪示習知之一種縮放引擎與主控制器以序列界 面連接之電路方塊圖； 第1 B圖繪示習知之一種縮放引擎内含主控制器，外掛 平行界面之快閃記憶體之電路方塊圖； 第2圖繪示本發明之實施例之一種縮放引擎内建預取 電路，外掛序列式快閃記憶體之電路方塊圖； 第3圖繪示本發明之實施例之一種序列式數據系統之 預取架構示意方塊圖；以及 第4圖繪示本發明之實施例之一種序列式數據系統之 預取架構操作方法流程圖。
9604twf.ptd 第15頁

Claims (1)

  1. 569096 六、申請專利範圍 1. 一種序列式數據系統之預取架構，包括： 一主控制器，依一時脈訊號進行操作； 一主控制器匯流排，該主控制器透過該主控制器匯流 排發出一指令以取得一資料； 一預取電路’連接至該主控制器匯流排以提供該資 料；以及 一序列式$憶體’將該資料透過一序列式匯流排提供 至該預取電路。
    2.如申睛專利範圍第1項所述之序列式數據系統之預 取架構’其中該主控制器為丨6位元控制器。 3·如申請專利範圍第1項所述之序列式數據系統之預 取架構’其中該主控制器為8位元控制器。 力4 ·如申请專利範圍第1項所述之序列式數據系統之預 取架構，其中該序列式匯流排為丨2C匯流排、序列式周邊 界面匯流排與LPC匯流排其中之一。 5·如申請專利範圍第1項所述之序列式數據系統之預 取架構，其中該預取電路包括： 一緩衝記憶體，儲存由該序列式記憶體傳來之該眘 料；以及 胃 一控制電路，根據該指令以控制該序列式記憶體將談 資料提供至該緩衝記憶體，並控制該緩衝記憶體將所儲f 之資料提供至該主控制器。 子 6·如申請專利範圍第1項所述之序列式數據系統之預 取架構，更包括一時脈控制機制，該時脈控制機制於該主
    %04twf .ptd 第16頁 569096
    控制器所需之該資料不存在於該緩衝記憶體之中時，暫停 將該時脈訊號提供至該主控制器，並於該資料被存入^ ^ 緩衝a己憶體中後繼續將該時脈訊號提供至該主控制号。 7·如申請專利範圍第1項所述之序列式數據系統之預 取架構’其中該預取電路更包括一傳輸控制線，該傳輸控 制線於該緩衝記憶體之空間使用完畢時暫停該序列式記^ 體之資料傳輸，並於該緩衝記憶體有可用之空間時繼續該 序列式記憶體之資料傳輸。 ~ 8· —種序列式數據系統之預取架構操作方法，適用於 :預取電路透過一序列式匯流排自一序列式記憶體取得資 料，並經由一主控制器匯流排將資料傳送給一主控制器， 其中’該序列式匯流排與該主控制器匯流排使用不同的通 訊協定，該序列式數據系統之預取架構操作方法包括下列 步驟： a、 該主控制器發出一資料位址值； b、 至該預取電路中尋找該資料位址值所對應之資 料； c、 由該預取電路判斷該資料位址值所對應之資料是 否已存在該預取電路中； d、 承步驟c，若該資料位址值所對應之資料已存在該 =取電路中’則該預取電路將該資料位址值所對應的資料 、、二该主控制器匯流排傳回該主控制器，並跳至步驟g ; e、 送出該資料位址值至該序列式記憶體； f、 複製該資料位址值所對應之資料至該預取電路； 第17頁
    %〇4twf.pt(i 569096 六、申請專利範圍 以及 g、繼續從該序列式記憶體複製該主控制器可能用到 的資料至該預取電路中。 雨加11申凊專利範圍第8項所述之序列式數據系統之預 =^操作方法，其中該預取電路更包括一緩衝記憶體， 儲存由該序列式記憶體傳來之該資料。 雨加如申請專利範圍第8項所述之序列式數據系統之預 木構刼作方法，其中，若該資料位址值所對應之資料不 Γ在該預取電路中，則暫停將時脈訊號提供至該主控制 並於該資料位i止值之資料被存人至該緩衝記憶體中後 繼績將時脈訊號提供至該主控制器。 11·如申請專利範圍第8項所述之序列式數據系統之預 取架構操作方法，丨中該預取電路更包括一傳輸控制線， 該傳輸控制線於該緩衝記憶體之空間使用完畢時暫停該序 列式記憶體之資料傳輸，並於該缓衝記憶體有可用之处 時繼續該序列式記憶體之資料傳輸。 玉
    νου4ΐν/ι .ρια 第18頁 1 2·如申請專利範圍第8項所述之序列式數據系統之 取架構操作方法，其中該序列式記憶體之讀取方 一起始位址後即循序輸出該資料。 J 13.如申請專利範圍第8項所述之序列式數據 取架構操作方法，其中該序列式記憶體輸出一個 之時間小於該主控制器匯流排從輸出一位址到 ^厂 所對應之一個單位資料之時間。 幻该位址
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