TW563028B - Apparatus and method for efficiently sharing memory bandwidth in a network processor - Google Patents

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563028 A7 ___— —___B7 五、發明説明（彳） 本發明主張專利申請案號60/281，〇63，於2001年4月3曰申 請之優先權。 相關專利申請案對照 本發明係關於專利申請案號09/990,840，標題”維護來自 低頻寬記憶體的一資料管線之高頻寬需求的系統及方法” ，2001年11月21日申請，P. Barri等人作，共同讓渡予本發明 之受讓人’而且以引用的方式併入本文中。 發明背景 a) 發明範疇 本發明大致上係關於電腦和網路處理器，尤其有關搭配 該電腦和網路處理器所使用的記憶體系統。 b) 先前技藝 使用像是交換器，橋接器，電腦，網路處理器等網路裝 置於通訊網路内傳輸資訊在先前技藝中已廣為人知。對於 此等裝置的要求之一為：其必需運輸大量資料，即所謂的 頻寬。 為了符合高頻寬需求，該等裝置俱備清除通道。清除通 道為具有高頻寬的一通道，用以傳輸一單一資料流上的大 量資料，有別於在一單一實體鏈路上攜帶一些較低頻寬資 料流的通道化鏈路。 為了提供清除通道充分的資料供應，需要高速健存器子 系統。像是靜態隨機存取記憶體（SRAM)等高連铸存系統可 符合南頻寬需求。但此寺3己憶體相當昂貴，其結果將辦力 使用該等記憶體之裝置的價格。如果使用像是高價格記恨 -5- 〜 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 563028

體建構電腦和網路處理器的儲存系統，則成本問題將更加 惡化。 除了昂責外，先前技藝的高速記憶體為低密度。其僅能 儲存有限數量的資料。然而，尤其有關網際網路和其他技 術的大部分應用程式更是要求高密度記憶體或儲存系統。 結果，即使先前技藝的高速記憶體仍然無法適用於許多應 用程式。 檢視以上所述，需要有一種低成本而且具有高密度的高 速記憶體。如本文中所說明的高速記憶體具有可於一相對 較短的時間區間内提供大量資料的大頻寬（BW)。此處所述 的本發明提供此一儲存器。 發明概述 本發明包括令使用一記憶體系統之資源對於該記憶體系 統之利用最佳化的方法。尤其，由於其將來自多重資源之 4取或寫入需求綁在一起，所以可於每一記憶體存取週期 中讀取或寫入最大可允許單元的資訊。藉由如此進行，可 增強資訊通量，藉以允許使用如DDR DRAM等相對較低成 本，高密度，而且存取時間相對較慢的記憶體建構電腦網 路處理器或類似裝置的儲存器。 而求者包括一網路處理器或類似裝置中的接收器控制器 ，嵌式處理器複合（EPC)控制器和傳輸器控制器。記憶體系 統包括複數個緩衝器，由DDR DRAM模組形成，其安排成 群組，稱為片。每一 DDR DRAM分割成複數個緩衝器（1至 N )，並由一 DRAM控制器加以控制。每一緩衝器分割成區

563028 A7 B7 五、發明説明（3 ) ----— 段，稱為四字。於一具體實施例中，將緩衝器分割成四字 A , B，C，D。緩衝器以及緩衝器中的四字為可定址。 一記憶體仲裁器監視來自接收器控制器，EPC控制器和 傳輸器控制器的需求。該記憶體仲裁器使用該等需求形成 每-記憶體片的記憶體存取向量。關於讀取需求，記憶體 存取優先將授與傳輸器控制器。如果來自傳輸器控制器的 需求要求完全記憶體頻寬，則記憶體存取向量僅依據傳輸 器控制器。如果傳輸器控制器要求小於完全記憶體頻寬， 則將EPC控制器的任何待決讀取需求與來自傳輸器控制器 的需求合併，形成各片的記憶體存取向量。為了響應記憶 體存取向量，DRAM控制器輸出一完全緩衝器之資訊，其 中包含有關傳輸器控制器之資料（如果要求一完全緩衝器的 資料）或有關傳輸器控制器和EPC之資料（如果傳輸器的要 求少於完全緩衝器）。本質上，由於傳輸器控制器的要求少 於一元王緩衝器之資料所導致的任何過剩容量將分配予 EPC控制器。 關於寫入需求，仲裁器將優先授與接收器控制器。以一 類似方式，具有少於一完全緩衝器酬載的任何接收器控制 器之寫入需求將以來自EPC的資料加以擴充。 結果，每一記憶體存取永遠寫入或讀取一完全緩衝器的 資料。 圖式簡單說明 圖1A顯示使用本發明的一網路處理器的一方塊圖。 圖1B顯示根據本發明其主旨之網路處理器需求者與記憶 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) A7 B7

563028 五、發明説明（4 ) 體系統的一方塊圖。 圖2顯示根據本發明其主旨之記憶體仲裁器的一方塊圖。 圖3顯示舉例說明一讀取需求的一功能方塊圖，其中傳 輸器控制器使用完全頻寬。 圖4顯示舉例說明一讀取需求的一功能方塊圖，其中存 取來自栢同片的不同緩衝器，並且指派至不同目標蜂（τρ) 的FIFO緩衝器。該圖式同時可舉例說明資料以相反方向流 動的一寫入需求。 圖5顯示舉例說明一讀取需求的一功能方塊圖，其中存 取來自不同片的不同緩衝益’並且將一四字配置予epc护^ 制器。 圖6顯示記憶體仲裁器的一替代具體實施例。 圖7顯示一寫入或讀取作業中所使用之演算法的一流程 圖。 較佳具體實施例詳細說明

圖1A顯示實行以下所述之本發明一網路處理器NP的一方 塊圖。該網路處理器包括一入口側10和一出口側12。入口 側10和出口側12相對於虛線軸AA對稱。存取入口側1〇的資 料流量於彎曲匯流排4或WRAP傳輸線上進入，並且於交換 器介面10'離開。類似地，進入出口側12的資料於交換器介 面12’進入，而且於標示為彎曲匯流排4’的導線離開。彎曲 匯流排4，4·和交換器介面（Int)l(V，12’可視為分別遞送1〇 Gbps和14 Gbps的清除通道。交換器介面10’藉由像是由IBM 開發及行銷之Prizma的一交換器組件（未顯示）搞合至交換 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝 訂

線 B7 五、發明説明（5 ) 器介面12·。 依舊參照圖1A，入口側10包括資料流晶片14 , Epc晶片16 ’資料緩衝器18和排程器晶片20。出口側12包括資料流晶 片14’，EPC晶片16,，資料緩衝器18，和排程器晶片2〇,。一 WRAP傳輸線將資料流晶片14,與資料流晶片M互連。如圖 中所示，所述的組件均互連。請注意，圖式中具有相似名 稱的元件基本上相類似，而且其中一說明函蓋另一說明。 根據例子，EPC晶片16和EPC晶片16,基本上一樣。類似地， 具有相似名稱的組件亦一樣。 圖1A所示的組態提供雙向功能。將以通過晶片的一封包 解釋其功能。由一訊框器裝置（未顯示）擷取自S〇net/sDH串 流的一 HDLC訊框於彎曲匯流排4 (入口側）接收，並且轉送 至資料流晶片14。來自該訊框的資料將寫入資料緩衝器j 8 。 旦將一完整訊框寫入資料緩衝器18後，則將訊框上下 文（FCB)排入EPC(嵌式處理器複合）佇列之一（圖a中的G· FIFO)。EPC晶片16讀出訊框指標，並且處理其微微處理器 之一中的各別訊框。於訊框處理期間，EPC可發出於資料 緩衝器讀取/寫入訊框之適當部分（例如L2和L3標頭）的需 求。當訊框處理完成後，EPC將訊框上下文傳至資料流晶 片’以便將訊框排入排程器晶片20的佇列結構。排程器晶 片50中的排程器從適當佇列中選擇訊框加以傳輸，表示： 其將對應的訊框指標傳至資料流晶片。傳輸的資料將從資 料緩衝器讀出，並於交換器介面10,上以PRIZMA細胞形式傳 輸。PRIZMA細胞為攜帶可變大小訊框區段或完整非同步傳 -9 - 本紙張义度適用中gg8家標準(CNS) Μ規格(21()><297公發) ------ 563028 A7 B7 五、發明説明（6 ) 輸模式（ATM)區段的64位元組細胞。該等細胞於交換器介面 10’上饋入一交叉點交換器（未顯示）。於一較佳具體實施例 中’该父又點交換器係名為PRIZMA由國際商業機器公司製 造及行銷的一產品。 依舊參照圖1A，於出口側12的出口方向上，將於交換器 介面12’上接收PRIZMA細胞，並且轉送至資料緩衝器is，。 畠接收元整说框後’則將訊框指標排入彳宁列，以便於Epc 佇列中處理。出口 EPC16,擷取來自資料流晶片的訊框上下 文’並且以EPC微微處理器（未顯示）上運轉的微微碼處理 訊框標頭❹處理的結果為訊框上下文，將傳至資料流晶片 14’，並且進入適當的排程器2〇,仔列。排程器晶片2〇,中的排 程器選擇傳輸的訊框，然後從資料緩衝器丨8，將其讀出，並 且於資料流晶片14,上標示為彎曲匯流排4,的傳輸線介面予 以傳輸。簡言之，將只進一步討論有關本伸請案其發明的 網路處理器部分。 圖1B顯示根據本發明其主旨之資料流晶片和記憶體系統 (Sys) 21的一方塊圖。進入資料流晶片的資料於標示為資料 _入的匯流排上提供，而離開晶片的資料則於標示為資料 _出的匯流排上傳輸。如前面所述，資料—入和資料出 為傳輸大量資料的清除通道。記憶體系統2l係由稱為片〇 至片N的複數個DDR DRAM構成。於1B所示之具體實施例 中，N = 5。如以下所解釋，每一片係由複數個緩衝器構成 ，並且以個別匯流排〇 _ 5連接，以便分開資料流晶片中的 DRAM控制器。DRAM控制器係一傳統DRAM控制器，而且 -10-

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五、發明説明（ 對所服務的記憶體片提供寫入’讀取，再新及其他功能。 因為DRAM控制器於先前技藝中廣為人知，所以不進一步 讨論。 依舊參照圖1B ,資料流晶片中的功能方塊包括：接收器 控制器22 ’記憶體仲裁器24，FCB仲裁器26，BCB仲裁器28 ’ EPC控制器30，緩衝器接受及會計32 ,排程器介面控制器 34，和傳輸器控制器36。QDR SRAM 38儲存有關記憶體系統 21中之緩衝器的一清單。QDR SRAM 40儲存有關目標刀口 (T/B)和目標埠（TPH宁列中之訊框的資訊。記憶體仲裁器24 介接資料流晶片與記憶體系統21。最後，記憶體仲裁器兔 集來自傳輸器’接收器和嵌式處理器複合（EPC)控制器22 , 36和38的讀取（R)/寫入(W)需求，並且排定對個別資料儲存記 憶體片的存取。如後續所解釋，每一記憶體片包括複數個 緩衝器’每一緩衝器係64位元組。請注意，於沒有偏離本 發明之主旨下’亦可設計其他資料頻寬大小，然後將訊框 資料寫入分佈於不同記憶體片的不同緩衝器，以便最大化 記憶體頻寬之使用。當從記憶體讀取資料時，資料係以64 位元組拉出。換言之，進出記憶體的頻寬為64位元組。請 注意：於不偏離本發明之主旨下，亦可設計其他資料頻寬 大小。根據本發明其主旨的記憶體仲裁器保證：記憶體的 任何存取（讀取或寫入）均具有64位元組的酬載。如果來自 一需求者的一需求少於64位元組，則以來自另一需求者的 資料將酬載加以擴充。 依舊參照圖1B，接收器控制器22接收來自標示為資料— -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 563028 A7 ____ B7 五、發明説明（~Γ) " ' 入之進來匯流排的資料，並且發出寫入需求，以便將接收 的資料寫入記憶體系統21中的個別緩衝器。類似地，傳輸 器控制器36發出讀取需求，以便於資料—出上傳輸選定的 訊框。£PC控制器30終止來自/前往EPC的不同訊息，並且將 讀取/寫入需求發至資料儲存器（記憶體系統21)。其同時維 護於處理前等待的訊框軌跡（G_FIF〇)。緩衝器接受及會計 方塊32負責以每一訊框為基礎的進入佇列/廢除設計。其同 時以TB/TP為基礎維護佇列填充位準，並將此資訊提供予系 統介面上的交換器結構。BCB和FCB記憶體仲裁器提供有關 像是鍊接/解鍊接FCB或BCB，租用/轉租FCB或BCB等鏈路清 單作業之不同存取的排程。 圖2顯示根據本發明其主旨之記憶體仲裁器的一功能方 塊圖。記憶體仲裁器的功能為提供對於記憶體系統21的存 取。記憶體仲裁器接受來自接收器控制器22，傳輸器/控制 器36和EPC控制器30的需求。該等需求係以傳輸器控制器36 為最向優先’接收器控制器22為次高優先以及EPC控制器30 為最低。當然，於不偏離本發明其主旨下，可選擇不同的 次序或優先。於授與記憶體的存取許可時，仲裁器保證： 每一記憶體存取利用許可的最大資料頻寬。結果，如果記 憶體需求係關於讀取資料，則該需求為來自傳輸器控制器 36以及/或者EPC控制器30的一讀取需求。記憶體仲裁器分 析來自傳輸器控制器的需求；如果該需求要求完全記憶體 頻寬，則該仲裁器產生每一片的部分具有一命令而且每一 記憶庫的部分具有一位址的存取向量。該存取向量將遞送 -12· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董)— ------ 563028 A7 B7 五、發明説明

至適當的s己憶體控制器’並且從記憶體擷取資料。 如此處所解釋，記憶體中的每一緩衝器具有64位元組， 其分割成4個四字A，B ,(：和〇，而且每一四字各具有^ 位元組。如果傳輸器控制器於任何記憶體存取中的要求少 於4個四子，則將未使用的四字數量給予Epc控制器。寫入 的任何需求係由接收控制器和EPC控制器發出。類似於讀 取而求’所有寫入需求均要求將4個四字資訊遞送至記憶 體控制器。如果接收器控制器所寫入的少於4個四字，則 將未使用的四字指派予EPC控制器。結果，記憶體的每一 存取均寫入或讀取4個四字的64位元組資料。藉由如此進行 ，可利角最大記憶體頻寬，而且沒有浪費之週期的餘地。 依舊參照圖2，記憶體仲裁器包括一匯流排結構4〇，與 記憶體系統21，傳輸器控制器22，EPC控制器30和傳輸器控 制器36互連。接收器控制器22介接記憶體仲裁器與交換器 或傳輸線介面。EPC控制器介接仲裁器與EPC晶片（圖1 )。 傳輸器控制器36介接記憶體仲裁器與資料一出匯流排（圖 1B)。仲裁器包括記憶體仲裁器控制器42，用以接收圖中所 示的各別需求，並且產生存取向量，將其供應各別控制器 ’以便存取記憶體系統中各片。記憶體仲裁器於11週期窗（ 一週期等於6 ns)内仲裁工作。於存取窗開始時，記憶體仲 裁器接收排定於下一窗中的以下輸入（需求）： 傳輸器控制器需求一以所讀取之緩衝器的BCB位址代表 ;用以指示緩衝器是否可釋放的RF旗標以及四字遮罩補充 每一 BCBA位址。用以指示此緩衝内哪些四字必須有效率加 -13- * 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐) B7 五、發明説明（1〇) 、貝取的四子遮罩允許記憶體仲裁器以來自EPC的需求補 未使用之四子的存取。於本發明的一較佳具體實施例中 ’傳輸器控制器可於一記憶體存取窗内提出〇，丨，2或3個 *求各而求係以將傳輸器控制器36與記憶體仲裁器控制 益42互連的箭號顯示。箭號方向顯示需求流的方向。 接收器控制器需求一以片互斥遮罩和兩個四字遮罩代表 。兩個四字遮罩間接指示每一需求必需設置多少緩衝器(例 如果四子遮罩之一為〇〇〇〇,，則表示僅須配置一緩衝器） ，以及不同的緩衝器必須使用哪些記憶體記憶庫（四字）。 如前面所述，接收器控制器22具有第二高的記憶體存取優 先。允許接收器控制器提出的需求係以從該接收器控制器 發射至記憶體仲裁器控制器42的箭號顯示。 EPC控制器需求—以每一片，每一步驟和每一四字的仔 列代表。圯憶體作裁器根據個別四字需求的權重指派全部 剩餘片。此權重與四字需求的帳齡成比例，其以6位元之 值表達。再者，記憶體仲裁器可藉由讀取來自Epc需求佇 列系統的對應之四字存取需求補充傳輸器和接收器的存取 。於本發明的一較佳具體實施例中，一記憶體存取窗中可 授與EPC的最大四字存取數目限於8個讀取和8個寫入四字 。單箭頭指示從EPC控制器至記憶體仲裁器控制器42所傳 遞的資訊流。 依舊參照圖2，記憶體仲裁器控制器42接收來自各別需 求者（接收器控制器22，傳輸控制器36和EPC控制器30)的需 求，而且產生存取向量，並將其遞送至適當的片控制器 -14 - 本紙浪尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 563028 A7 B7 五、發明説明（- (Ctrl) ’以便讀取或寫入選定片中之缓衝器的資訊。接收器 控制器或傳輸器控制器未利用的過剩頻寬將指派予EPC控 制器。結果，記憶體的所有存取可以利用完全記憶體頻寬 。記憶體仲裁器控制器42根據來自需求者的輸入執行以下 片遥擇’臾异法，以便建構有關下一窗内的緩衝器記憶體存 取向量： 排除排定於（由每一 DRAM控制器指示之）再新週期的片 指派傳輸器控制器其所有R (讀取）需求的片 補充來自對應之EPC佇列的R-存取（片：四字）

將全域的W(寫入）排除片（例如：由接收器之所有片互斥 規則排除的片）指派予EPC 於非排除片中，從最後指派片（即：前一窗中指派予接 收器控制器的片）開始，以循環（RR)方式將各片指派予w需 求 補充來自對應之EPC佇列由EPC存取的W-存取（片：四字） 根據以權重表達的優先將各片指派予Ερς需求。· 片選擇演算法可於邏輯硬體中實行，或者編碼成為一微 微處理器中運轉的微碼。選定以硬體邏輯或微微碼實行以 上遥擇决异法係設計上的選擇，而且提供上述演算法之熟 習此項技藝者已非常熟悉。 現在轉至圖6，其中顯不有關記憶體仲裁器的一替代具 體實施例。替代的記憶體仲裁器包括連接至需求暫存器A ，B , C和優先表44的記憶體仲载器控制器（CTRL)42。需求 暫存器儲存來自各別需求者的需求。需求暫存器A儲存來 -15- 563028

自傳輸器（χΜΙτ)控制器的需求，需求暫存器b儲存來自接 ，器（RECV)控制！|的需求，以及暫存器c儲存來自Epc控制 器的需求。優先表44儲存有關每—需求者的—優先指定。 口此具有最间優先的傳輸器控制器為i，接收器控制器 為次高優先2 ’而具有最低優先的Epc控制器為3。作業上 。己fe體仲裁ϋ控制器其設計係根據以上選擇演算法使 用暫存器中的資訊和優先位準一起根據本發明的主旨產生 記憶體向量。 圖3，4和5顯示進-步解釋本發明的例？。圖式中說明 當從記憶體擷取或讀取資料時利用完全記憶體頻寬的特性 。記憶體中的資料係於較早期的寫入週期中寫入。 圖3顯示舉例說明_讀取需求中傳輸器控制器使用完全 頻寬的一功能方塊圖。如所述，傳輸器控制器具有從記憶 體讀取貧料的最高優先。說明中包括記憶體51，時序表示 法48,記憶體仲裁器控制器42，和預備區域46。記憶體” 包括安排成組稱為片的複數個緩衝器。圖式中顯示片〇 , 1 ,2，3和4。然而，不應將此解釋為限制，因為於不偏離 本發明之主旨下，可使用額外或者較少的片數。此外，每 一片中顯不3個緩衝器（標示為i，2和3 )。然而，可將其解 釋為一例子，而非本發明的範圍限制。一片中使用的緩衝 器數目取決於設計者的選擇。結果，一片中的緩衝器數目 為N，其中取決於設計者的選擇，N可為任意數。如以上 所述-緩衝器係64位元組，分割成扇區，稱為四字a

，B ’ C和D。每一四字係16位元組。每一片係從分割成N -16- 裝 訂 線 本紙張尺度適用中國國家標準(CNS) A4規¥(210X297公^ (13 ) p緩衝器的一DDR DRAM模組加工而來。緩衝器1中的數字 .、、示表示片1緩衝器1中填入包含四字3 , 4 ,丨和2的資料 同樣地，片3，緩衝器1填入包含四字86和7的資 料L每一四字儲存一雙字（16位元組）。請注意，於不偏離 本I明之主旨下，可選擇其他細粒。非常類似地，此資料 、、較早期載入或寫入記憶體51時在圖1的接收控制器22中接 依舊參照圖3 , 48顯示從儲存器移除並且重排（旋轉）之 資料其轉移時序的圖形表示法。圖形表示法中有四字A， B，C和D的空間。記憶體存取係u週期，大約66奈秒。於 每一記憶體週期中，不同記憶體片中的兩緩衝器可同時間 存取。記憶體仲裁器42於前面已經討論，將不重覆其細節 。所以只要說明··其取得來自傳輸控制器和EPC的需求， 並加以安排，以便從記憶體51擷取要求的資訊。 依舊參照圖3，預備區域46包含用以管理根據傳輸器控 制器36(圖1B)之需求從儲存器移除之資料所需的資源。預備 區域46包括埠控制區域（PCB)，即標示為TP 〇，TP 1，τρ 3 , ΤΡ 4 ·.···TP Ν的一組目標埠緩衝器。TP(目標埠）緩衝器的數 目取決於設計者。因此’其中顯示5不應解釋為本發明的 限制。接近箭號標示RR表示循環程序，其中緩衝琴係以川員 時鐘方向填充或服務。PCB包含預備區域中之緩衝器的_ 清單。於所示例子中有64個PCB。PCB同時包括從記恨^所 擷取的其後的片。參照圖式，片1和3將移除，而且載入目 標埠緩衝器〇。此緩衝器中的資訊後續將輸送通過蜂〇到達 -17- I紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱) '' — - 563028 五、發明説明（μ ) —出傳輪線1(圖1B)。每一目標淳緩衝器包含128位元組 (8個四字）。 依舊參照圖3 ,作蜚μ ^ ^ r σσ 卞業上，傳輸态控制器對記憶體仲裁器 控制益提出f求，要求讀取記憶體之片1，緩衝H 1和片3 緩衝器1中的貝机’並將其載入目標谭緩衝器〇。同時將 Μ項取$求呈現予記憶體仲裁器控制器β。由於傳輸器 控制裔的需求要求傳輸兩完全緩衝器，所以於此讀取記憶 體週』』間/又有空間適應來自EPC之讀取步驟的任何需求 «月主意，由於其係對片丨和3的需求，所以可同時間讀出 貝汛，於分級區域48中重排，並且運輸進入τρ緩衝器〇 , 以便後續傳輸通過埠〇。來自分級區域48的資訊將以正確 的順序次序讀入TP緩衝器〇。總之，圖3中說明傳輸控制器 存取記憶體並且利用整個頻寬的情況。此情況下，於此存 取窗期間，EPC並未存取記憶體。傳輸器控制器接收兩完 全緩衝器（一來自片1，而且一來自片3 ),並且將此資料排 入目標埠緩衝器〇 (Tp 0)。 關於寫入作業，圖3中的說明同樣可應用於相反方向的 資料流。結果，將不提供寫入作業的進一步說明。 圖4顯示存取來自相同片的不同緩衝器並且分配至不同 的FIFO埠緩衝器以便最佳化記憶體存取的例子。如所見， 除了記憶體5 1中儲存的資料型樣外，圖4的結構基本 似前面圖3中所述。因此，僅進一步討論圖4中的新賴特性 。考慮記憶體51，資訊將載入片1，緩衝器1 ,四字c和〇 ，片1 ’緩衝器2’四子A’B’C和D;片2，緩衝器1 ,四 18- 裝 訂 線 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 563028

子A和D，以及片2，緩衝器3，四字b，C和D。該等四字 係以各別數字加以識別。PCB中的資訊表示位於片！，緩衝 器1的資料將載入TP緩衝器〇。類似地，片2，緩衝器1中的 資料將載入TP 1。請注意，PCB中將要求額外資訊，以便提 供有關將資料從記憶體移至適當TP緩衝器之完整而精確的 指令。為了使說明較不複雜，將省略額外資訊。但本揭露 足以使熟習此項技藝者能夠提供額外資訊。 因為傳輸器的需求少於一完全記憶體頻寬的資料（對任 一 TP而言），所以於每一記憶體週期中可以讀取完全記憶 體頻寬的四字，並且重新分配至TP。 依舊參照圖4，關於緩衝器1 ,傳輸器控制器僅要求以片 C和D提供TP緩衝器0，所以a和B並未使用，因而以來自 緩衝器2的片4和1填入T P 2。類似地，關於片2，緩衝器！ ’傳輸器控制器僅以四字A和D提供TP緩衝器1。因此，未 使用的四子B將以來自片2，緩衝器2標示2，，的資料填入， 而四字C則以來自緩衝器3標示2”的資料填入。資料係以分 級區域中和各別目標埠FIFO緩衝器中所示的數字加以安排 。資料從記憶體51移至各別TP緩衝器係以適當的單一箭頭 予以指示。根據例子，箭號52指示四字1和2，之後片1將 文排於TP 0中，前號54指示四字1和2，之後片2將放置於τρ 1中，箭號56顯示四字1和4，之後片2將放置於τρ 2中；箭 號5 8顯示四子2，之後緩衝器2，片2將玫置於τρ 3中，以及 箭號60顯示四字2，而緩衝器2將放置於TP 4中。 請注意，於圖4中，即使資料分散於不同的Τρ (目標 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ----- 裝 訂

五、發明説明（16) 記憶體週期中仍然使用總記憶體 埠先進先出）緩衝器，每一 頻寬。 轉至圖5 ’ §亥不意圖說明來自傳輸器控制器之記憶體需 求小於完全記憶體頻寬，^ 方式遞送至EPC之緩衝器3 而且以經由箭頭62以一 RR(循環） 丨四字2”填入片2中之未使用四字 的情形。接著’圖5的剩餘部分類似圖4，前面的說明可加 以應用，而且以引用的方式併入本文中。 圖7顯不用以將記憶體存取授與傳輸器控制器之演算法 的一流程圖。該演算法包括處理標示為步驟Α至步驟G的 步驟。步驟A係關於所有記憶體片（s = 〇至N，N為系統中 的總片數，例如於本具體實施例中，s標示為〇至5 )。總之 ，步驟A決定寫入或讀取資訊的片其合格性。如果記憶體 片不需再新，則有資格予以指派。步驟B和C係關於傳輸控 制器所執行的讀取活動，而步驟D至g係關於接收控制器 所執行的寫入活動。EPC可執行寫入或讀取，而且可結合 讀取常式或寫入常式。 依舊參照圖7，步驟B授與傳輸控制器存取權，以便從記 憶體讀取要求的片數R°R可為1至最大數目。於本申請案 的具體實施例中，R設定為3。當然，取決於設計者的選擇 ，而且於不偏離本發明之主旨下，可以使用其他R值。步 驟C藉由將一讀取需求中的未使用四字授與EPC而補充讀取 作業。換言之’如果讀取需求並未使用所有四字，則將未 使用的四字指派予EPC。EPC可以具有對記憶體的一些讀取 需求。因此，演算法以循環方式將讀取需求指派予EPC。 t紙張尺度適财® ®家標準(CNS) A4規格(210X297公釐） 563028 A7 _ B7 五、發明説明（17 ) 依舊參照圖7，寫入需求係由步驟D至G加以控制，而且 由接收控制器或EPC執行。於步驟D中，接收控制器係根據 不可將來自相同訊框其相鄰部分的緩衝器寫入相同片的原 則。結果，記憶體中的某些片將不具寫入資格。於步驟D 中，接收器控制器識別不可寫入的片。於步驟D中，以可 為1至一最大值的X識別各片。於步驟E中，演算法授與 EPC要求寫入而且位於步驟D中識別的X片但不位於步驟b 中所識別的合格片。於步驟E中，X代表步驟d中排除的片 ，而R代表步驟B中所讀取的片。 於步驟F中，該演算法以一循環方式授與接收控制器其 所要求的片。循環指派有其必要，因為接收控制器可以要 求N片，其中N大於1。請注意，接收控制器絕不要求於步 驟D中排除的片。此外，授與接收控制器的片即為未授與 讀取（R)的片。於步驟G中，接收控制器未寫入的四字將授 與EPC。將以循環方式完成授與，因為epc可以提出多重寫 入需求。 於沒有偏離此處所揭露的原則下，本發明之具體實施例 和實行可能有許多其他變異。雖然以上已經說明本發明的 各種具體貧她例，但應了解：其僅以例子呈現，而非限制 。因此，本發明之寬度和範圍不應限於上述示範的具體實 施例，而應僅根據以下申請專利範圍及其等同事項加以定 義0 -21 -

Claims (1)

1. %3〇28 第091106777號專利申請案 B8 文申請專利範圍替換本(92年9月）補充, 六、申請專利範圍 1 · 一種最佳化記憶體利用之方法，包含以下步驟·· a) 提供具有多重緩衝器的記憶體，該等緩衝器安排於至 少一片中，而且該至少一片中的每一緩衝器分割成多 重四字（Quadword); b) 於一記憶體仲裁器中接受來自多重需求者要求存取至 少一片的多重記憶體需求； c) 由該記憶體仲裁器將一預定優先指派予每一需求； d) 由該記憶體仲裁器分析最高優先需求，以便偵測該最 高優先需求所需的記憶體頻寬百分率；以及 Ο如果最高優先需求並未利用完全記憶體頻寬，則與一 較低優先需求分享記憶體存取。 2 ·種最佳化&己憶體利用之方法，包含以下步驟： a) 提供具有多重緩衝器的記憶體，該等緩衝器安排於至 ;一片中，而且該至少一片中的每一緩衝器分割成多 重四字； b) 於一記憶體仲裁器中接受來自多重需求者要求存取至 少一片的多重記憶體需求； 〇甴該記憶體仲裁器將一預定優先指派予每一需求；以 及 d) 由該記憶體仲裁器分析最高優先需求，以便偵測該最 高優先需求所需的記憶體頻寬百分率；以及 e) 如果泫最冋優先需求要求完全記憶體頻寬，則准許最 高優先需求利用完全記憶體頻寬，或者如果該最高優 先需求的需求量小於完全記憶體頻寬，則與較低需求

   裝

   563028 >年修正: 補 申叫專利範圍 Α8 Β8 C8 D8 分享記憶體頻寬。 3·:申请專利範圍第2項之方法，其中該多重需求者包括 I耦合於一網路處理器内作業的一接收器控制器、傳輸 器控制器和嵌式處理器複合（EPC)控制器。 如申叫專利範圍第3項之方法，其中該傳輸器控制器具 有最高優先。 申明專利範圍第4項之方法，其中該接收器控制器具 有次高優先。 6 ·如申凊專利範圍第5項之方法，其中該EPC與傳輸器控制 器或接收器控制器分享記憶體頻寬。 7 ·如申请專利範圍第3項之方法，其中該需求包括讀取和 寫入。 8 ·如申請專利範圍第7項之方法，其中該讀取需求係由傳 輸器控制器授與。 9 ·如申吻專利範圍第8項之方法，其中該寫入需求係由接 收器控制器提供。 10.如申Μ專利範圍第9項之方法，其中讀取和寫入需求係 由EPC控制器提供。 11·種最佳化δ己憶體利用之方法，包含以下步驟： 於一圮憶體仲裁器中接收複數個記憶體存取需求； 於該記憶體仲裁器中提供有關至少一記憶體存取需求 的一優先指定； 由泫記憶體仲裁器分析具有優先指定的記憶體存取需 求，以便決定所需的記憶體頻寬大小；以及 O:\77\77620-920915 DOC 5 . 2 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 563028

   、申請專利範圍 如果具有優先指定的記憶體需求要求完全記憶體頻寬， 則准許具有優先指定的記憶體存取需求利用完全記憶體頻 寬’或者如果該記憶體存取需求的優先指定需求量小於完 全記憶體頻寬，則與其他需求分享記憶體頻寬。 12·如申請專利範圍第丨丨項之方法，其中該優先指定為最高。 13·如申請專利範圍第11項之方法，其中分享進一步包括組 合最同優先需求的記憶體頻寬與較低優先需求的記憶體 頻寬。 14. 一種網路處理器，包括·· 用以儲存資訊的一記憶體系統；以及 用以授與存取的一記憶體仲裁器，其耦合該記憶體系 統而作業’該記憶體仲裁器包括：用以接收記憶體存取 需求的一或更多需求暫存器，用以儲存有關需求者之優 先指定的至少一優先暫存器，以及耦合需求暫存器和優 先暫存器而作業一控制器，該控制器包括用以監視需求 和需求優先以便產生記憶體存取向量的電路，其中如果 該最南優先需求提出要求，則允許該最高優先需求利用 完全記憶體頻寬，或者產生記憶體存取需求，其中最高 優先需求與一較低優先需求分享完全記憶體頻寬。 15. 如申請專利範圍第14項之網路處理器，其中該記憶體系 統包括安排於至少一片中的複數個緩衝器，而且每一緩 衝器分割成四字。 16·如申請專利範圍第15項之網路處理器，其中每一片耦合 至少一緩衝器控制器而作業。 O:\77\77620-920915.DOC 5 本紙張尺度適用中國國家標準(CNS) A4規格(2i〇x297公董) 563028 __ 六、申請專利範圍 17. 如申請專利範圍第16項之網路處理器，其中每一緩衝器 係64位元組，其分割成各自具有16位元組的四個四字。 18. 如申請專利範圍第15項之網路處理器，其中每一片係由 DDR DRAM加工而來。 19·如申請專利範圍第14項之網路處理器，進一步包括一接 收器控制器，其耦合該記憶體仲裁器而作業。 20·如申請專利範圍第19項之網路處理器，進一步包括一傳 輸器控制器，其耦合該記憶體仲裁器而作業。 21 ·如申請專利範圍第20項之網路處理器，進一步包括嵌式 處理器複合EPC ,其耦合該記憶體仲裁器而作業。 22·如申請專利範圍第21項之網路處理器，進一步包括一排 程器’其耦合該傳輸器控制器而作業。 23·如申請專利範圍第14項之網路處理器，其中該控制器選 擇性執行以下選擇演算法，以便建構緩衝器記憶體存取 向量： a) 排除排定於（由每一 dram控制器指示之）再新週期的 片； b) 指派傳輸器控制器其所有R(讀取）需求的片； Ο補充來自對應之epc佇列的R-存取（片：四字）； d) 將全域的W(寫入）排除片（例如：由接收器之所有片 互斥規則排除的片）指派予EPC ; e) 於非排除片中，從最後指派片（即：前一窗中指派予 接收器控制器的片）開始，以RR(循環）方式將各片指 派予W需求； O:\77\77620-920915.DOC 5 . A 本紙張尺度適用中國國家標準(CNS) Α4規格( χ撕公董) 563028 正充 修補 曰 0/ A7 ΑΒ c D κ、申請專利範圍 f)補充來自對應之EPC佇列的W-存取（片：四字）；以及 根據以權重表達的優先將各片指派予EPC需求。 24.—種分享記憶體頻寬的裝置，包含： 分割成N個扇區的一記憶體，N大於1 ;以及 耦合至該記憶體而作業的一記憶體仲裁器控制器··該記 憶體仲裁器控制器接收至少兩個記憶體存取需求；指派該 等需求的記憶體存取優先；分析該等記憶體需求中一選定 的需求，以便決定於一特殊記憶體存取週期中，該等記憶 體需求中一選定的需求是否使用完全記憶體頻寬；產生一 A憶體存取向量’如果要求完全記憶體頻寬，則將完全記 憶體頻寬指派予該選定的需求，而且如果未使用完全記憶 體頻寬，則與另一需求分享記憶體頻寬。 25·—種存取記憶體之方法，包含以下步驟： a) 於一記憶體仲裁器中接收來自一第一需求者的讀取需 求，該讀取需求包括用以識別資料讀出之記憶體部分 的資訊； b) 決定資料是否使用所有的可用記憶體頻寬加以轉回； 以及 〇如果第一需求者並未使用完全記憶體頻寬，則以一第 二需求者的資料補充轉回之第一需求者的資料。 26·—種存取記憶體的方法，包含以下步驟·· a) 於一仲裁器中接收來自一第一需求者要求存取記憶體 的一需求； 〜 b) 決定該需求最後使用記憶體頻寬的哪一部分； O:\77\77620-920915.00C 5 _ 5 · f紙張尺度適财a S家料(CNS) A4規格(21G X 297公楚) ' ----- 563028

   正充修補 ABC D 六、申請專利範圍 c) 如果於步驟b)中的決定指示使用完全記憶體頻寬，則 將總§己憶體頻寬的使用指派予第一需求者； d) 如果於步驟b)中的決定指示第一需求者的頻寬使用小 於完全記憶體頻寬，則以一第二需求者所要求的頻寬 使用補充第一需求者的頻寬使用。 27·如申凊專利範圍第26項之方法，其中該第一需求者包括 一傳輸控制器。 28. 如申請專利範圍第27項之方法，其中該需求包括一讀取 需求。 29. 如申請專利範圍第28項之方法，其中該第二需求者包括 EPC(嵌式處理器複合）。 30. 如申請專利範圍第26項之方法，其中該第一需求者包括 接收器控制器。 31·如申請專利範圍第30項之方法，其中該需求包括一寫入 需求。 O:\77\77620-920915.DOC 5 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱）