TW542963B - Resetting a programmable processor - Google Patents
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Description
五、發明説明(i 本發明係有關於為以重置一可程式化處理器。 ,腦或數位信號處理系統所用的微處 " 化處理器通常可支援一 了程式 ,. 飞更夕機制,俾以啟動該處理哭 腳朴- 傳統式處理器常常會包括-介面 脚針’精以回應於一重置按鍵來支援「硬式重I 外,傳統式處理器可支援厂軟式 」 匕 。又疚秋式重置」,此時备荈勃广、人 該處理器上的軟體來啟動重置處理程序。h猎執仃於 显示簡犟#VJJE|^ 圖1為說明一根據本發明之管緩 &、.果了私式化處理器範例區 <% B], 圖2為說明一根據本發明之範例執行管線略圖; 圖3為進一步說明該重置程序之計時圖; 該處理器之範例 電 圖4為說明一根據本發明而用以重置 路略圖; 圖5為說明用以重置該管線處理器之範例程序流程圖。 發明詳細說t 圖1為說明一具有管線4及控制單元6之可程式化處理器2 區塊圖。該控制單元6可對每個時鐘週期透過該管線4來控 制該指令與資料流。例如,在某一指令的處理過程中,該 控制單元6可導引該管線的各種元件以解碼該指令,並且 正確地執行相對應的作業,包括例如將結果寫返於記憶體 内。 才曰令會被載入到該管線4的第一階段裡,並於後續階段 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)~ 内加以處理。各個階段會同時地與其他階段共同處理。資 料根據一系統時鐘而傳通於該管線4内的各階段間。各指 令的結果會快速接續地出現於該管線4的終點處。 琢重置單元8會回應於三種重置請求而重置該處理器2 : (1)硬式重置(hard—reset),通常是由使用者輪轉電源或按下 重且按鍵所引動,(2 )軟式重置(soft一reset),通常是由執 仃於孩處理器2上之軟體應用程式所啟動,以及(3)模擬重 置,通常是由電路内硬體模擬器(ICE)所啟動。該重置單元 七、〃、j到 重置狀況,並通知該重置請求的事件處理器 1 4。琢事件處理器i 4包括用以接收及處理所有出現於該處 理斋2内之系統事件的邏輯,即如後文中所詳述,按高優 先權事件方式來處理重置請求。 圖2為說明一根據本發明之範例執行管線4略圖。該管線 4例如具有五個階段··指令擷取(IF )、指令解碼(dec)、位 址计异(AC)、執行(EX)和寫返(WB)。指令是由擷取單元 21在第一階段(IF)過程中從記憶體或一指令快取處所擷 取,並於第二階段(DEC)中加以解碼。到下一時鐘週期, 廷些=果會被傳送到第三階段(AC),在此該位址產生器 2 3會算出執行該作業所必需的任何記憶體位址。 在執仃階段中(EX),該執行單元2 5可執行特定作業, 例如像是兩個數值的加法或乘法。該執行單元以可含有專 門,定硬體以執行該等作業,例如包括_個以上的算術邏 /时元(ALU)浮點單元(FPU)以及桶量移位器。可對該執 行單元25施以各種資料,像是資料位址產生器”所產生的 542963 A7 B7 五、發明説明(3 ) 位址、擴取自記憶體的資料和從資料暫存器2 4所收到的資 料。在最後階段(WB),結果會被寫返到資料記憶體或至 該資料暫存器24内。 該管線4的各個階段包括像是覆反器的儲存電路2 7,藉 以存放標示出該對應階段所存握之指令是否為一有效指令 且應待加處理的「有效位元」。首先,當成功地取得且解 碼一指令時,該擷取單元2 1設定一該指令所的對應有效位 元。當處理該指令時,該有效位元會傳播經過該管線4的 儲存電路2 7。 為有效且快速地重置該處理器2,並以減少在重置過程 中經常是會耗用的過度電力,當重置處理器接受一重置事 件時,該重置單元8會清除該有效位元。更詳細地說,該 重置單元8發出一重置(SE一RESET)給該管線4,而該者會清 除IF階段的儲存電路27 ,藉此將握存於該^階段内的指令 認予無效。在後續時鐘週期裡,剩餘階段的儲存電路2 7會 被清除,直到撤除該SE—RESET為止,按此有效地將該管線 4的内容認予無效。 圖3為進一步說明該項回應於包括例如硬式重置、軟式 重置及來自模擬器之重置等重置狀況之重置程序計時圖。 在此,應注意該重置單元8會回應於該信號保持 為^用中的時間長度’而尤其是係經調適以在既已移除重 置信號之後可握持該SE_RESET作用中,以確保可將該管線 4完全地初始化。更確切地說,該重置單元8會在重置請求 被撤除後主張該SE_RESET至少N個時鐘週期,其中該管線4
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542963 A7 B7 五、發明説明(4 屬N階段深層者。 即如後又中所詳述,該重置單元8及該事件處理器1 5可 支杈同步重置,其中根據任何其他懸宕事件之優先權而 疋’重置清求會被視為一項可對該處理器2進行重置之高 優先權事件。圖4係一說明該重置單元8和該事件處理器工4 Iπ範性具體實施例略圖。即如後文中所詳述,該重置單 兀8可與該事件處理器1 4互動,以確保任一重置輸入上的 單一週期脈衝即足以完全地重置與初始化該管線4。該重 置單兀8具有三個輸入端以接收三種重置狀況: HARD—RESET、SOFT一RESET和EM—RESET。此外,該重置單元 8 可接收EM—RESET—CLR,這在當模擬重置請求既已分別地被 清除掉時,就會主張本項。 該事件處理器14包括兩個暫存器:ILAT暫存器4丨及 IPEND暫存器4 2。該ILAT暫存器41包含數個位元,以存放 所凊求而尚未加以伺服之事件。所謂「事件」是指該處理 器2須與回應之任何動作或出現現象,包含像是進入模擬 模式、中斷與例外等。當該事件既已由該事件處理器丨4所 取出時,就會清除掉該ILAT暫存器4 1。該IPEND暫存器4 2 係一狀態暫存器,包括對於各個事件的對應位元。一旦該 處理奋2接受一事件,並例如叫用一對應之服務副程式, 該事件處理器1 4即會對該IPEND暫存器42内之適當位元進 行設定’並清除該事件處理器1 4内的對應位元。當事件服 務副程式回返後,事件處理器1 4就會清除該ipeND暫存器 4 2的狀態位元。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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k 542963 A7 _ B7 五、發明説明(5 ) 在一具體實施例中,該事件處理器1 4可將重置事件視為 —第二高優先權事件,而僅有模擬模式者具有最高優先 權。當收到一重置事件且該處理器2屬模擬模式時,則會 —直等到該處理器2離出模擬模式後才取出該重置事件。 當主張HARDJRJESET而維持至少一個時鐘週期時,信號4 3 會清除該IPEND暫存器4 2的重置事件位元,藉此清除任何 懸宕重置事件。接著,在第二個時鐘週期後,信號4 9會設 定該ILAT暫存器4 1内的重置事件位元以記錄該懸宕重置事 件。當該處理器2不為模擬模式時,該事件處理器1 4會接 收該重置事件,並主張RESET_MASKED_REQ46俾標示該重置 單元8可產生一重置脈衝。更詳細地說,當為如下情況 時,該AND閘器4 5將驅動該RESET_MASKED_REQ 46為高位: (1)該ILAT暫存器4 1標指該重置事件既經接受,(2 )該處理 器2不為模擬模式時(EM__ MODE),以及(3 )沒有目前模擬請 求(EM_REQ)。該重置單元8會在N個時鐘週期上將 RESET—MASKED—REQ 56鎖入一序列的儲存電路47,致令 SEJRESET在該RESET—MASKED_REQ 56經撤除後可在N個時鐘 週期上維持為作用中。 當不再偵測到該重置狀況時,該重置單元8會指使該事 件處理器1 4清除SE_RESET。在硬式重置的情況之下,當於 HARD_ RESET上偵測到下落邊緣時,該AND閘器4 8會驅動 HARD— RST—FEDGE 44為高位。或另者,當分別地清除掉模 擬重置請求時,會主張EM—RESET—CLR。主張這兩個信號會 使得該AND閘器4 4輸出一零值,藉此清除該ILAT暫存器4 1 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210><297公爱) ' * ' 542963 A7 厂 ___B7__ 五、發明説明(6 ) 内的重置事件位元。而這又會清除該RESET+MASKEDjRjEQ 46 ’且在n個時鐘週期後,清除掉SEJRESET。按此方式, 在移除重置狀況後,該重置單元8可握持SEJRJESET在N個時 鐘週期上為作用中。 當撤除SE—RESET後且當RST_EXIT信號被主張後,該IPEND 暫存器4 2就會被清除,這通常是出現在一事件處理服務副 程式藉由執行中斷指令(RTI)回返而獲致結論時。 圖5為說明用以重置該處理器2之範例程序4 〇的流程圖。 首先戎重置邏輯6接收到一重置請求,像是當使用者按下 一實體重置按鍵時所產生的硬式重置請求。接著,對於硬 式重置請求而言,該重置單元8會在接收到該硬式重置請 求後,重置該IPEND暫存器42以清除該重置事件位元一個 時鐘週期。此外,該重置單元8會設定該事件處理器丨4中 ILAT暫存器4 1内的適當位元以記錄該重置請求(5丨)。 在收到該重置請求並更新該ILAT暫存器4 1時,該事件處 理器14會檢查該處理器2是否屬於模擬模式下,或此刻是 否正懸宕一模擬請求(5 2)。當不再屬於模擬模式,且此刻 並無懸宕任何模擬請求時,該事件處理器丨4會藉設定該 IPEND暫存器4 2的適當位元來標記該重置事件而為接受, 並清除該ILAT暫存器41的適當位元(53)。 接下來,該事件處理器14主張SE—RESET (54),並且監視 該重置請求以偵測出該重置請求何時會被予移除。例如, 軟式重置請求通常會維持單一個時鐘週期,但是硬式重置 請求可根據使用者按下該重置按鍵的時間長短而持續數個 ~ 9 ~ 本紙張尺度適财S S家標準(CNS) A4規格(210 X 297公董)' -------
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線 542963 A7 ____B7 五、發明説明(7 ) 時鐘週期。 在移除該重置請求後(5 5 ),該重置單元8會握持 SE一RESET維持額外的N個時鐘週期,以透過該管線4來傳播 經清除之有效位元,藉此標記該管線4的諸階段為無效 (5 6 )。即如前述,經清除的有效位元可防止該指令掏取單 元2 1擴取指令,使得該處理器2能夠在重置過程中耗用較 低的電力。經過N個週期後,該重置單元8撤除SEJIESET (57),並且該管線4藉由發出一重置位址給該擷取單元21而 從初始階段前進(5 8 )。該重置位址一般會是某重置服務副 程式的起始位址,並可從一向量表或外部輸入腳針讀取。 當該重置服務副程式結束執行作業後,事件處理器會清除 该IPEND暫存器4 2的適當位元,以標指該重置程序執行完 畢(59) 〇 如前即已說明本發明各式具體實施例。例如,即已描述 一種管線處理器,包括有一重置單元,可提供一輸出重置 信號給一執行管線的至少其一階段。該重置單元可處理重 置請求,像是硬式請求' 軟式請求及模擬請求,而重置事 件具有一經指配之優先權。 可按各種系統的方式來實作該處理器,包括通用性計算 系統、數位處理系統、膝上型電腦、個人數位助理(pDA) 及細胞式電話。在該款系統中,該處理器可經耦接於記憶 體裝置、像是快閃(FLASH)記憶體裝置或一靜態隨機存取 記憶體(SRAM),可存放作業系統或其他軟體應用程式。彼 等及其他具體實施例接落屬於本申請專利範圍之領域内。
Claims (1)
- 542963 第090124676號專利申請案 中文申请專利範圍替換本(92年5月)申請專利範圍 A B c D 正充I 修補I 1. 一種重置可程式化處理器之方法,包括: 接收一請求以重置一管線化處理器; 回應於該重置請求’清除在該管線化處理器之一階段 内的一有效位元;以及 傳遞遠經清除之有效位元給該管線處理器的後續階 段。 ' 2. 如申請專利範圍第丨項之方法,其中更包括處理該重置 請求或一高優先權重置事件。 3·如申請專利範圍第2項之方法,其中該重置事件具有低 於至少一項其他事件之優先權。 4·如申請專利範圍第2項之方法,其中更包括根據其他懸 宮事件之優先權層次來接受該重置事件。 5·如申請專利範圍第4項之方法,其中更包括當重置事件 既已被接受後,按同步方式產生一系統重置信號。 6. 如申請專利範圍第5項之方法,其中產生該系統重置信 唬包括當一硬式重置請求的時段維持至少一個時鐘週期 時’按同步方式產生該系統重置信號。 7. 如申請專利範圍第2項之方法,其中處理該重置請求成 一事件,包含設定一個位元一事件接收暫存器(ILAT) 内。 8·如申請專利範圍第7項之方法,其中處理該重置請求成 事件,更包含在設定該ILAT暫存器内的一個位元之 前,先清除該事件狀態暫存器(IPend)的一個位元。 9·如申請專利範圍第丨項之方法,其中接收一重置請求包 本纸張尺度適用中國國家標準(CNS) A4規格(21〇 χ 297公釐)括接收硬式重置請求、軟式重置請求和模擬重置請求其 中一者。 10·如申請專利範圍第i項之方法,其中該管線處理器具有 N個階段,且進一步更包括將既經清除有效位元傳播給 後續階段且維持至少N個時鐘信號週期。 11. 如申請專利範圍第3項之方法,其中更包括在高優先權 事件既經伺服後,接受該重置事件。 12. —種重置可程式化處理器之方法,包括: 接收請求以重置一管線化處理器;以及 處理該重置請求成具有一經指配優先權的重置事件。 13·如申請專利範圍第1 2項之方法,其中該重置事件具有低 於至少一項其他事件之優先權。 14·如申請專利範圍第1 2項之方法,其中接收重置請求包括 接收硬式重置請求、軟式重置請求和模擬重置請求其中 -者。 八 15.如申請專利範圍第12項之方法,其中更包括根據其他懸 宮事件之優先權層次來接受該重置事件。 16·如申請專利範圍第丨2項之方法,其中更包括當重置事件 既已被接受後,按同步方式產生一系統重置信號。 17·如申請專利範圍第12項之方法,其中產生該系統重置信 號包括當一硬式重置請求的時段維持至少一個時鐘週期 時’按同步方式產生該系統重置信號。 18·如申請專利範圍第1 2項之方法,其中處理該重置請求成 一事件,包含設定該事件接收暫存器(ILat)内的一個 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 542963A B c D 位元。 19·如申請專利範圍第1 2項之方法,其中更包括在高優先權 事件既經伺服後,接受該重置事件。 20.如申請專利範圍第12項之方法,其中更包括: 篙泫重置事件既經接收後,清除在該管線化處理器之 一階段内的一有效位元;以及 傳播該經清除之有效位元給該管線化處理器的後續階 段。 ’ 21·如申請專利範圍第1 2項之方法,其中該管線化處理器具 有N個階段,且進一步更包括將既經清除有效位元傳播 給後續階段且維持至少N個時鐘信號週期。 22· —種重置可程式化處理器之裝置,包括: 一執行管線,具有複數個階段,其中各階段包含儲存 電路以供存放一有效位元; 一重置單元,具有一耦接於該執行管線的輸出重置信 號,以清除該等儲存電路至少一者之有效位元;以及W 一控制單元,經調適以透過該執行管線的儲存電路而 傳播該經清除之有效位元。 23. 如申請專利範圍第22項之裝置,其中該重置單元係姐調 適以回應於硬式重置請求、軟式重置請求和模擬重^主 求其中一者來主張重置信號。 H 24. 如申請專利範圍第22項之裝置,其中該執行管線包本n 個階段,且該重置單元係經調適以主張番班 7 I S 土推重且信號且維持 至少N個時鐘週期。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 542963 六 、申請專利範 圍 25·如申凊專利範圍第2 2項之 個階段,且該重置單元包含:、中孩執行管線包含N 置:號1個儲存電路’係依序輕接而經調適以傳遞該重 —或(0R)間器,接收來自 重置信號;以及 …依序核接《儲存單元的 :儲存電路’經調適以接收該或(〇r)問器輸出,並 才疋供琢重置信號給該執行管線。 26· —種可程式化處理器,包括: 二事件處理器,具有-經調適以按事件而具指配之優 ,方式來處理重置請求的事件狀態暫存器(, /、中3重置凊求係硬式重置請求和軟式重置請求其中一 者;以及 一重置單元,經調適以當該事件處理器接受該重置事 件時輸出一系統重置信號。 27·如申請專利範圍第26項之可程式化處理器,其中該事件 處理器包括: 一事件接收暫存器(ILAT),具有一標指出該重置事件 是否刻屬懸宕之位元;以及 一事件狀態暫存器(IPEND),具有一標指出該重置事 件是否既經接受之位元。 28·如申請專利範圍第2 7項之可程式化處理器,其中更包 括·· 一執行管線,具有複數個階段,其中各階段包含儲存 -4- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 542963申請專利範圍 A B c D電路以供存放一有效位元,且進一步其中該執行管線係 經调適以接收系統重置清求以〉3除各倚存電路至少—者 的有效位元;以及 一控制單元,經調適以透過該執行管線的儲存電路而 傳遞該經清除之有效位元。 29. 如申請專利範圍第2 8項之可程式化處理器,其中該執行 管線包含N個階段,且該重置單元包含: N _ 1個串聯耦合的儲存電路,係經調適以傳遞兮重 置信號; 一或(0 R)閘器,接收來自於該等串聯之儲存單元的 重置信號;以及 一儲存電路,經調適以接收該或(〇 R )閘器輸出,並 提供該重置信號給該執行管線。 30. —種重置可程式化處理器之方法,包括: 接收請求以重置一具有N個階段管線的處理器; 回應於該重置請求,產生一重置信號;以及 在清除该重置請求後’按同步方式主張該重置作號並 維持N個時鐘週期。 31·如申請專利範圍第3 〇項之方法,其中接收一重置請求包 括接收硬式重置請求、軟式重置請求和模擬重置請求其 中一者。 32.如申請專利範圍第30項之方法,其中更包括回應於該重 置k號’清除該管線中各階段内之有效位元。 33·如申請專利範圍第30項之方法,其中更包括回應於既經 -5-542963申請專利範圍 α除&有效位TL ’傳遞_經清除之有效位元給該管線處 理器。 34·—種重置可程式化處理器之方法,包括: 接收凊求以重置一處理器; 更新事件懸石暫存咨内的_位元以標指出目前懸宮一 重置事件; 印事件處理㈣受該重置事件日寺,更新該事件狀態 暫存器内的一位元; 回應於該已接受的重置事件而主張_重置信號; 田時Θ重置仏號既經撤除時,叫用一重置服務常式 (routine) 〇 .如申請專利範圍第34項之方法,其中更包括在該重置請 长既、”二μ除後,主張孩重置信號並維持N個時鐘週期, 其中該處理器包括一Ν階段管線。 36·如申請專利範圍第34項之方法,其中更包括·· 田咸重置μ求既經清除時,清除該事件懸宕暫存器内 的該位元;以及 當該重置服務副程式結束時,清除該事件狀態暫存器 内的該位元。 37·如申請專利範圍第34項之方法,纟中當該重置請求存在 至少一個時鐘週期時,該事件狀態暫存器會被更新。 38·如申請專利範圍第34項之方法,其中更包括回應於重置 信號,清除該管線之各階段内的有效位元。 39·—種重置可程式化處理器之系統,包括 • 6 _ 本纸張尺度適财_轉準(CNS) 公楚) 542963 A8 B8一記憶體裝置; —處理器,耦接於該記憶體裝置,其中該處理器包括 經调適以按事件而具指配之優先權的方式來處理重置 請求的事件處理器,其中該重置請求為硬式重置請求和 軟式重置請求其中一者。 如申巧專利範圍第3 9項之系統,其中該處理器包含一重 置早兀,經調適以當該事件處理器接受該重置事件時輸 出一系統重置信號。 申明專利範圍第3 9項之系統,其中該事件處理器包 一事件接收暫存器(ILAT) 件疋否刻屬懸宕之位元;以及 具有一標指出該重置事一事件狀態暫存器(JPEND) 事件是否既經接受之位元。 42·如申請專利範圍第39項之系統, ’具有一標指出該重置 其中更包含: 轨仃官深 六β殺数個階段,其中各階段包含信 二路以供存放-有效位元,且進—步其中該執 經碉適以接收“«請求以清除各儲存電路至少一 的有效位元;以及 一控制單元,經調適以透過該 傳遞該經清除之有效位元。 43·如申請專利範圍第42項之系統, 個階段,且該重置單元包含: 執行管線的儲存電路而 其中該執行管線包含ΝΝ 1個_聯_合的儲存電路 係經碉適以傳播該重542963 六、申請專利範圍 置信號; 一或(OR)閘器,接收來自於該等串聯耦合之儲存單 元的重置信號;以及 一儲存電路,經調適以接收該或(OR)閘器輸出,並 提供該重置信號給該執行管線。 44. 如申請專利範圍第3 9項之系統,其中該記憶體裝置包括 靜態隨機存取記憶體。 45. 如申請專利範圍第3 9項之系統,其中該記憶體裝置包括 快閃(FLASH)記憶體。 -8- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI407298B (zh) * | 2010-03-30 | 2013-09-01 | Hon Hai Prec Ind Co Ltd | 網路接入設備的復位電路 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6789187B2 (en) * | 2000-12-15 | 2004-09-07 | Intel Corporation | Processor reset and instruction fetches |
US20030065916A1 (en) * | 2001-07-30 | 2003-04-03 | Erickson Michael John | Method and apparatus for diagnosing the cause of a processor reset |
EP1615106A1 (en) | 2004-07-05 | 2006-01-11 | STMicroelectronics Limited | Reset in a system-on-chip circuit |
JP4527571B2 (ja) * | 2005-03-14 | 2010-08-18 | 富士通株式会社 | 再構成可能演算処理装置 |
KR20060131443A (ko) * | 2005-06-16 | 2006-12-20 | 엘지전자 주식회사 | 케이블 방송 수신기, 그의 리셋 방법, 그리고 데이터 구조 |
JP2007048019A (ja) * | 2005-08-10 | 2007-02-22 | Sony Computer Entertainment Inc | エミュレーション方法、エミュレータ、コンピュータ組込型デバイスおよびエミュレータ用プログラム |
US8176302B2 (en) * | 2005-10-25 | 2012-05-08 | Nxp B.V. | Data processing arrangement comprising a reset facility |
US7831778B2 (en) * | 2006-03-30 | 2010-11-09 | Silicon Image, Inc. | Shared nonvolatile memory architecture |
KR101341286B1 (ko) * | 2006-03-30 | 2013-12-12 | 실리콘 이미지, 인크. | 멀티-포트 메모리 디바이스의 포트간 통신 |
KR101386509B1 (ko) * | 2007-05-09 | 2014-04-17 | 삼성전자주식회사 | 화상 형성 장치 그 제어 방법 |
US8055888B2 (en) * | 2008-02-28 | 2011-11-08 | Arm Limited | Initialisation of a pipelined processor |
CN102385433B (zh) * | 2010-08-31 | 2014-08-06 | 无锡中星微电子有限公司 | 一种系统级复位的方法及装置 |
GB2538052B (en) | 2015-04-27 | 2019-07-03 | Gurulogic Microsystems Oy | Encoder, decoder, encryption system, encryption key wallet and method |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0576749B1 (en) | 1992-06-30 | 1999-06-02 | Discovision Associates | Data pipeline system |
US4794517A (en) | 1985-04-15 | 1988-12-27 | International Business Machines Corporation | Three phased pipelined signal processor |
US5898869A (en) | 1996-09-20 | 1999-04-27 | The Foxboro Company | Method and system for PCMCIA card boot from dual-ported memory |
US5938728A (en) * | 1997-10-30 | 1999-08-17 | Advanced Micro Devices, Inc. | Apparatus and method for selectively controlling clocking and resetting of a network interface |
EP0992916A1 (en) | 1998-10-06 | 2000-04-12 | Texas Instruments Inc. | Digital signal processor |
-
2000
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI407298B (zh) * | 2010-03-30 | 2013-09-01 | Hon Hai Prec Ind Co Ltd | 網路接入設備的復位電路 |
Also Published As
Publication number | Publication date |
---|---|
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