TW531860B - Packaging process of wafer level integrated circuit device - Google Patents

Description

圖式簡單說明）屬屬之技軸域、先前技術、內容、實施i式及 法，尤1 ^目級频電路裝置之封裝方 行積縣及職縣技術來進 即可達到和由「日全不f額外特殊的晶圓製程， 小、更薄之優點。、有相同之封裝體積更 積體電路裝置（IC Device)之封裝（Package)，除了 、’先以V線架（LeadFrame)作為積體電路"（ICChip) 與外界係如電路板駐機板#靖連接之介面之外，另一 類係以金屬球（例如錫球’ 8聲_)為雜連接介質， 如一般之「球陣式積體電路封裝（BGAPackage)」。然而無 論是習知導雜封裝或是BGA封裝都具有封航件尺寸 相對較大之缺失，因其封裝元件寬度對“寬度的比值 (Package/Chip Ratio )多至少在1石以上，造成許多空間上 的浪費’對要求精細的電子業而言，树已無法符合微小 化趨勢所需。 為此，曰前半導體業界發展出所謂「晶片尺寸封裝 (Chip Scale Package，CSP)」技術，使積體電路裝置之 Package/Chip Ratio可低於1.2。而更有業者藉由將封裝製程 一^入晶圓製程中進行’以製成所謂「晶圓級積體電路 (Wafer Level Paekaging )」勝㈣ Wafer Le ㈣

Package所製造出之積體電路封裝裝置之製程，1

谢㈣心懒省㈣ge/〇；P 7 “達射接近於丨的程度，大巾_傳統封 忐浪費的空間。 明芩閱如圖一所示之晶圓級積體電路封裝元件1，已 I成有複數個完辭導體前段製難可獨 局單元(圖中未標示)，其主要是在晶圓級 件1之晶圓11的作動面上已形成圖案化金屬層n、若干銲 ^ 16 (-般為轉）、若干金屬柱17 (通常為銅柱）以及 樹脂層12a、12b，另以將晶圓11上之電路佈局延伸出來之 錫球墊12b，以供薛接錫球15之用。最後再將晶圓級積體 電路封裝7L件1的錫球15焊制—電路板上（俗稱SMT 製程，、或稱「上板」步驟，圖中未示） 曰。然而在將晶圓級積體電路封裝元件1整個作切割，使 晶圓上1分開成各獨立之電路佈局單元。而在將晶圓u切 ^之前，會作適當之烘烤（bake)步驟以固化（eure)，此 時作為緩_之樹脂層12b因其_m_(CQeffident〇f

The_Expansi〇n ’簡稱CTE)畢竟與晶圓u的熱雜係 數值具有相當程度之差異，因此其於烘烤過財往往會發 ，晶圓11 a_脹情形不同之應力過大發生變形，甚至更 嚴重的產生晶圓11破裂損壞之現象，致使產品良率無法有 效提高。 … 531860 然而一般業界都因晶圓級積體電路封裝元件1銲接到 電路板上時（SMT製程）時，因緩衝層的熱膨脹係數與電 路板的CTE值之差異，發生晶圓η損壞的現象，而致力 於緩衝層之設計，使產品良率提高，殊不知在前段烘烤過 耘中亦會發生晶圓11損毀之現象，此現象於晶圓尺寸由8 、I展至12寸日守，因所设計之晶片單元大幅增加而更加嚴 重。為此本發明特提供一新穎之晶圓級積體電路元件之封 裝製程，以解決上述問題。 —因此，本發日狀主要目的，即在提^―晶圓級積體電 路7L件之封裝製程，本發明係使晶圓在烘、料，不會因緩 衝層之熱膨脹係數與晶__脹魏值具有相當程度之 1異’而發生晶圓因熱膨脹情形不同之應力過大發生變 率有效提高，*然而封裝成本與所需技術亦無 二L目的’係在於提供一種晶圓級積體電路 法’由於本發明在烘烤前進行欲切割，造成 此^，佈局料間存在—不含緩衝層之橫溝，因 2 ，財翻即可供緩觸熱膨脹， 職時晶圓承受之應力，轉持晶圓之完整。 震製程之-實施地括===體祕元件之封 ^件準備’準備一以一般半導體製程製造之晶圓，其 5 二上;由半導體製程已形成有顺 4早π，各個“單元均具有其獨立作動之 貝一佈局單元，於各個獨立電路佈局單元上並來成右 =化峨，且細彻慨無，麵— 覆於該晶圓。 支觸黏 b·進行預HHb步驟。以適當溫度將緩 =使其不為完全硬化，僅到足夠使緩::: c.進行欲切割步驟。在該緩衝層於各該電路佈局單开八 ^之才晴位置上’切割出一切口’使兩兩相鄰之電路佈二 皁元間存在一不含缓衝層之橫溝。 。 土進行第二次固化。以適當溫度將緩衝層烘入 緩衝層完全硬化。 /、巧凡王使 e·植設金屬球。植設複數個金屬球以與該緩衝 圓側表面上與錫球墊相耦合。 ㈢V雖日日 f·切割（singulation)。將晶圓連同緩衝層—起進疒七 割，使複數個電路佈局單元（⑼單元）〜分= 立作動之積體電路元件。 战马獨 其中在此時，由於本發明已於完全硬化前驟進行欲切 割，造成兩兩相鄰之電路佈局單元間存在一不含緩衝 橫溝，因此當進行完全烘烤時，因有預留空間可供緩^声 熱膨脹，則可降低熱膨脹時晶圓承受之應力，而唯曰; 之完整。 、寺曰曰圓 為了能更清楚地描述本發明所提出之晶圓級積體電路 叙置之封裝方法之製程步驟及翻原理，以下將配合圖示 詳細說明之。 ffl示之簡單説明： 圖一係習知晶圓級積體電路封裝元件之示意圖。 圖一 A〜一 D係本發明較佳實施例之晶圓級積體電路 裝置之封裝製程示意圖。 圖二係係本發明較佳實施例之晶圓級積體電路裝置之 封裝製程流程圖。 凰示中之圖號說明： 1-晶圓級積體電路封裝元件 11，101-晶圓 12a，12b-樹脂層 13, 102a，102b-金屬層 14，106-錫球塾 15-锡球 16, 104-銲墊 17, 105-金屬柱 103-緩衝層 107-金屬球 110-橫溝 較佳實施例說明： 本發明主要係應用於晶圓級積體電路封裝元件，並具 531860 二=額外特殊的晶圓製程，即 ㈣所產生之問題，而可避免 兄、對衣衣 數值的差異所可能發生之損壞現象、Ba圓之熱膨脹係 穿元所示’係本發明之晶圓級積體電路封 ^人士纽二’然而任何熟習積體電路封裝技術 之人士在芩閱過本說明書内容各t 其它習用封裝技術來實施本發t ㈣思及而使用 鬌 列步ί侧之晶圓級親1路裝置之封賴料包括有下 ⑴7L件準備。請參閱圖二Α所示，準備—以 導體製程製造之晶圓⑼，其中該晶圓則之—作動又面 (Activeside)上勤半導體製程已形成錢數個可獨立存 在之晶片π (Chip) ’各個“單元均具有其獨立作動之 積體電路佈局單元（IC)，於各個獨立電路佈局單元上並形 成有單層❹狀随化金屬層黯，且於其駭位置處 設有複數個銲塾104以作為電路佈局單元與外界叙合之電 氣接點（圖中僅各以-銲塾示意），所述焊塾1〇4通常為銘 塾（A1 pad)，並有一緩衝層1〇3黏覆於該晶圓ι〇ι上，該 缓衝層103可為樹脂層（resin)或環氧樹脂（ep〇xy)等非 導電材質，並於該緩衝層他上定義出金屬層咖以及複 數個金屬柱105，該金屬柱1()5可為銅柱（㈣^卿）等 材質。而金屬柱105外並有金屬層1〇2b延伸出之錫球墊 106 〇 (2)進行預固化（pre_cure)步驟。以適當溫度將緩 8 衝層103暫時不完全烘烤（bake)使其不為完全硬化，而 僅需棋烤到足夠使緩衝層1〇3成-穩定狀態。 (3)進行欲切割（pre-cut)步驟。此為本發明製程之 重點，在魏衝層1G3於各該電路佈局單元分界之相對位置 上’切割出一切口，使兩兩相鄰之電路佈局單元間存在一 不含緩衝層1〇3之橫溝11() (gap)。其中，所述之切口係可 略伸入於各該佈解元之分㈣，如S3所示。 〜⑷進仃第二次固化（post_cure)步驟。以適當溫度 將1衝層103烘烤完全使黏貼用之緩衝層1⑹完全硬化。 此時’由於本發明已於前述步驟進行欲切割，造成兩兩相 鄰之電路佈局單元間存在一不含緩衝層1〇3之橫溝ιι〇，因 此當進行完全供烤時，因有預留空間可供緩衝層簡敎膨 脹，則可降低熱膨脹時晶圓101承受之應力，而晶 101之完整。 w 、J y伹δ又重/蜀九火〇如匳— 、厂71不，但玟後数徊金屬 107以與該緩衝層103遠離晶圓101側表面上，且全屬 107係與錫球塾106她合。其中，該金屬球107崎 (SolderBall)為較佳。 ⑷切割(一㈣。如圖三D所示，將晶圓1( 連，缓衝層H)3-起進行切割，使複數個電路佈局單元。 片早το)—分離成為獨立作動之積體電路元件。 為使本發明之餘更加容㈣H 佳貫施例之晶圓級積體電路震置之封裝製桌 程包括： α 531860 ⑽）提供-以半導體製程製造之晶圓，該晶圓之一 作，面上藉解導體触已形成有複數财獨立存在之晶 片單元（Chip) ’各個晶牌柄具有立侧之積體: 路佈局單元（1C) ’並有-緩衝層黏覆於該晶圓上。、电 (302) 進行預固化步驟，將緩衝層作適當供烤，但暫 時不完全麟使其不為完全魏，僅需到足触 一穩定狀態。 (303) 進行欲切割步驟，在緩衝層於各該電路佈局單 元f界之相對位置上切割出-切σ，使兩兩相鄰之電_ 局單元間存在一不含缓衝層之橫溝（gap)。 (304) 進行第二次固化步驟。以適當溫度將緩衝層烘 烤完全使黏貼用之緩衝層完全硬化，而因相鄰之電路佈局 單元間橫溝之存在，而有預留空間可供緩衝層熱膨脹，降 低熱膨脹時晶圓承受之應力，維持晶圓之完整。 (305) 切割。將晶圓連同緩衝層一起進行切割，使複 數個電路佈局單元一一分離成為獨立作動之積體電路元 件。g然其中還有植設金屬球之步驟，由於非本發明之重 點所在’故不多予資述。 本發明相對於習用技術至少具有下列優點： (1)本發明之晶圓級積體電路元件之封裝製程，製程 清楚不複雜，凡熟悉此項技藝人士皆可完整實施之。 (2 )本發明係使晶圓在供烤時’不會因緩衝層之熱膨 脹係數與晶圓的熱膨脹係數值具有相當程度之差異，而發 生晶圓因熱膨脹情形不同之應力過大發生變形，使產品良 10 率有效提高。 §然，以上所述僅為本發明之較佳實施例，其不應用 以侷限本發明之實施範圍者。凡根據本發明之内容所作之 部份修改，而未違背本發明之精神時m本發明之範 圍者。本㈣之晶圓級碰·元件之封裝縣 1 艮習用技術所具有_種缺失。蛾可知，本發明之4 及進步性顯應具備。此外，本發 任何公開場合或·上，因此本 ^«未冒見於 及進步性」之發明專利要件，故爰法接ψ貫用性、新穎性 祁請貴審查委員允撥時間惠允審查並早請。

Claims (1)

1. 拾、申請專利範圍 種，圓級積體電路元件之封裝製程，包括有下列步驟： ()提供一半導體晶圓，其已形成有複數個可獨立存在之 屯路佈局單元，並有一緩衝層黏覆於該晶圓上； (b) 進行預固化（Pre-cure)步驟使之固化； (c) 在該緩衝層於各該電路佈局單元分界之相對位置 上，切割出一切口，使兩兩相鄰之電路佈局單元間存 在一不含緩衝層之橫溝（gap); (d) 進行第二次固化(Post-cure); (e) 將該半導體晶®進行_，使所述魏個電路佈局單 元各別分離成為獨立之積體電路裝置。 壯^月專利乾圍第1項所述之晶圓級積體電路元件之封 程，其中所述之半導體晶圓，其各電路佈局單元分別 X有複數個銲墊於敢位置處，以作域電路佈局單元鱼 外界耦合之電氣接點。 〃 =申請專利範_丨項所述之晶圓級積體電路元件之封 衣i程，其巾崎_層係可為樹脂層。 4·，申請專利範圍第丨項所述之晶圓級積體電路元件之封 衣4程，其巾所述緩衝層已定義有複數個金屬柱。 5 =请專利域第4項所述之晶圓級積體電路元件之封 裝4程，其巾所述金雜可為金屬她 6·如申請專翁爾1酬述之晶《I級碰電路元件之封 531860 裝製程’其中所述步驟(e)之後更可包括一步驟(el) ··植設 複數個金屬球以耦合於該緩衝層遠離晶圓侧之表面上。 7·如申請專利範圍第6項所述之晶圓級積體電路元件之封 裝製程，其中所述金屬球係可為錫球。 8·如申請專職圍第丨销述之晶κ_體魏轉 其中所述之切π係、可略伸人於各該電路佈局單^ 13