TW515157B - Apparatus for reducing DC offset in a receiver - Google Patents

Description

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發明範疇 本發明係關於無線電接收器，特別是關於直接轉換，或 者是數位極低頻IF而要求相當短暫Dc調適時段的接收器 之DC偏移校正。 ° 發明背景 直接轉換接收器（DCR)是一種並不採用中介頻率（IF)的 無線電接收器型態。DCR和數位極低頻IF接收器（DVUF) 普遍應用在細胞式電話手機。而dcr的常見問題即為接收 器的不同元件或將造成附增於某接收輸入信號上的〇(：偏 移電壓。該DC偏移電壓會按類似於干擾的方式而影響到 接收器操作。不過，和干擾相異之處，在於該〇(：偏移電 壓是在該接收器所產生。 圖1即為按區塊方式繪示出某一根據於先前技藝之接收 器10。該接收器10包括一低頻IF前端12和一基頻接收器14 。該IF前端12包含一低雜訊放大器丨6、一耦合器丨8、一混 合器20、一分割器22和一頻率合成器24。該基頻接收器14 包括一放大器30、一有源低通濾波器32、一基頻差值加總 調變器34、一分數濾波器36、一數位正分混合器38、一數 位濾波器4 0、一數位積分器4 2以及一數位轉類比轉換器 (DAC) 44。 該前端12的各項元件皆或會產生該DC偏移電壓。例如 ，該頻率合成器24的泄漏或會透過天線而流返至該前端12 ，並經該混合器2 0而混合回返到該信號路徑内。同時，改 變低雜訊放大器1 6的增益或將改變泄漏位準和D C偏移。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7

先則技藝接收益1 〇採用一反饋路徑來降低dc偏移。該 反饋路徑起始於該數位濾波器40的輸出處，並經由Dac 44而於該放大器3〇的輸入處反饋回信號路徑。這種型態的 反饋路位眾知為混合模式方式，在此某數位信號會被轉換 f 一類比信號’並於該基頻接收器14的輸入處所提供。而 &種方式的一個問題^，由於在該反饋路徑内或將會導致 I遲的7G件數1之故，這會要求相當長的時段來移除掉該 DC偏移。 通常，在細胞式電話系統裡，會在先於用來處理該些輸 入信號之時段的過程中移除掉DC偏移。在某些應用裡， 例=像是「全球行動系統（GSM)」，接收器在處理所收到 的L唬之刖，或將需要早達4〇〇微秒以從待命模式開機通 電y俾供具有足夠時間來減少該DC偏移。這會顯著地降 低待命時間並增加電力消耗。 「歐洲專利申請案」EP _ A - 〇 709 970 (通用電力公司 乙文中即描述一種用於類比轉數位轉換器（ADc)i dc校^ 排置。這種排置方式採用一單位元量化器，並且於反饋书 正路徑中具有一累加器。 +「英國專利申請案」GB- A - 2 328 353 (NEC)乙文中g丨 描述種對適用於具有雙頻道之基頻接收器的校正系統。 其中，會在某第二濾波器處提供該DC偏移估計值 信號。 因此’即存在一種需求，即為得於一 dcr或是一 dvlif 接收器中執行該DC偏移校正，而又僅須較短Dc調適時段。

裝 訂

B7 五、發明説明（3 ) 圖式簡單說明 現藉諸s例’並參酌於隨附圖所示，以詳細說明本發明 各項具體貫施例，其中·· ，1為按區塊方式繪示出某一根據於先前技藝之射頻接 收為， 圖2為按區塊方式繪示出某一根據於本發明某一具體實 施例之射頻接收器； 圖3為如圖2之數位快速Dc調適電路細部圖；以及 圖4為如圖2所述之各種信號接收器的計時圖示。 本發明具體實施例詳細說明 般就來，本發明可提供一種在快速粗糙調適反饋路徑 中利用多位元差值加總調變器的DCR 5〇，以降低〇(：偏移 包壓。該數位快速Dc調適電路62可降低該DC偏移至一可 接受位準，而無須減少類比轉數位轉換器的動態範圍。該 反饋源自於多位元帶通差值加總調變器6〇的第一位元，在 此該第一位元含有該反饋路徑的輸入資訊。該數位快速 DC調適電路62包括一單位元累加器8〇 ,以及一首階數位 低通濾波器82。藉由減少反饋路徑内的元件數目，因而減 少延遲量，DC偏移可被降低到少於如圖丨之先前技藝接收 器10的時間内。 圖2為按區塊方式纟會示出根據於本發明一具體實施例之 射頻接收器50。該接收器50包括一前端52和一基頻接收器 54。該前端52的作用類似於圖1的前端12 ,故在此不予詳 述。該基頻接收器54包括一具有自動增益控制的放大器56 -6- 515157 A7 B7

▼ I夕位元差值加總調變器6 〇 一有源低通濾波器 、一數位正分混合器70、一數位濾波器72、一數位快速 DC調適電路62、一多工器63、一DAC 64、一快速此調適 控制66以及一序列式周邊介面（SPI) 68。在所述具體實施 例中，係按單一積體電路方式來實作該前端52。該耦二= 是一個構成於與該前端52相同的積體電路上之變壓器 似地，接收器54係經整合在單一積體電路上。在其:的^ 體實施例中，可將該前端52與該接收器54實作在單一積體 電路上，或是成為諸多積體電路的組合。 、 該放大器56具有一對輸入終端，以接收來自於該前端52 的微分類比輸入信號。在被該放大器5 6接收之前，來自於 該前端52的信號會通過後混合器放大器53和渡波器”。該 放大器56的微分輸出會被耦送到該有源低通濾波器58的输 入終端’同時該低通濾波5 8的輸出會被耦送到該帶通差 值加總調變器60的輸入處。在所述具體實施例中，該帶通 差值加總調變器60的具有兩個輸出終端。不過，在其他的 具體實施例中，該帶通差值加總調變器60確可具有兩個以 上的輸出終端。從該帶通差值加總調變器60而來的單位元 量化器信號會被提供給該快速DC調適電路62的輸入終端 ，因彼者含有DC偏移内容。 該快速DC調適電路62的操作是由該快速DC調適控制66 所控制。該快速DC調適控制66具有一用以接收某項被標 示為C E之晶片致能信號的輸入終端，以及一用以接收某 項被標不為R X A C Q之控制信號的第二輸入終端。回應這 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 515157 A7 B7 五、發明説明（5 ) 些信號，該DC調適控制66可提供一個被標示為 ADAPT一DIGITAL的輸出信號給該數位快速DC調適電路62 的第二輸入終端。這個被稱為ADAPT—DIGITAL的輸出信 號可被用來起始與停止該反饋路徑操作，俾以移除該DC 偏移電壓。並且，回應於收到來自於該差值加總調變器6〇 的單位元量化器信號，該調適電路62可予以累加，並接著 帶通過濾該單位元量化器以產生一個被標示為DACINP的 六位元輸出信號。接著會將這六個位元提供給DAC 64的 某一輸入終端，該者又將數位信號轉換成微分類比信號而 搞送至該放大器56的諸輸入處。 操作上’在該放大器56的輸入終端處會收到具有一 dc 偏移的輸入信號。該輸入信號接著會被放大、低通過濾， 然後再被提供給該差值加總調變器6〇。這些元件各者或將 再對該DC偏移另予增加或貢獻。為移除該DC偏移，只會 從該帶通差值加總調變器6〇經由該快速DC調適電路62與 DAC 64來反饋單-位元，以降低沉偏移量，而不會顯著 地降低動態範圍。例如，如果提供給該放大器洲輸入信 號具有一伏特的峰尖至峰尖信號和3 〇 〇毫伏特的偏移量， 則如果約970毫伏特的動態範圍剩下給有效㈣，該快速 DC調適電路62可將DC偏移減少到3〇毫伏特。接著，該3〇 毫伏特DC偏移會整個地被DCR的數位高通遽波器，或是 DVLIF接收器中的複式階格遽波器，+以數位化過滅。這 項處理稱之為微調D(:偏移m於在此於反饋路徑中 具有較少的元件數和延遲’因此根據如圖1所示之本發明

515157 A7 __B7 五、發明説明（6~) 具體實施例的調適時段會僅有4 0微秒。可完成這4 0微秒的 時段而無須犧牲反饋迴路的穩定性。 任何因DAC 64所造成的偏移皆會被該反饋迴路所校正 。可選擇該帶通差值加總調變器60的單位元量化器作為反 饋點，藉以當接收器50係屬接收模式時，可減少引入於該 反饋路徑内的雜訊。由於在此是選擇降低，而非消除，該 DC偏移，故DAC 64僅提供一粗糙偏移校正，並不需極為 精確。即如本發明具體實施例所述，該DAC 64是按六個 位元所實作。除了該DAC 64需為單相之外，該DAC 64的 DAC型態實不重要。 該接收器50多數的開放迴路增益與相位回應是因該有源 低通濾波器（LPF). 58所生。當利用該DC偏移反饋路徑時， 該差值加總調變器60僅會對該反饋路徑的開放迴路增益相 位回應造成有限的效果以利穩定性分析。 該快速DC調適電路62的輸出也會被提供給該序列式周 邊介面（SPI) 68。該SPI 68的輸出會被耦送至某微處理器 (未以圖示）的輸入/輸出（I/O)終端。來自於該快速DC調適 電路62的輸出信號DACINP值，可透過SPI 68而被寫入例 如該微處理器的某暫存器内，並當於先前調適模式下既已 利用了設定該值之增益時，可予以重用而作為送至該DAC 64的輸入。這可消除掉在接收某已知增益設定值之輸入信 號前須先巡行該反饋路徑的需要。標示為ADAPT_EN的控 制信號會被提供給多工器63和快速DC調適控制66，並被 用以選取究係由該SPI 68抑或由該快速DC調適電路62來提 I紙張尺度適财國a家(_) A4規格(21GX297公爱) - 一 515157 A7 B7

五、發明説明（7 ) 供DC偏移校正。而當信號ADAPT一EN確指採用某先前 DACINP信號時，就會選定從該SPI 68的READ路徑，並且 3亥快速D C调適控制6 6會藉確指該控制信號 ADAPT—DIGITAL而關閉該反饋迴路。 圖3為该快速D C调適電路6 2的詳細圖式。該快速d c調適 電路62包括加法器90、94和1〇〇、延遲元件92和96、數位 乘法1§98和104、暫存器1〇2和86，以及一 2對1值的互補補 數轉換邏輯84。累加器80包括加法器90和延遲元件92。低 通濾、波器8 2包括加法器9 4和1 〇 〇、延遲元件9 6、數位乘法 器98和104以及暫存器1〇2。 該累加器80的輸入端接收到來自於該差值加總調變器6〇 輸出端的單位元量化器信號。該累加器8〇的9位元輸出項 會被提供給該低通濾波器82輸入。而該低通濾波器82的輸 出則是提供給該轉換邏輯84的輸入。該轉換邏輯84會將該 低通;慮波器82的輸出轉換成為該daC 64可利用的1值補數 形式。該暫存器86係屬使用者可寫入，提供測試該daC 64的功能。 該累加器80可執行兩項功能。該累加器8〇的第一項功能 為過;慮從該差值加總調變器6 〇處所接收到的雜訊。該第二 項功能則為執行積分作業。例如，假使該DC偏移為正值 ，該累加器80的輸出會增加。而如果該DC偏移為負值， 該累加器80的輸出會減少。可利用該低通濾波器82來從該 累加器80濾除掉量化雜訊。低通濾波器82可提供額外的過 慮功能’唯根據須移除掉多少的DC偏移量而定，在某些 -10- 515157 A7 ___ B7 五、發明説明（8 ) 具體實施例中或非屬必要者。該低通濾波器82具有一用以 接收標示以HIGH CLOCK之時脈信號的輸入端，以及一用 來接收標示為LOW CLOCK之時脈信號的第二輸入終端。 該時脈信號HIGH CLOCK係按該差值加總調變器6〇的取樣 頻率而操作，而該時脈信號LOW CLOCK則是按該DAC 64 的相同頻率而操作。區塊106接收到該HIGH CLOCK和該 LOW CLOCK兩者，並操作以根據該控制信號 ADAP丁一DIGITAL的狀態而啟動或關閉該等時脈。該反饋 路徑操作以減少該DC偏移的時間量，是根據該特定應用 項所預定。 可藉由改變該數位乘法器98的係數來調整該低通濾波器 82的截角，俾以容納像是GSM與NADC範例等的不同模式。 圖4為如圖2所述之各種信號接收器5〇的計時圖示。注意 圖4的各種波形並未依照比例而繪，故不為說明任何相對 於其他信號的電壓位準。圖4僅用以描述各種信號之間的 計時關係。在時槽t0與tl中，圖4頂部的波形可代表於該差 值加總調變器60輸入端的某輸入信號，具有約6〇毫伏特的 微分偏移。注意此60毫伏特的微分偏移量僅屬示範性質。 控制信號CE係為邏輯高值，而控制信號1〇〇^(：(^則為邏輯 低值。在時間tl處，該控制信號ce確指為邏輯低值者，以 開始該快速調適時段t丨和t2，並開始反饋路徑DC偏移校正 作業。在時間ti後，可觀察到粗糙DC偏移被降低到約為〇 伏特。tl到t2間的時段係預設時段，之後該控制信號 RXACQ會被確指為邏輯高值。當該控制信號RXACq會被

515157 A7 _ B7 五、發明説明（9~) — ^ 確指為邏輯高值時，該信號ADAPT—DIGITAL會被施用於 圖3的區塊1 06，停止該HIGH CLOCK和該LOW CLOCK, 使得該數位快速DC調適電路62停止操作並進入一握持模 式。注意，在所述具體實施例中，該。11到t2間的時段會 約為4 0微秒。相對地，採用如圖1所述先前技藝電路來移 除DC偏移之所需時間，則是顯著較長得多的約400微秒。 在時間t2後，該輸入差值加總微分輸入信號會具有〇亳伏 特的DC偏移。t2時段之後的某預定時間上，該控制信號 CE會被重置為邏輯高值。 如圖2與圖3所示之電路含有許多控制信號（未以圖示）， 用來偏壓和用以提供系統快速啟動功能。對該啟動控制與 偏壓信號所注意到的一項問題，即為圖4中就在該時間tl 之前略顯增加的DC偏移量（未以圖示）。可觀察到就在開始 減少至0亳伏特之前該DC偏移會暫時地略增。 利用如前揭示之本系統’可按比起依照先前技藝電路完 成時所耗時間而屬相當快速的方式來降低該DC偏移。同 時，由於是將低而非消除該〇(：偏移，因此該DAC 64可按 較少位元數和降低的解析度而得為簡易。並且，可採用簡 化的整合結構，僅從多位元差值加總調變器接收單一位元 量化器信號。因此，該反饋迴路可繼續操作，即使是該差 值加總調變器確已過載亦同。此外，可藉由程式設計該數 位乘法益1 〇4的開放迴圈增益，以及藉由控制破指和解除 信號CE與RXACQ，而簡易地依各種模式與各種調適時段 來式没計該反饋迴路。尚可藉由減少頻寬而藉由改變數 . -12· 本紙張尺度適財s s ^_(CNS) A4規格(21GX 297公爱) -- 515157 A7 B7 五、發明説明（1(3 ) 量。 減緩 _ 0赫 而可 位乘法器98係數，來進一步改善待加校正的DC偏移 這會具有改進該DC偏移的效果，代價為降低頻率、 速度和提高DAC解析度。同時，本具體實施例具有 茲高通截角的握持模式，這意味著不會有漂移現象， 按非確定方式以握持該偏移值DACINP。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

1. 515157 第090117909號專利申請案 中文申請專利範圍修正本（9〇年η月) A8 B8 C8 D8 // >} H: 正 六、申請專利範圍 一種用來降低一轉換系統信號路徑内的DC偏移裝置 (50)，其中包含： 一前端電路（52)，用以提供具入信號； ^#委員^禾0^^— ^ ^ 里本f i更實質内f #准予iihft 一放大器系統（56)，耦合至該前端電路以接收並放 大該輸入信號； 一多位元差值加總調變器（6〇)，以接收來自於該放 大器系統的輸入信號並提供第一位元量化器； 一 DC調適電路（62)，耦合至該差值加總調變器用以 接收來自於該差值加總調變器的第一位元量化器，並 提供用以在該信號路徑減低DC偏移的操作； 一數位轉類比轉換器（64)，耦合至該數位DC調適電 路’用以提供代表對該放大器系統輸入的DC偏移校 正之類比信號，其中該數位DC調適電路和該數位轉 類比轉換器形成一反饋路徑，該者起始於該多位元差 值加總調變器的第一位元，至該放大器系統的輸入。 如申請專利範圍第1項之裝置（50)，其中更進一步包 含一輕合至該數位DC調適電路（62)的DC調適控制（66) ’以控制該DC調適電路之操作的開始與停止，以減 少該信號路徑内的DC偏移。 如申請專利範圍第2項之裝置（50)，其中該dc調適控 制（66)接收一調適致能信號’並具有一用以接收一晶 片致能信號的第一輸入、一用以接收一 Dc控制信號 的第二輸入，以及一用以提供開始與停止信號至該數 位DC調適電路（62)之輸入處，以開始與停止該反饋路 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 515157 A8 B8 C8 D8 六 申請專利範圍 徑之操作。 4·如申請專利範圍第3項之裝置（50)，進一步包含一序 列式周邊介面，耦合至該Dc調適電路（62)，以提供已 知增益設定之輸入信號給該數位轉類比轉換器（64)。 5·如申請專利範圍第4項之裝置（50),進一步包含一多 工器（63)，接收該調適致能信號，並搞送到該序列式 周邊介面（68)以及該Dc調適電路（62)，以選擇性地將 來自於該序列式周邊介面和該〇(：調適電路的信號， 提供給該數位轉類比轉換器（64)。 6.如前述申請專利範圍任一項之裝置（5 適電路⑽包含-累加器_，以過遽掉因中該差值力: 總凋變器（60)所產生的雜訊，並以執行積分運算。 7·如申請專利範圍第6項之裝置（5〇)，其中該DC調適電 路（62)進一步包含一耦合至該累加器（8〇)的低通濾波 器（82),以濾除起始於該累加器（8〇)的雜訊。 8. 如申請專利範圍第丨項之裝置（5〇)，其中該放大器系 統（56)包含一具有自動增益控制的放大器（56)，以及 一主動低通渡波器。 9. 一種用來降低一轉換系統信號路徑内Dc偏移的方法 ，包含下列步驟： 從一前端電路提供一輸入信號； 在一耦合至該前端電路之放大器系統内放大該輸入 信號以接收並放大該輸入信號； 經一多位兀差值加總調變器來傳送該輸入信號，俾 -2 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱)

   裝

   M5157 A8 B8 C8 申請專利範圍 以接收來自於該放大器系統的輸入信號，並提供一第 一位元量化器； 減低該信號路徑内的DC偏移，其中一 DC調適電路 係耗合至該差值加總調變器，以接收來自於該差值加 總調變器的第一位元量化器，並提供用以減低該信號 路徑内DC偏移的操作，其中一耦合至該數位DC調適 電路的數位轉類比轉換器，可提供代表對該放大器系 統輸入的DC偏移校正之類比信號，其中該數位Dc調 適電路和該數位轉類比轉換器形成一反饋路徑，該者 起始於該多位元差值加總調變器的第一位元至該放大 器系統的輸入處。 10.如申請專利範圍第9項之方法，進一步包含控制該數 位DC調適電路的步驟，該DC調適控制係輕合至該數 位DC調適電路，以控制該DC調適電路操作的開始與 停止，來減少該信號路徑内的DC偏移。

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