TW504818B - Multi-chip package - Google Patents

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Spencer Su
Allen Chen
Hung-Tsun Lin
Jung-Jie Liou
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Walsin Advanced Electronics
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Description

、發明說明（1) 【發明領域】 有關ΐ發明係有關於半導體晶片上下堆叠之技術，特別係 :關於-種打線電性連接之多晶片封裝結構及其製造方 【先前技術】 :半導體產品而言，除了單—晶片之封裝夕卜，若能在 巧結構内容置多個晶片’可達到更大的記憶體容量或 疋更夕的功能，故通稱為「多晶片封裝結構」 yUlti-chip package〕。而多晶片在一封膠體之擺設型 ，而言，以晶片之上下堆疊方式具有最小之表面結合面， p佔據較少之印刷電路板面積，在美國專利第5,291，〇61 號「多晶片堆疊裝置」中揭露一種多晶片堆疊結構，其係 在上下晶片之間夾設一個具有適當厚度之熱塑性膠膜 〔thermoplastic adhesive〕，以避免上晶片壓迫到下晶 片之焊線，當此一熱塑性膠膜作為晶片間之間隔層，不S 易於生成應力且共面性亦較差，會影響到後續之打 質，在製造上，焊線係以打線〔w一上 成，必須利用到一打線接合工具進行熱壓合與摩擦，^毛 細管壓接工具〔capillary tool〕或模形壓接工且 〔wedged tool〕，故熱塑性膠膜需預留一足夠空間〔適 當地小於下晶片〕，以供打線接合工具通過而形成在下晶 片之焊線，卻使得上晶片之穩固性較差。 在中華民國專利公報第45431 6號「多晶片封裝構造 發明案中，則揭示另一種多晶片封裝結構，利用一個虛^曰
五、發明說明（2) 片〔dummy chip 層，以減少熱應 度受到局限，實 要找到足夠多的 半導體製造工廠 使用前需要先切 向上區域，以供 下晶片，導致在 差，當在上晶片 位置〔上晶片之 可能引發斷裂， 【發明目的及概 ’即報廢晶片〕 力並增進共平面 際上，在此一多 報廢晶片並不容 更為不可行，就 割到足夠小之尺 打線接合工具之 廢晶片上方之上 打線時，打線接 焊墊〕無法受到 此一缺失在較薄 要】 下晶片堆 而其材料 裝結構之 別是在高 面而言， 能擋到焊 使得廢晶 承載的穩 熱壓合在 片之有效 設計上更 疊之間隔 之選用極 量產時， 良品率之 廢晶片在 墊之垂直 片遠小於 固性較 上晶片之 支撐，有 顯嚴重。 本發明之主要目的在於提供一種多晶片封裝結構，利 用f數個墊高材黏設於上晶片與下晶片之間，以共同承載 上晶片，相鄰墊高材之間形成一間隔，形成一伸縮縫，以 吸收熱應力，使得墊高材之材料不受局限，而廣泛利用。 本發明之次一目的在於提供一種多晶片封裝結構，利 用複數個塾高材黏設於上晶片與下晶片之間，以共同承載 上晶片’使得上晶片更穩固地被複數個墊高材支撐，避免 打線在上晶片時造成晶片斷裂。 本發明之再一目的在於提供一種多晶片封裝結構，利 用複數個墊高材黏設於上晶片與下晶片之間，部份之墊高 材預先黏设於上晶片’在黏設上晶片時，增補於打線接合 工具之空間，使得複數個墊高材充份支撐上晶片，避免上 丄 〇 五、發明說明（3) 晶片在打線時斷裂。
务明之 3L 目的在於提供一種多晶片封梦社槿之_ 造方法，部份之墊高姑H^认夕曰日月对裝、，、口構之1 時，增補於打線：：n:於上晶片，在黏設上晶片 . a u 、接σ工具之二間，使得複數個墊高材充份 支撐上曰曰片，避免上晶片在打線時斷裂。 半導i::之匕種適用於多晶片堆疊之 一第-執古44^、 日日片具有至少一第一墊高材與至少 η 一爲*:—，分別位在晶片上表面與下表面，堆疊時在 Φ ^ 墊同材與苐一墊咼材係形成一間隔，以共同 =二上曰曰片，達到增進晶片堆疊穩固性與吸收熱應力之功 複數ΞίΠίΚϊΠ，其係包含有上下堆疊之 與第二墊？材：以共同支摔上晶片’在第-墊高材 、门材之間係形成有一間隔，約在4mi 1至8mi 1之 伟从ί ^收熱應力，並增進製造時晶片堆疊之穩固性，較 墊-材；1之尺寸係不小於下晶片，而第一墊高材與第二 :材：為相同或不相同之材料，其係選自陶瓷、金屬、 ^ ^螭纖維樹脂或半導體等材質或上述之混合材料， 疋廢晶片〔dummy die〕、廢印刷電路板〔dummy KB〕或聚亞醯胺膠帶〔p〇1yimide tape〕。 依本發明之多晶片封裝結構，其係在一如印 刷電路板或陶竟電路板之基板上黏貼一下晶片，該下P 係黏設有複數個墊高材中之部份〔第一墊高材〕，以提供
第6頁 504818 五、發明說明（4) 足夠打線空間，打線接合工具能順利打線形成複數個連接 下晶片之焊線’再黏貼一上晶片，上晶片之下表面具有複 數個墊高材中之其它部份〔第二墊高材〕，相鄰墊高材之 間係形成一間隔，較佳地第二墊高材係填補打線接合工具 之空間，使得複數個墊高材共同穩固地承載上晶片，避免 在打線電性連接上晶片時造成上晶片之斷裂，並且墊高材 之間的間隔係作為一熱應力之伸縮縫而具有吸收熱應力之 功效，故擴大了墊高材可選用材料之範圍。 【發明詳細說明】 請參閱所附圖式，本發明將列舉以下之實施例說明·· 依照本發明之第一具體實施例，如第1圖所示，一種 多晶片封裝結構1 〇 〇係主要包含有一基板j j 〇、一下晶片 120 上晶片140 及一封膠體 160〔encapsulant material〕’要注意的是本發明並不局限封裝晶片之數 里’亦可為三個、四個甚至更多之晶片，其中該基板丨】〇 係$ —種印刷電路板或陶瓷電路板，其具有一上表面ηι 及下表面1 1 2 ’該上表面1 11係用以承載複數個晶片 120、140並形成有複數個連接墊113、114，該下表面112 开/成有電性導通至對應連接墊1 1 3、丨1 4之端點〔即電性導 =亡表面Ul〕，如焊球115或焊膏，以作為該多晶片封 裝w構1 0 0之外部電性連接點。 g彳9(1在/基板11/之上表面111係黏設有一下晶片1 20，下晶 係^可為 5己憶體〔如SDRAM，DDR SDRAM，R〇M，PRROM 处里器、微控制器等晶片或者如顯示器驅動裝
504818 五、發明說明（5) 置、圖形顯示裝置等特殊用途積體電路〔Asic〕晶片，不 晶片120係具有一上表面121及一下表面122，在上表面121 係形成有複數個焊墊1 23或導電凸塊，在本實施例中，焊 墊1 2 3排列於該上表面1 21之周緣，而複數個打線 〔wire-bonding〕或 TAB 熱壓合〔Tape Aut〇mated
Bonding，捲帶自動接合〕形成之第一焊線13〇係電性連接 下晶片120之焊墊123與基板11〇之連接墊113，以電性耦合 下晶片120與基板11〇。 ° 在下晶片1 2 0之上表面1 2 1係黏設有至少一第一墊高材 124與至少一第二墊高材丨44，第一墊高材124與第二墊高 材1^44係具有大約一致之厚度，其可呈條狀或塊狀，第一 墊南材124與第二墊高材144均不覆蓋下晶片12〇之焊墊123 且亦不壓迫至第一焊線13〇，在第一墊高材124與第二墊高 材144之間係不緊密接解而形成有一間隔1〇4，以4mu至 8nnl為較佳，而上晶片140係黏設於第_墊高材124盥第二 ，，材144之上，以第一墊高材124與第二墊高材144共同 承載上晶片140，由於該間隔104係作為熱應力發生 ^縫，^及收熱應力，故第_塾高材124與第二塾高材144 合：：：ί ί用與上晶片140熱膨脹係數相近之材料而不 曰有…應力導致脫層之現象，故大幅 44依封裝需要係可為相同或 第-墊南材m與第二墊高材144係選自陶[金屬二如 膠、玻璃纖維樹脂或半導體等材質 < 八 貝-乂上迷之混合材料，較 504818 五、發明說明（6) 佳地，第一墊高材124與第二墊高材144係為一種廢晶片 〔dummy die〕、廢印刷電路板〔dummy PCB〕或聚亞醯胺 膠帶〔polyimide tape〕，此外，該墊高材124、144之間 的間隔1 0 4係能容納溢流之黏膠或是提供作為封膠體1 6 〇之 填充包覆。 上晶片1 4 0係為一種與下晶片相同或不相同之晶片， 如記憶體〔如SDRAM，DDR SDRAM，ROM，PRR0M 等〕、微處 理器、微控制器等晶片或者如顯示器驅動裝置、圖形顯示 裝置等特殊用途積體電路〔ASIC〕晶片，在本發明之運用 上，上晶片140之尺寸以不小於下晶片12〇為較佳，上晶片 140係具有一上表面141及一下表面142，在上表面141係形 成有複數個焊墊143或導電凸塊，在本實施例中，焊墊ι43 排列於該上表面1 41之周緣，而複數個打線或tab熱壓合形 成之弟一焊線150係電性連接上晶片140之焊墊143與基板 110之連接墊114，以電性耦合上晶片14〇與基板11〇。而封 膠體160係在基板11〇之上表面ill並密封下晶片12Q、上晶 片140及焊線130、150，封膠體16〇係為一具填充材料之: 固性樹脂，而封膠體160形成方法為置模灌膠〔m〇ldi #〕' 或填塗。 此外，上述之多晶片封裝結構丨〇〇在製造上亦具有突 出之優點’首先如第2a圖所示，提供一用以 M20、14()之基板11G並黏固_下晶片⑵於該基板ιι〇, 该下晶片120之上表面121係形成有複數個焊墊123及至少 H高材124 ;之後，㈣2b圖所示，利用—打線接
第9頁 504818 五、發明說明（7) 合工具1 0打線電性連接該下晶片i 2 〇之焊墊丨2 3與該基板 110之連接塾113，而形成複數個第一焊線13〇，由於第一 墊高材124佔據較少之下晶片140之上表面121，具有可供 打線接合工具1 0通過與活動之空間，不會影響打線動作； 爾後，如第2c圖所示，提供一上晶片14〇，其中該上晶片 140之上表面141係形成有複數個焊墊143，而在該上晶片 140之下表面142係黏設有至少一第二墊高材144並將該上 晶片140黏設於該下晶片12〇，使得第一墊高材124與第二 墊高材144位於上晶片120與下晶片140之間，且第一墊高 材1 2 4與第一墊南材1 4 4之間係形成一間隔1 〇 4，此時，第 二墊高材144係能填補先前打線接合工具1〇之活動空間， 以該第一墊高材124與第二墊高材144穩固地共同承載上晶 片140，在黏貼過程，第一墊高材124係具有定位參考之功 效，以避免壓迫第一焊線130 ;然後，如第2d圖所>示，打 線電性連接該上晶片140之焊墊143與該基板iiQ之連接墊 114，而形成複數個第二焊線丨50，在打線過程中，打線接 合工具10係熱壓合至上晶片140之焊塾143，由於上晶片 140已被複數個墊高材124、144穩固地承載，不會斷裂 之現象，最後經過壓模形成封膠體160、植球形^焊球u 5 與單離〔singulation〕後，可製得上述之多晶片封裝於 構100。 日日 ' 在本發明之第二具體實施例中，如第3圖所示，一種 多晶片封裝結構2 0 0係以一導線架2 1 0作為承載晶片2 2 q、 2 4 0之基板，如第4圖所示，進行堆疊之下晶片2 2 q係具有
St
第10頁 504818 五、發明說明（8)
一上表面221及一下表面222，其中該上表面221係具有複 數個焊墊2 23並黏設有至少一第一墊高材224，該下表面 222係黏設有至少一第二墊高材225，第一墊高材224係與 第二塾高材225係呈錯位關係，即第一墊高材224垂直向不 重疊於第二墊高材225，同樣地，上晶片240係具有在上表 面241之第一塾高材244與在下表面242之第二墊高材245， 在封裝時，先將下晶片220以第二墊高材225黏固於導線架 210之晶墊211，打線形成第一焊線230，將下晶片220之焊 墊223電性連接至導線架210之引指212，之後，再黏設該 上晶片240，上晶片240之第二墊高材245係與下晶片之第 一墊高材2 2 4形成一間隔2 0 4，使得在上晶片2 4 0與下晶片 220之間的第二墊高材245與第一墊高材224共同承載上晶 片2 4 0，之後打線形成第二焊線2 5 〇，將上晶片2 4 〇之焊墊 243電性連接至導線架21〇之引指21 2，在置模灌膠時，上 晶片240之第一墊高材244抵貼上模具〔圖未繪出〕，下晶 片220之第二墊高材225黏貼之導線架21〇晶墊211係抵貼於 下模具，使得上晶片240與下晶片2 20穩固地放置在模穴 下，在灌膠形成封膠體260時，灌膠的壓力不會導致晶墊 2 11之偏移或歪斜，完全不會有作為内部電性連接之焊線 230、250發生裸露之問題，此外，除了打線方法之外，'亦 可運用TAB熱壓合方法形成第一焊線23〇與第二焊線25〇。 如第5圖所示，本發明第三具體實施例之多晶片封裝 結構300係包含有-基板31〇，較佳為一多層印刷電路板， 基板310之上表面311係黏設有一下晶片32〇，該下晶片32〇
504818 五、發明說明（9) 具有焊^塾3 2 3之正面係朝上並在該正面黏設有第一墊高材 324與/第二塾高材344，在第一墊高材324與第二墊高材344 之間係形成有一間隔304，當第一墊高材324與第二墊高材 3j4共同承載上晶片34〇時並避免壓迫第一焊線33〇，該間 隔304具有吸收熱應力以及提供多餘黏膠溢流之空間等功 效、，在上晶片340之焊墊343亦朝上，並被第二焊線35〇電 f生連接至基板310，而封膠體360係密封下晶片mo、上晶 片340及焊線330、350，通常在基板31〇之下表面312係= 成有焊貧〔solder paste〕、焊球〔s〇lder baU〕或插 針〔p 1 η〕，以供外部電性結合。 故本發明之保護範圍當視後附之申請專利範圍所界定 者為準，任何熟知此項技藝者，I不脫離本發明之精 範圍内所作之任何變化與修改，均屬於本發明之保護範 504818 圖式簡單說明 【圖 式 說 明 ] 第 1 圖 ： 依 本發 明 之第一具體 實施例， 多 晶 片 封 裝 結 構 之截 面 圖， 第2a至2d 圖 • 依 本發 明 之第一具體 實施例， 在 該 多 晶 片 封 裝 結構 之 製造流程中 之截面示 意 圖 第 3 圖 依 本發 明 之第二具體 實施例， 多 晶 片 封 裝 結 構 之截 面 圖， 第 4 圖 依 本發 明 之第二具體 實施例， 適 用 於 多 晶 片 堆 疊之 半 導體結構之 載面圖； 及 第 5 圖 ·· 依 本發 明 之第三具體 實施例， 多 晶 片 封 裝 結 構 之截 面 圖。 [圖 1號 說 明 ] 10 打 線接 合 工 具 100 多 晶 片 封 裝 結構 104 間 隔 110 基 板 1 11 上表面 112 下 表 面 113 連 接 墊 114 連接墊 115 焊 球 120 下 晶 片 121 上表面 122 下 表 面 124第一墊高材 123 焊墊 1 3 0第一焊線 140 上晶片 143 焊墊 150 第二焊 200多晶片 2 1 0 導線架 線 141 144 160 封裝結構 211 上表面 第二墊高材 封膠體 142 下表面 曰曰 塾 2 0 4間隔 212引指
第13頁 504818 圖式簡單說明 2 2 0 下晶片 223 焊墊 225 第二墊高材 2 3 0 第一焊線 240 上晶片 243 焊墊 245第二墊高材 2 5 0 第二焊線 30 0多晶片封裝結構 31 0 基板 311 上表面 320下晶片 323焊墊 330第一焊線 340上晶片 344 第二墊高材 350 第二焊線 221 224 241 244 上表面 第一墊高材 222 下表面 上表面 第一墊高材 242 下表面 2 6 0 封膠體 304間隔 312 下表面 324第一墊高材 343焊墊 360 封膠體
第14頁 睡

Claims (1)

  1. 504818 六、申請專利範圍 【申請專利範圍】 1、一種多晶片封裝結構，其包含有： 基板’用以承載複數個晶片； ^至少一下晶片，係黏設於該基板，該下晶片之上表面 係具有複數個焊墊； 複數個焊線’電性連接該下晶片之焊墊至該基板； ，數個墊高材，係黏設於該下晶片之上表面，且相鄰 整南材之間係形成有一間隔； 至少一上晶片，係黏設於該些墊高材之上，該上晶片 之上表面係具有複數個焊塾；及 封膠體，密封該下晶片、該上晶片及該複數個焊 2、 如 該基 3、 如 該基 4、 如 該基 5、 如 該上 6、 如 該些 半導 7 、如 甲請專 板係為 申請專 板之非 申請專 板係為 申請專 晶片之 申請專 墊高材 體等材 申請專 利範圍 一印刷 利範圍 承載面 利範圍 一導線 利範圍 尺寸係 利範圍 係選自 質或上 利範圍 電路板 第2項 係形成 第1項 架。 第1項 不小於 第1項 陶瓷、 述之混 第1項 所迷之爹晶片封裝 或陶瓷電路板。 所述之多晶片封裝結構，其中 有複數個焊球或焯膏。 所述之多晶片封裝結構，其中 所述之多晶片封裝結構，其中 該下晶片。 所述之多晶片封裝結構，其中 金屬、塑膠、破璃纖維樹脂或 合材料。 所述之多晶片封裝結構，其中
    ^U4^18 六、申請專利範圍 該些墊冋=係為廢晶片〔dummy die〕、廢印刷電路板 8 /TL直β〕或聚亞醯胺膠帶〔polyimide tape〕。 該項所述之多晶片封褒結構，其中 一 材係為相同之材料。 其中 9、如申請專利範圍第〗項 該些塾高材係呈條狀或塊狀。夕Η裝1°構 其 10中範圍第1項所述之多晶片封裝結構 T f ^墊回材係具有一致之厚度。 其 1 士申。月專利範圍第1項所述之多晶片封裝έ士構 12中：：；：材，係在4m"至二= 另包含；複=Γ圍第1 ’所述之多晶片封裝結構 墊至該基板。固第二焊線，其電性連接該下晶片之焊 13、一種多晶片之堆疊組合構造，其包含有： 疊複數個晶片，其具有焊墊之正面係朝上而往上堆 i ί - :ί高材’形成於相鄰晶片之間；及 “笛：：高材’形成於相鄰晶片之間； 並高材係具有一致之厚度， “、如申請專利=ί13—項/材之間形成一間隔。 造’其中第—墊高：盘第、所气之多晶片之堆疊組合構 :材料：冑纖維樹脂或半導體等材質或上述之混 5〇4Slg 、f讀專利範圍 j 5、如申請專利範圍第1 3項所述之多晶片之堆疊組合構 造，其中第一墊高材與第二墊高材係為廢晶片〔dummy die〕、廢印刷電路板〔dummy PCB〕或聚亞醯胺膠帶 〔polyimide tape〕。 i 6、如申請專利範圍第1 3項所述之多晶片之堆疊組合構 造，其中第一墊高材與第二墊高材係為不相同之材 料。 1 7、如申請專利範圍第1 3項所述之多晶片之堆疊組合構 造，其中由第一墊高材與第二墊高材所形成之間隔係 在4mi 1至8mi 1之間。 1 8、一種多晶片封裝結構之製造方法，其包含之步驟 有· 提供一基板，用以承載複數個晶片； 黏固一下晶片於該基板，該下晶片之上表面係形成 有複數個焊墊及至少一第一墊高材； 電性連接該下晶片之焊墊與該基板，而形成複數個 第一焊線； 提供一上晶片，其中該上晶片之上表面係形成有複 數個焊墊，而在該上晶片之下表面係黏設有至少一第 二墊高材； 黏固該上晶片於該下晶片，使得第一墊高材與第二 塾局材位於上晶片與下晶片之間，且第一墊高材與第 二墊高材之間係形成一間隔；及 電性連接該上晶片之焊塾與該基板，而形成複數個
    504818 六、申請專利範圍 第二焊線。 1 9、如申請專利範圍第1 8項所述之多晶片封裝結構之製 造方法，其中該基板係為/導線架、印刷電路板或陶 瓷電路板。 20、如申請專利範圍第丨8項所述之多晶片封裝結構之製 造方法，其中所提供之該上晶片之尺寸係不小於該下 晶片 。 2 1、如申請專利範圍第丨8項所述之多晶片封裝結構之製 造方法’其中第一墊高材與第一墊高材係選自陶兗、 金屬、塑膠、玻璃纖維樹脂或半導體等材質或上述之 混合材料。 22、如申請專利範圍第1 8項所述之多晶片封裝結構之製 造方法’其中第一塾高材與第二墊高材係為廢晶片 〔dummy die〕、廢印刷電路板〔dummy PCB〕或聚亞 醯胺膠帶〔Polyimide tape〕。 23 ’其包含有·· 該上表面係形
    、一種適用於多晶片堆疊之半導體結構 曰曰片’具有一上表面及一下表面， 成有複數個焊墊；
    至少一第一墊高材，黏設於該晶片之上表面；及 至少一第二墊高材，黏設於該晶片之下表面，其中 第一塾高材係與第二墊高材具有一致之厚度；、 當该半導體結構堆疊於另一半導體結構之上時，談 半導體結構之第二墊高材係與另一半導體結構之第二 塾高材形成一間隔。
    第18頁 504818 六、申請專利範圍 24、 如申請專利範圍第23項所述之半導體結構，其中第 一墊高材與第二墊高材係選自陶瓷、金屬、塑膠、玻 璃纖維樹脂或半導體等材質或上述之混合材料。 25、 如申請專利範圍第23項所述之半導體結構，其中第 一墊高材與第二塾高材係為廢晶片〔dummy die〕、廢 印刷電路板〔du_y PCB〕或聚亞醯胺膠帶 C polyimide tape〕。 26、 如申請專利範圍第23項所述之半導體結構，其中第 一塾南材與第二塾南材係為不相同之材料。
    27、 如申請專利範圍第23項所述之半導體結構，其中第 一塾南材與第二塾兩材係為相同之材料。 28、 如申請專利範圍第23項所述之半導體結構，其中第 一墊高材或第二墊高材係為條狀或塊狀。 L::: 29、 如申請專利範圍第23項所述之半導體結構，其中該 晶片之焊墊係排列於該上表面之周緣。
    第19頁
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