TW504807B - Electronic package structure - Google Patents

Description

504807 JS 89106758 曰 修正 五、發明說明（1) 發明領域： 本發明係有關於一種電子封裝構造（electronic package)，更特別有關一種打線式（wire-bonding)電子封 裝構造，其包含一晶片設於一基板，該基板設有一接地環 (ground ring)、一電源環（power ring)以及至少一表面 雞著元件（surface-mountable device, SMD)跨接於該接 地環以及電源環。 先前技術： 電子封裝構造一般包含一個以上的主動元件設於一電路 基板。該主動元件一般係為由矽、砷化鍺或砷化鎵製成之 晶片。封裝構造若只包含一個元件稱為單一晶片封裝 (S C Μ )，而包含複數個元件的封裝構造稱為多晶片封裝 (1CM) 〇 隨著電子封裝構造速度的增加，來自直流電源線路以及 接地線路的雜訊將漸漸成為不可忽視的問題。一般常利用 電容（稱為去輕電容（decouplingcapacitor))來降彳^ 源供應雜訊（power supply noise)(其係由於電源電|義 及接地電壓間電位差的變化而產生）。該去耦電容係儘可 能靠近主動元件設置以增加其效用。一般而言，該去耦電 容係連接於儘可能靠近主動元件的電源（power)或接地 (ground) ° 第一圖揭示一習知的球格陣列（Ball Grid Array(BGA)) 基板1 0 0，其具有一晶片1 1 〇設於該基板1 0 0上表面之金屬 承墊（metal paddle)102。該基板1〇〇上表面具有一接地環 (ground ring)104，一 電源環（power ring)106 以及複數

Η c•八二維條礴說明書\P00-026. ptc 第4頁 504807 _ 案號 89106758 _年月曰_修正 ____ 五、發明說明（2). 條導電線路（conductive traces)108。該接地環1〇4係預 設用以連接至一接地參考電位，該電源環1 〇 6則是預設用 以連接至一電源參考電位。如前所述，為了降低電源供應 雜訊，數個去耦電容12 〇被跨接於該接地環1 〇 4以及電源環 1 〇6。請參照第二圖，該去耦電容丨20 —般係為一表面黏著 元件，其係利用表面黏著技術（SMT)將其兩端部接點（end contact )分別固著在接地環1 04以及電源環1 〇6上。 然而當這些電容設置於基板時，他們將減少可供打線之< 空間。因為該連接晶片11 〇以及接地環1 〇 4或電源環1 0 6之 複數條銲線1 3 0必須避開該去耦電容1 2 〇 ◊而這將增加打線 作業的困難度與風險。 丨| 發明概要： 本發明之主要目的係提供一種電子封裝構造，其包含一 晶片設於一基板，該基板設有一接地環、一電源環以及至 少一表面黏著元件跨接於該接地環以及電源環，其中該電 子封裝構造之特徵在於該表面黏著元件上至少設有一 部於該端部接點上用以接合至一銲線，藉此可直接經由 表面黏著元件之端部接點而電性連接該、晶片至接地環或查 源環。

根據本發明一較佳實施例之電子封裝構造，其主要包含 一晶片設於一基板上表面。該基板上表面設有一接地環、 一電源環以及複數條導電線路環繞該接地環以及電源環。 該電子封裝構造至少包含一表面黏著元件（例如一去輛電 ^)跨接於該接地環以及電源環。該表面黏著元件包含兩 知部接點（end contact)以及至少一接合部設於該端部接

第5頁 504807 SS-J9106758 五、發明說明（3) 點上。該電子封裝構造至少包含一銲線（b〇nding wire)， 其一端，接該晶片之複數個晶片銲墊之一，另。一端連接該 表面黏著元件上之接合部，藉此可直接經由該表面黏著元 件之端部接點而電性孝接該晶片至接地環或電源環。根據 本發明之電子封裝構造，由於該連接晶片至接地環或電源 環之銲線不須避開該表面黏著元件，因此可大幅降低打線 作業的困難度與風險。 為了讓本發明之上述和其他目的、特徵、和優點能更明 顯特徵，下文特舉本發明較佳實施例，並配合所附圖示， 作詳細說明如下。 為了讓本發明之上述和其他目的、特徵、和優點能更明· 顯特徵，下文特舉本發明較佳實施例，並配合所附圖示， 作詳細說明如下。 發明說明： 第三圖揭示根據本發明一較佳具體實施例之電子封裝構 造，其主要包含一基板100以及一晶片110設於該基板^I 上表面之金屬承塾（metal paddle)102。該基板1〇〇上 具有一接地環1 0 4，一電源環1 0 6以及複數條導電線路 It 8 〇該接地環104係預設用以連接至一接地參考電位，例 如一設於該基板100内之接地面（ground plane) (未示於 圖中）。該電源環106則是預設用以連接至一電源參考電 位，例如一設於該基板1〇〇内之電源面（power plane) (未示於圖中）。藉此，電壓源（source vo 11age)以及接 地電位（g r o u n d p o t e n t i a 1)可以經由該電源面（及接地面 )而在任何位置提供，所以可以縮短電壓源以及接地電位

C Λ 二濉條磷说明 1ΛΡ00-026. ptc 第6頁 504807

之供應路線，因而壓制電源供應雜訊並且提高晶片之運作 速度。根據本發明電子封裝構造，其至少設有一表面黏著 =件，接於該揍地環104以及電源環丨06 ^該表面黏著元件 疋一去耦電容12〇以進一步降低電源供應雜訊。 明參照第四圖’電容1 2 0 —般係包含（A )由複數個金屬層 以及介電層交錯堆疊而成之層壓製件（laminate)以及（B) 兩端部接點（end contact) 120a、120b。該每一個端部接

點包含一喷塗金屬層（sprayed_metal layer)接觸該層壓 製件兩平行侧邊之一，以及一金屬帽（metal cap)電性連 接於該喷塗金屬層並且以夾住的方式接合該層壓製件。該 去辆電容1 20係利用表面黏著技術（SMT)將其兩端部接點 (end contacuuoa、12〇b分別固著在接地環1〇4以及電源 環1 0 6上。根據本發明之電子封裝構造，其特徵在於該去 _電容1 2 0設有至少一接合部1 2 2位於該兩端部接點1 2 0 a、 1 2 0 b之一，其係用以接合至一銲線。該接合部1 2 2較佳係 以與銲線材料結合力佳之材料例如金或鈀形成。該接合部 122更佳係包含一層鎳覆蓋於該端部接點之金屬帽上^^ 一層金或鈀覆蓋於該鎳層。該接合部122最佳係包含 鎳覆蓋於該端部接點之金屬帽上、一層Ιε覆蓋於該鎳層以 及一層金覆蓋於該鈀層。可以理解的是，該接合部122較 隹係完全覆蓋該端部接點之金屬帽。 根據本發明之電子封裝構造至少包含一銲線（b ο nd i ng wire) 132，其一端連接該晶片1 1 0之複數個晶片銲墊1 1 0a 之一，另一端直接連接該表面黏著元件端部接點上之接合 部1 2 2。藉此該晶片1 1 〇可直接經由該去耦電容1 2 0之端部

CA二維條礪说明書\时〇-〇26. ptc 第7頁 504807 案號 89106758 曰 修正 五、發明說明（5)接點而電性連接至接地環104或電源環106 (參見第四圖 可 複數 環、 數個 條導 性溝 係為 請 造， 表面 設置 根據 考量 雖 定本 範圍 圍當 以理解 條銲線 電源環 錫球輝 電線路 通。該 的是 分別 以及 墊分 。該 晶片 封膠體包 再參照 由於該 黏著元 ，藉此 本發明 設置於 然本發 發明， 内，當 視後附 第一 連接 件， 可大 之電 適當 明已 任何 可作 之申 ，根據本發明之電子封裝構造， 連接該晶片之複數個晶片銲墊至 複數條導電線路。該基板下表面 別電性連接至該接地環、電源環 每一錫球銲墊係設有一錫球用以 、所有的銲線以及該基板上表面 覆。 圖以及第三圖，根據本 晶片至接地環或電源環 因此該銲線可以大致垂 幅降低打線作業的困難 子封裝構造，該表面黏 之位置而不致妨礙打線 以前述較佳實施例揭示 熟習此技藝者，在不脫 各種之更動與修改。因 請專利範圍所界定者為 發明之電 之銲線不 直於該晶 度與風險 著元件可 製程。 ，然其並 離本發明 此本發明 準。 另包含有 該接地 係設有複 以及複數 與外界電 之一部分 子封裝構 須避開該 片之一邊 。此外， 依電性之 非用Ρ限 之精口 之保護範

c:\二濉條磷說明書\P00-026.ptc 第8頁 504807 案號 89106758 ___η 曰 修正 圖式簡單說明 圖不說明· 第1圖··習用電子封裝構造去除封膠體後之上視圖，其 爵示數個去耦電容跨接於該基扳之接地環以及電源環； 第2圖：第1圖之習用電子封裝構造之局部剖面圖； 第3圖：根據本發明第一較佳具體實施例之電子封裝構 造去除封膠體後之上視圖；及 第4圖·•根據本發明第3圖之電孑封裝構造去除封膠體後 之局部剖面圖。 圖號說明： 金屬承墊 電源環 去耦電容 端部接點 銲線 # 100 球格陣列基板 102 104 接地環 106 108 導電線路 110 晶片 120 12 0a 端部接點 120b 122 接合部 130 132 銲線 Φ

C:\二维條碘說明書\?00-026. ptc 第9頁

Claims (1)

1. 504807 案號 89106758 年 月 曰 修正 六、申請專利範圍 1 、一種電子封裝構造，其係包含： 一基板，具有一上表面及一下表面，該基板上表面設有 一接地環（ground ring)、一電源環（power ring)以及複 數條導電線路環繞該接地環以及電源環； 至少一表面黏著元件（surface-mountable device, SMD)跨接於該接地環以及電源環，該表面黏著元件包含兩 端部接點（end contact)以及至少一接合部設於該端部接 點上； 一晶片設於該基板上表面，該晶片具有複數個晶片銲墊 位於其週邊；及 至少一第一銲線（bondingwire)，其一端連接該複數個 晶片銲墊之一，另一端連接該表面黏著元件上之接合部。 ，端 造該 構於 裝設 封鈀 子或 &&XL 之層 項一 IX ^0 第包 圍係 範部 利合 專接 請之 申件 依元 、著 2黏 面 ，部 造端 構該 裝於 封蓋 子覆 電鎳 之層 項一 。 1含層 第包鎳 圍係該‘ 範部於 利合蓋 專接覆 請之鈀 申件或 依元金 '著層 3黏一

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   第10頁 504807 案號89106758_年月日 修正 六、申請專利範圍 5 、依申請專利範圍第1項之電子封裝構造，其中該表面 黏著元件係為一電容器。 容層 電之 該成 中而 其疊 ，堆 造錯 構交 裝層 封電 子介 電及 之以 項層 5屬 第金 圍個 範數 利複 專由 請一 申含 依包 、係 6器 觸喷 接該 層於 屬接 金連 塗性 喷電 一帽 含屬 包金 係一 點及 接以 部一 端之 個邊 一側 每行 該平 中兩 其件 ，製 件壓 製層 壓該 合 接 該 中 其 件 製 壓 層 該 合 接 式 方 的。 住上 夾帽 以屬 且金 並該 層在 屬設 金係 塗部 ，銲 造片 構晶 裝個 封數 子複。 電之路 之片線 項晶電 1該導 第接條 圍連數 範別複 利分及 專線以 請銲環 申二源 依第電 、條、 7數環 ，該 造至 構接 裝連 封性 子電 電別 之分 項墊。 7銲路 第球線 圍錫電 範個導 利數條 專複數 請有複 申設及 依面以 、表環 00下源 ，之 造面 構表 裝上 封板 子基 電該 之及 項以 8線 第銲 圍二 範第 利、。 專線覆 請銲包 申一體 依第膠 、、封 9片 一

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