TW477053B - Method for implanting ESD protection with a feature of uniform distribution current - Google Patents

Description

477053 ___t#. 89124124_年月日_釐^ 五、發明說明（^7 "^〜 —- 【發明領域】 本發明係一種靜電放電（Electrostatic discharge，ESD)防護之佈植方法，利用該方法可使半導體 元件在靜電放電過壓之下具有電流均勻分布之特性，故可 提昇半導體元件的ESD耐受能力。 【習知技術】 ESD損壞係當今半導體積體電路可靠度之一重要課 題，隨著M0S元件之微形化進入深次微米的領域，厚度更 薄之閘極氧化層更容易受到E S D之破壞，對目前的工業規 格而言，根據ESD之人體模型（human body model )，ic產 口口之輸出入腳位必須能承受2 0 0 0伏以上之E S D電壓。所 以，1C之輸出與輸入銲墊（pad)處皆必須配置ESD防護電 路。 在CMOS 1C之輸出緩衝器中，輸出之NM0S與PM0S元件 在往被設計成具有較大的元件長寬比（f / L )，以便對輪出 負載提供足夠的電流，此大尺寸之輸出NM0S與PM0S本身即 可作為ESD防護元件。例如，在0· 35 /zm之M0S製程中，長 寬比W/L為300/0.5( //m/ //m)之輸出NM0S配合特定的ESD防 護設計可承受大於200 0伏的靜電電壓。二種增進輪出關〇s 與PM0S之ESD耐壓性的方法即是在製程中加入ESD佈值。 如圖1所示之一輸出N Μ 0 S元件結構，包含：；；及極1、閘 極2、源極3、Ρ井10、Ρ型基板11、間隔Sdg、LDD(iightly doped drain)。其佈局則如圖2所示，包含：沒極1、閘極 2、源極3、P井1 〇、P型基板11、汲極接點1 〇 〇。為了提昇 477053

五、發明說明（2) 對ESD=耐壓性、，輪出關⑽之佈局通常皆具有較寬的間隔 dg在DG值約為3〜5 “ m左右。在深次微米之CMOS製^ + NM〇S(^PMOS),^^^ d〇ped 以克服短，道裝置之熱載子效應。然而，LDD結構相）當。於構 在接近通道表面之汲極區域處形成一類似尖端的結，告 NM0S受到ESD之放電時，此ESD電流即會經過汲極區域並^ 中通過於LDD結構處而導通至接地之源極，此即如圖3所/、 不，包含：汲極1、閘極2、源極3、p井1〇、p型基板丨1、 汲極接點100。LDD之區域通常皆係一深度約〜〇〇2 ^^之淺 接面（shallow junction),其具最高之偏壓電場及一尖端 結構’故靜電放電極易經由此區域放電，因而造成元件之 損壞。 891241^ 為改進輸出NM0S之ESD耐壓性，習知的方法係在CMOS 製程中增加一額外的ESD佈值製程以便形成一不具有LDD尖 端結構之汲極區域，此即如圖4與5所示，包含：汲極1、 閘極2、源極3、P井1 〇、p型基板1 1、汲極接點1 〇 〇。此種 不具備LDD結構之汲極1區域通常皆可承受較高的ESD電 壓，其ESD佈值可在閘極2氧化層之間隙壁形成之前或之後 形成。此類習知方法在多件美國專利案中皆有所揭露，如 美國專利案第5, 41 6, 036號（發明人為C· C· Hsue)、第 5,455,444 號（C.C.Hsue)、第 5,49 6,75 1 號（Y.H.Wei)、第 5,529,94 1 號（1\丫.111131^)、第 5,58 5,2 99 號（（：.（：.}13116)、 第 5,672,527 號（Lee)、及第 5,733,794 號（P.Gilbert 等）。 如圖4所示，LDD結構係包含於一由ESD佈值所形成之額外N 區域中，或者，亦可不包含LDD結構，如此，再適當地調

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___案號 89124124 五、發明說明（3) 整汲極接點100與閘極2之間隔，即可防止NM0S因LDD尖端 結構所造成之ESD毁損。然而，相對於一般具有ldd結構之 MOSFET，此種方法卻會造成熱電子效應，或較短的元件使 用壽命。 對於具有L D D結構之Ν Μ 0 S ’另一種增進E S D耐壓性的習 知方法是設法在汲極擴散區下方形成一低崩潰電壓之接 面，如此，ESD電流即會轉而先通過此接面而非上述之 尖端結構，從而達到保護元件之目的。此即如圖6與7所 示，包含:沒極1、閘極2、源極3、P井1 〇、p型基板^ ^、 LDD(lightly doped drain)、汲極接點loo。其在汲極接 點1 0 0下之接面區域植入一高濃度摻雜之p +材料，如此可 降低此接面區域之崩潰電壓。如圖7所示，此ESD佈值區只 位在汲極接點100之正下方、包含接面之汲極i區域的中心 部位，此接面的崩潰電壓取決於此ρ —η接面處之p與η型擴 散區之摻雜濃度。例如，在一〇· 25 /ζ m與3· 3V之CMOS製程 中’原本具有LDD結構之輸出NM0S具有大約8 V的崩潰電 尾’右對此輸出Ν Μ 0 S施以P + ( b ο r ο η )之佈值，則接面之崩 潰電壓可降至約5V左右。所以，雖然此種ESD佈值之接面 區域增加了一道光罩曝光製程，但的確可在輸出關〇8中有 效地形成一低朋 >貝電壓之接面。此類改進方法已揭露於美 國專利案第5,374,5 6 5號（發明人為c.c.Hsue)、第 5, 581，104 號（A·Lowrey 與R·W.Chance)、第 5, 674, 76 1 號 (1^.(^叩）、及第 5,953,6 0 1 號（1^屬11^等）。’此種1 計之ESD電流路徑如圖8所示，包含：閘極2、源極3、p井 10、P 型基板 11、LDD(lightly doped drain)、汲極接

第6頁 477053 修正 θ 皇號謝24m 五、發明說明（4) 點1 0 0。位在汲極接點】η η π + 右妒栖，山* Jr· 方之接面區域因ESD佈值而具 有較低之朋潰電壓，故ίΤςΓ| Φ+ Θ其拓ϋ A W tSD電流皆趨向集中於此區域並流 gp , . , ^ ^ , 此一位在淺接面中之ESD佈值區 屈材料並没極接點之金屬材料融化，此融化之金 s== ί 成所謂的「接點毀損」(c。—t spiking)的見象，因而造成元件之毀壞。 【發明概要】 本發明之主要目的捭裎也 _ norv F ς d伙，德伯々七+ '、 /、種Ε $ D佈值的新方法’此 ESD防邊佈值之方法可使CM〇s元件 均勻分佈之特性，故對深次妈卓制众 ^ "" 又可冰-人祕未製程而言，可大為增推 CMOS元件對ESD的耐壓性。A碴屮& α 9 ^ ^ 馮達成此目的，本發明所提# 之CMOS電晶體結構包含一呈右口 Α斗、λτ 4 4知π尸；r抚仏 具有p井或N井之半導體基板，一 介於汲極與源極間之閘極处媸，> # n ^

^ . , +1 , /的枝、，、。構’ 一位於P井或N井中之LDD S 域UlghUy doped drain)，以及一

同極性之ESD佈值區域，哕F硤以々各 ^ X Λ °亥&域形成在汲極區域之下、並 環繞向上對應於汲極接點之汲極區祕。 【實施例】— 對之Γ局係方用式以。顯示一 _s元件之ESD佈值’圖10則係其相 如圖9與10所示，根據本發明之第—實施例，一具 ESD防護設計之NM0S元件包含：汲極1、閘極2、源極3、p 井10、P型基板11、-具有間隙壁1G1之閘極㈣、m 區域103、以及一^汲極接點102下之汲極區域1〇4。在 第7頁 477053 曰 案號 891241% 五、發明說明（5) ^.^oiT^^#_LDD(lightly d〇ped drain)^ I例如’，LDD區域可以諸如罐或石申離子植入形成，其 所使用之能量與植入劑量則為一習知技術。 "、 參閱圖9與10 ’在汲極區域1〇4下形成一^㈣佈植區 ，且其4雜濃度大於P井之掺雜漠度。參閱圖丨〇所示之 佈局俯視圖’ESD佈植區105係環繞汲極接點 =12所示，亦可將此ESD伟植區形成為多個方塊區^者 猎ϋ種/塊區域之均勾分布方式，則經過汲極區域 3 :曰即具有較佳之電流分布，故可有效地散綱所 引發之熱罝，亦即可提升元件對ESD之耐壓性。圖13則係 另一種佈局的變化，此例中，ESD佈植區係以二矩形區 與複數個方塊區域所構成，其亦具有均勻分布esd電流已 進行散熱之，果。在ESD佈植區105中之摻雜濃度因較其它 汲極區域為高，故其所形成之_接面相對有較低带 壓，而汲極接點102下方、ESD佈植區1〇5旁之汲極接面貝區电 域則保持正常之崩潰電壓，故其ESD電流路徑將如圖丨1所 示，亦即，一施於一輸出NMOS之ESD高電壓將被分散於汲 極接點102與ESD佈植區105間之接面區域，並被導流至… NMOS之接地端VSS。圖11所示之電流路徑相較習知£31)佈植 方式有較廣闊的電流分布區域，故電流不致因集中於汲極 接點1 0 2下之接面區域而易造成接點毀損的現象。 ° 圖14係本發明施用於一 ι·8ν/3·3ν輸出入電路之示音、 圖。圖14所示之ESD佈植區106可用以提昇深次微米CM〇s" 1C之1.8V/3.3V I/O電路的ESD耐壓性。圖15則係圖14中該 堆疊NMOS(Mnl與Mn2)之佈局，其中，Mnl與Mn2之多晶石夕= 第8頁 477053 案號 89124124 五、發明說明（6) 極彼此相互靠近，而ESD佈植區則配置於汲極接點盘如^之 多晶矽閘極之間，如此，當I/O銲墊處發生一esd'J電% 時’ ESD佈植區106即可充分發揮其保護該堆疊關^之^ 用。 參閱圖16，根據本發明之第二實施例，除了盥一與 施例相同之ESD佈植區1〇7之外’並進一步在汲極接點2〇广 之下力:入-額外之时12，此相較於正常之汲極接面 (接面冰度約0.15 //m)具有極深之接面深度（約2 可明顯地降低汲極接點之毀損效應，亦即，此esd 式可進一步增加元件的esd耐壓性。 以上所述之ESD佈植方式亦可施用於具有場氧化声 (field-oxide)之元件（FOD)，以增進其ESD耐壓性。: 如，如圖17所示之__，沒極接面除了位在 3〇1正下方之區域之外，皆施以前述之ESD佈植 妾=一 步亦可形成一上述之額外”12，以： 的毀損效應。纟圖16與17中，該額外卿2區域愈二 值區j〇J.亦可有如圖18所示之相互重疊的區域，以便 ESD放電電流，並增加佈局上的彈性。 史刀政 六以上，由實施例所做之描述，係為方便說明本發明之 1: :^將本^明狹義地限制於該實施例。凡未背離本 ^曰月之精神所做之任何變更，皆屬本發明申請專利=本 4/7053

圖1係具有LDD結構 圖2係圖1之俯視圖 圖3係具有L D D結構 圖4係具有N型摻雜 圖5係圖4之俯視圖 之習知NM0S的橫剖面圖。 〇 之習知N Μ 0 S的E S D電流路徑圖 之習知ESD佈植方法。 圖6係具有Ρ型摻雜之習知ESD佈植方法 圖7係圖6之俯視圖。 圖8係具有Ρ型摻雜 圖0 之習知Ρ型ESD佈植元件的ESD電流路徑 圖9係本發明之第一實施例中 圖1 0係圖9之俯視圖。 Ρ型ESD佈植之橫剖面圖。 圖11係本發明之第 面圖。 一實施例中，ESD電流放電路徑之橫剖 圖1 2係本發明之第一實施例中 圖1 3係本發明之第一實施例中 圖1 4係本發明施用於一 1. 8V/3. 圖1 5係本發明之第一實施例中 電路之堆疊NM0S的示意圖。 圖1 6係本發明之第二實施例中 面圖。 佈局方式的俯視圖。 ’一佈局方式的俯視圖。 3V輸出入電路之示意圖。 ’施用於1, 8V/3. 3V輸出入 ’一Ρ型ESD佈植方法之橫剖 圖I7係ΐϊ明之第二實施例中，將1>型^1)佈植方法施用於 一％氧化層元件之橫剖面圖。 圖18係本發明之第：實施例中，—^⑽佈植方法之橫剖 面圖。 【圖式編號】

477053 _案號89124124_年月日 修正 圖式簡單說明 1〜汲極Λ 2〜閘極： 3〜源極 10〜Ρ井 11〜Ρ型基板 12〜Ν井 1 0 0〜汲極接點ν 1 (Η〜間隙壁 1 0 2〜汲極接點 1 0 3〜源極區域 1 0 4〜汲極區域 105〜ESD佈植區 106〜ESD佈植區 107〜ESD佈植區 2 0 1〜汲極接點 3 0 1〜沒極接點 LDD〜1ight ly doped drain SDG〜間隔

Claims (1)

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   1古、:t種具有電流均勻分佈特性之靜電放電（ESD)防護佈植 万法，包含下列步驟： 六、申請專利範圍 提供一具有P井或N井結構之半導體基板； 形成:互補式場效電晶體於該半導體基板之p井或^井 ，該％效電晶體係包含閘極、汲極區域、與源極區- 二：且该閘極則包含一閘極氧化層、一位於該閘極氧化 層^之閘極電極、與形成於該閘極二侧壁之間隙壁； ，，形成一輕掺雜汲極區（UghUy d〇ped於談 ^極區域與汲極區域之中與該閘極間隙壁之下，且兮/ 摻雜汲極區域與該汲極區域具有相同之導電型能.以辁 形成一ESD佈植區於該汲極區域 ς诂 與該Ρ井或Ν井相同之導電型能，甘/植^，佈植區具有 極接點之❹U ^繞垂直對應於該汲 2 ·如申請專利範圍第1項之呈右帝泣沾θ、a 放電防護佈植方法，j：中，5ESDH二/刀佈特性之靜電 矩形區域，该稷數個矩形區域並 要文1u 配置。 I /σ °亥，及極區域之兩侧間隔 3 ·如申請專利範圍第1項之具有電产玱句八女⑼ 放電防護佈植方法，其中，兮ESD L二二刀寺性之靜電 置。 佈植區係呈一梳狀配 4· -種具有電流均句分佈特性之靜電 〇 方法，包含下列步驟··一種且有 防護佈植 放電（ESD)防護佈植方法，包\下^步驟句分佈特性之靜電 提供-具有第-P井或N井結構之半導體基板； 第12頁 477053

   井：成；；場效電晶體於該半導體基板之第-^井^ ::則：含=體：Γ閘極、汲極、與源極，且該 極帝炼^ ^極虱化層、一位於該閘極氧化層上之閘 和电極、人形成於該閘極二側壁之間隙壁； 并tp成共上一^井或P井’於該沒極接點之下，I該第二N 井$井之V電型態與該第一Ρ井或Ν井相反； 形成一輕摻雜汲極區（Hghl：ly d 源f與汲極區域之中與該間極間隙壁之下，且該；)二亥 …與該没極具有相同之導電型態；下 μ摻雜 盥：：=佈植區於該汲極區域之下，該ESD佈植區且有 該；：；ΡΛ或:Γ相同之導電型態，並環繞垂直對應； 5 肛钱點之汲極區域。 放電防護"(布專:匕圍第4項之具f電流均勻分布特性之靜電 植區分離或局部重最其中，該第二N井或P井係與該^!)佈