TW455768B - Method and apparatus for operating an adaptive, multiplexed address and data bus within a computer system - Google Patents

Method and apparatus for operating an adaptive, multiplexed address and data bus within a computer system Download PDF

Info

Publication number
TW455768B
TW455768B TW088113748A TW88113748A TW455768B TW 455768 B TW455768 B TW 455768B TW 088113748 A TW088113748 A TW 088113748A TW 88113748 A TW88113748 A TW 88113748A TW 455768 B TW455768 B TW 455768B
Authority
TW
Taiwan
Prior art keywords
bus
arbitration
month
data
scope
Prior art date
Application number
TW088113748A
Other languages
English (en)
Inventor
Tsvika Kurts
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Application granted granted Critical
Publication of TW455768B publication Critical patent/TW455768B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

455768 五、發明說明（i) 發明範疇 本發明與在電腦系統中的資料傳輸領域相關，更精確地 說，是一種在電腦系統中操作多工位址及資料匯流排以提 高資料產出率的方法。 發明背景 在電腦系統中各裝置之間的通訊經常是利用連結於各裝 置間的一個或多個匯流排。這些匯流排可能只連結兩個裝 置也可能多工使用於數個裝置（亦即匯流排管理者）之間。 另外，在電腦系統中的匯流排可能只用於特定形式資料的 傳輸。例如，在加州聖塔克拉拉的英代爾公司所發展的 、 X86微處理機架構中包括三種匯流排---位址、資料和控制一 匯流排，分別傳輸位址、資料和控制訊號。 在使用高階的架構和處理器的·-電腦系統中，例如使用 "奔騰專家”或M奔騰二代"處理器，匯流排交易是以導管的 方式執行的。更明白地說，即下一個記憶體存取的動作在 上一個交易要求提出後就開始了 ，並且在另一個匯流排交 易開始之前，一個匯流排交易的所有部分或步驟不需要全/ 部完成。因此，同一時間可能有來自數個匯流排管理者的 要求在等待處理。導管式交易必須有獨立的位址和資料匯· 流排。當一位址要求被送上位址匯流排，上一位址要求的Ο 資料（或訊號）可能已放在資料匯流排等待讀取。 為了增加資料產出率，電腦系統可能會爆發資料傳輸， 例如在英代爾；t暴發結構中，當一位址傳上位址匯流排，資 料就從指定位址傳回，並且接下來的一塊連續位置就被定
第5頁 五、發明說明（2) 址了。例如在一爆發快取傳輸中，在位址匯流拂的單一位 址就導致了 一整串的資料（例如3 2位元組）被放到資料匯流 排上。在許多電腦系統中，這樣的爆發快取傳輸可能佔了 大部分的匯流排動作。在這類情況下，顯然位址匯流排的 利用率較資料匯流誹差。 發明總結 一種於電腦系統中操作多工位址及資料匯流排的方法及 裝置，包括競爭使用多工匯流排的位址和資料要求的仲裁 方法。此仲裁是根據先前決定的條件。多工匯流排一仲裁 結果決定位址或資料要求的使用權。 ，.、 本發明的其他特色詳如以下的圖例及詳細說明。 " 圖式之簡單說明 本發明將以舉例方式說明，並不限於附圖。附圖中相似 的符號代表相似的部分，其中： v圖1 A和丨B是一電腦系統的方塊圖，本發明的典型範例可 實作其中。 '-圖2是一方塊圖。說明和處理器及另一外部匯流排管理 7 者連結的外部匯流排。 .圖3是一時序圖說明外部匯流排交易的六個步驟。 - /圖4是一時序圖表示在一典型的外部匯流排中背對背讀Ο 取動作時的訊號變換。 v圖5是一方塊圖，且根據本發明的實例之一說明連結處 理器的適應性、多工、1 2 8位元的匯流排以及一外部匯流 排。兩者包含外部匯流排邏輯。
455768 一^ . - _ — _一 — _____ 五、發明說明（3) * 圖δ是一方塊圖，其根據本發明之一興型的實例，它說 明了 一電路，其可被整合於圖5所示的外部匯流排邏輯。 圖7是一時序圖，根據本發明之一典型的實例，它說明 了在外部匯流排邏輯及多工匯流排中的訊號變換。 圖8是一流程圖，根據本發明之一典型的實例，它說明 了在—電腦系統中操作多工位址和資料匯流排的方法。 圖9 A - 9 C是根據本發明個別的典型實例說明三種可用於 圖8所示方法中的典型仲裁機制。 詳細說明 這裡將描述一種在電腦系統中操作多工位址和資料匯流 排的方法及裝置。為了方便解釋’在底下的說明中將有順〜 序地描述特定細節以提供對本發明完整的瞭解。然而，顯 然對於熟悉這類技術的人可不需…這些細節直接實作。 電腦系統綜觀 圖1 A和1 B是電腦系統1 〇的方塊圖，本發明可典型地實作 於其中。電腦系統1 〇包含一或多個處理器丨2，每個處理器 可是π複雜指令集（CISC)”微處理機、"精簡指令集（RISC)1' 微處理機、M長指令字组（VI L \〇 11微處理機或其他處理器。 在本發明的實例之一，處理器1 2可能是加州聖塔克拉拉的. 英代爾公司製造的"奔騰專家'，或”奔賸二代"微處理機。每 個處理器1 2經由個別的外部匯流排介面1 5連結到外部匯流 排14(也被稱做"前端匯流排"（FSB))另一個包括外部匯流 排介面19的管理-者17則連結到外部匯流排14，。 控制器1 6也經由其内的外部匯流排介面1 8連結到外部匯
第7頁 455768 五、發明說明（4) .. 流排1 4。外部匯流排1 4和介面1 5，1 8可能在第一頻率（即 ， 6 6或1 〇 〇 Μ Η Z )下操作，因而組成一特别的時脈域。控制器 16還表示出包含主記憶體介面2〇，經由它，控制器Μ可連 結到主記憶體2 2。主記憶體2 2和介面2 0可組成另一時脈 域’也可被整合至外部匯流排1 4盒介面1 8的時域。 控制器16還包含一 11周邊元件連結（pci)"介面24，其由 1 9 9 5 / 6 / 1公開的M p C I本地匯流排規格2. 1N所定義，控制器 1 6就藉此連結到pc I匯流排2 6。在一實例中，pC I介面2 4和 PCI匯流排26在3 3MHZ的頻率下操作，因而構成另一時脈 域。在典型的實例中，一專用的繪圖介面包含一.η圖形加，） 速埠（AGP)M介面28，連結控制器16到繪圖匯流排和AGP匯 流排30。AGP匯流排3 0特別用於控制器1 6和圖形專用處理 器3 2之間的位址和資料傳送。a G P繪圖介面2 8是依據 1 9 9 6 / 8 / 1公開的"A G P介面規格1. 〇11。圖形處理器可能包含 英代爾i 7 4 0圖形加速晶片。圖形處理器3 2連結到專用的本 地圖形記憶體34和一顯示單元36，可能是電腦顯示器或電 視螢幕。在一典型的實例中，AGP介面28和AGP匯流排30在-6 6 Μ Η Z頻率下操作，並組成另一時脈域。 在控市i益1 6中的介面1 8，2 0，2 4，2 8可能分別在不同的 %脈域。為了能在位於不同時脈域中的各界面之間能傳 訊號，控制器16含有傳輸邏輯38。傳輸邏輯38。還包含了 產生同步時脈的電路以供給時脈給外部和A G p介面所存在 的時脈域。-- 電腦系統10還包含了橋接器40，可提供pC；[匯流排26和
O:\59\59535.PTD 第δ頁 五、發明說明（5) .. 繼承匯流排4 2。繼承匯流排4 2可能是根據”工業標準架構 (IS A)"匯流排規格Ρ 9 9 6制定的I S Α匯流排。繼承匯流排4 2 也可是"延伸工業標準架構（E IS A )"匯流排或*'微通道架構 (M C A )"匯流排。橋接器4 0如所示是經11萬用序列匯流排 (U S B)" 4 4橋接到U S B裝置4 6，兩者都符合1 9 9 6 / 1 / 1 5公開的 USB規格1.0。橋接器40如所示也將11積體電子裝置
(IDE)" 48，其可如所示’每個PC I和ISA裝置50，52與PCI 和ISA匯流排2 6，4 2相連。不限數目的pc I裝置5 〇和ISA裝 置52都可連結到對應的匯流排26和4 2，它們可能是各種周 邊’例如儲存、輸入、音訊、顯示或網路裝置。 外部匯流排協定 ^ 圖2疋一靖单表不外部匯流排1 4的方塊圖，其連结到處 理器1 2和另一外部匯流排管理者2 1可能是另一個處理器或 其它裝置。外部匯流排I 4和用於"奔騰專家"或"奔騰二代μ 處理器的外部匯流排1 4規格相符，其中包含3 6位元的位址 蔭流排14a、64位元的資料匯流排Hb和控制訊號14c。處 理器1 2和外部匯流排管理者2 1都包含了外部匯流排邏輯 _ (EBL)60，其在美國專利號碼5,5 35,345 (Fisch et al)中 有詳細描述。包含在處理器丨2和管理者2丨内的外部匯流排-邏輯6 0提供了各裝置和外部匯流排間的實體和邏輯介面使’ 外部匯流排1 4上能執行各種交易。為了定下規範，"交易,， —詞被定義為和存取單一匯流排要求有關的匯流排活動。 交易可能從仲-裁匯流排、確定ADS #訊號和交易位址的傳 輸開始。由"英代爾架構（丨A )"所定義的規格，交易包含六
O:\59\59535.FTD
第9頁 455768 五、發明說明（6) 個步驟’每個步驟用特定的一組訊號以傳輸特定的資訊。 圊3是說明兩個交易（即交易1和2 )的六個步驟的時序圖。 更明確地說，每個交易包含下列步驟： 1.仲裁步驟7 2 ; 2 .要求步驟7 4 ; 3 _錯誤步驟7 6 ; 4.刺探步驟7 8 ; 5 .回應步驟8 0 ;和 6.資料傳輸步驟82。 由圖3可明白看出交易是以導管方式重疊執行不同步 驟。當一要求者沒有匯流排使甩權，交易就從步驟7 2開始 使要求者（例如處理器1 2或外部匯流排管理者2丨）取得使用 權。接著，交易進入步驟7 4，其中匯流排使用者送出要求 和位址資訊。當然，上述的步驟只是—個例子。交易可忽 略任一步驟（例如錯誤步驟7 6 )。 現在參考圖4 ’是一時序圖9 〇表示外部匯流排1 4内的全 速背對背讀取資料交易的訊號在變換。在時序圖9〇的訊號. 包括時脈訊號（C LK ) 9 2、位址訊號（a DS # ) 94、要求訊號 96、觸發修正快取線.訊號（H][T #)98、目標就緒訊號（TRDY — # )ιοο，資料匯流排佔線訊號（DBSY # )1〇2，資料訊號 ^ (D[63 : 0]#)104、資料就緒訊號（DRDy # )1〇6和回應狀態 訊號（R S [ 2 : 0 ] # ) 1 〇 8。 圖3所示的要-求步驟74如圖4要求訊號9 6的變換所說明 的’歷時兩個時脈週期。在要求步驟74的第一個時脈（如
O:\59\59535.PTD 第10頁 4^^768 -----------' ______— 五、發明說明（7) Τ 1 )，A DS #訊號94準位為低且交易位址資訊（即要求訊號 9 6 )被放在位址資料匯流排1 4a。以要求步騍A ( REQA )標 示。第二個時脈（如T 2 )其它資訊才放至位址匯流排1 4 a。 這些資訊包括位組致能資訊。以要求步驟B (R E Q B)標示。 錯誤步驟76表示由要求觸發的同位錯誤。每個非因步騾 7 6所表示的錯誤而取消的交易包括刺探步驛7 8 ’其在要求 步驟74之後的四個或更多時脈後開始。在刺探步驟78中產 生的結果被傳回4部匯流排邏輯6 0，並且表示交易用的位 址是指向在匯流排管理者快取中的有效或是修定的（無效 的）快取線。刺探步驟78也表示一交易是依交易所產生的 ^ 順序完成，或是被取消稍後再試，或是當使用允許匯流排 上無序執行交易的處理器時延遲交易的完成。HIT#訊號 9 8被拉至低準位以示交易指向匯_流排管理者快取中的修訂 快取線^ 在回應步驟8 0中外部匯流排管理者回報外部匯流排邏輯 6 0，說明交易成敗與否、交易是否保證照序執行、交易是 否必須暫時延遲、交易是否必須重試或是否包含資料傳輸 步驟82。若不包含資料傳輸82(即要求者有要傳輸的寫入 資料或要求讀資料），則交易進入資料傳輪步黎82。 · 再看圖4，在一全速背對背讀取線交易中，一大塊（即6 4气 位元）的資料在任一個連續四時脈週期（即T 7 - T 1 1 )中傳 輸。 如圖4 ’顯绊在全速讀取交易中，兩個時脈的要求步驟 7 4產生四個時脈的傳輸步驟8 2 ’這在電腦系統中是常見
i 4557 68 Γ------' -----η 五、發明說明¢8) . 的。因此位址匯流排未充分利用益在兩要求步轉之間浪費 頻寬，如圖4中標示的11 0。 多工位址和資料匯流排 如圖5，一對由處理器1 2和外部匯流排管理者2 1組成的 外部匯流排管理者，如所示經由一多工位址和資料匯流排 1 2 0連結在一起’是本發明的一個典型範例。多工匯流排 i 2 (]是1 2 8位元寬。然而，本發明同樣可用於其它寬度的.匯 流排’包括3 2、6 4、2 5 6位元寬。根據本發明的實例之 一，處理器1 2和外部匯流排管理者2 1都包含外部匯流排邏 輯（E B L ) 6 0，其可提供處理器丨2和匯流排管理者2 1個別在〕 多工匯流排1 2 0的通訊。本發明建議取代外部匯流排，例 如圖2中的匯流排1 4，包括位址、資料匯流排和控制訊 號，以一分時多工匯流排代替，.如圖5中的多工匯流排 1 2 0，其1 2 8位元寬度在任一時刻只給一特定功能使闬。因 此，和匯流排1 4的每個位元用於特定資料所不同，多工匯 流排丨2 0的某些或全部位元可能在不同時刻用於不同資料 (即位址、資料或控制資訊）。更明减地說，以一適應性且 聰明的方式去分時多工匯流排1 2 0，使其用於位址或資料 資訊，本發明改善了專用位址匯流排1 4 a的低利用率，就' 如圖4所解釋的° Π 圖6是一方塊圖表示一電路，根據本發明的一典型範 例，其可能整合在外部匯流排邏輯6 0中以分時多工匯流排 1 2 0改善頻寬的咚利用率。外部匯流排邏輯6 〇可被整合入 任何和外部匯流排連結的匯流排管理者，例如處理器、橋
第12頁 455768 王、發明說明（9) .. 接器、控制器或其它管理者.。外部匯流排邏輯6 〇如所示包 含兩個2對1的多工器（MUX)14〇a和140b。MUX140a連結到接 收位址和資料輪出1 4 2 a和1 4 4 a。個別的位址和資料輸出 1 4 4 a和1 4 2 a可利用多工匯流排1 2 〇的全部頻寬，亦即，根 據本發明的實例之一 ’佔用1 2 8位元。因此，要求訊號， 包括交易位址，如圖4 9 0所示是兩時脈要求步驟74 (即 REQA和REQB)所必須的，可在一時脈内從外部匯流排邏輯 6 0傳出’因此要求訊號的長度不再受限於位址匯流排寬， 例如圖2所示的位址匯流排丨4a只有3 6位元寬。 相似地’在資料傳輸步驟82中，外部匯流排邏輯6〇不再,....) 丈限於在四連續時脈中，在圖4 1 〇 4所說明的6 &位元資料 匯流排1 4 b上傳輸6 4位元的資料。更明確地說’根據本發 明，外部.匯流排邏輯60可在兩時脈中傳輪四個64位元資 料。相似地，MUXl 40b允許外部匯流排邏輯60接收利用多 工匯流排1 2 0全部頻寬所傳輸的位址和資料輸出訊號1 4 4 b 和 1 4 2 b 〇 MUX1 4 0a可由方向訊號（ADIr # )146所示的選擇訊號探作 在要求輸出1 4 2 a和資料輸出1 4 4 a之間°方向訊號（a D I r井） 146是由選擇邏輯148送出，148尚包含仲裁邏輯15〇。選^ -邏輯14δ接收匯流排要求（BREQ # )訊號152和先前資料广^ (EARLY-DRDY)訊號154，這兩訊號由選擇邏輯148判钱就省 址和資料匯流排要求β $為位 BREQ #訊號·1-5 2是一對稱管理者匯流排主控訊號， 稱外部匯流排.管理者由此仲裁外部匯流排。更明對. 也成1
O:\59\59535.PTD 第13頁 455768 五、發明說明（10) ----- 在一包含四個外部匯流排管理者的對稱管理者電腦系統 ，’一特’的匯流排管理者在專用輸出線上發出BREQ #訊 號1^2，亚從另三個管理者接收⑽㈣#訊號做為輸入。對 稱官理者提供以循環機制為基礎的匯流排仲裁◦四個對稱 匯流排官理者利用一旋轉I D以追蹤在下一個仲裁事件中具 有最低優先權的管理者。仲裁事件發生在當對稱匯流排管 理者在閒置匯流排上發出它&breq #訊號丨52，或目前匯 流排使用者抽回BREQ #訊號1 5 2以釋放所有權給新的匯流 排使用者。如圖5所示被選擇邏輯148接收的BREQ #訊號 1 5 2是一含有外部匯流排邏輯6 〇的匯流排管理者所傳出的… BREQ #訊號1 52。因此送出bREq #訊號j 52允許選擇邏輯 1 4 8決定除了某個匯流排管理者需要控制外部匯流排丨2 〇以 外’還決定了交易的仲裁步驟72'之後還需要要求步驟 7 4 (此時位址資料被放在外部多工匯流排〗2 〇上）。根據本 發明的實例之一 ’發出BREQ #訊號152被選擇邏輯148判斷 為位址匯流排存取要求。 EARLY-DRDY訊號1 54是一先前資料就緒訊號，可能由内. 含外部匯流排邏輯6 〇的匯流排管理者發出，並且是表示匯 流排管理者要在外部多工匯流排1 2 〇上放置有效資料。發— 出EARLY-DRDY訊號1 54表示匯流排管理者要進入交易的資力 料傳送步驟82。根據本發明的實例之一，發出EARLY-DRDY 訊號1 5 4被選擇邏輯1 4 8判斷為資料匯流排存取要求。 每個MUX1 4 Ο-a-和1 40b有一ENABLE輸出腳，經由它可致能 或除能個別的。MUX1 40a的”輸出11是由BREQ #訊號1 52
O:\59\59535.PTD 第14頁 455768
：I 五、發明說明（II) . 或EARLY-DRDY訊號1 54致能，發出這些訊號表示内含外部 匯流排邏輯6 0的裝置要產生資料輸出或要求輸出。另—方 面，MUX1 4 0 b的"輸入"是由發出其它已存取過多工匯.流排 1 20的裝置的BREQ #訊號1 53或EARLY-DRDY訊號1 55所致 能’訊號1 5 3或1 5 5表示此裝置要產生要求或資料輸出，可 能包括内有匯流排邏輯6 0的裝置的輸入訊號。 由&視訊號1 5 2和1 5 4，選擇邏輯1 4 8可偵測出何時與外 部匯流排6 0相關的匯流排管理者需.要存取多工匯流排 120，且此存取的目的是要執行要求步驟或是交易的資料 傳輸步驟（即服務位址或資料存取要求）。 . 在由發出BREQ #訊號1 52或E1RLY-DRDY訊號154偵測到的 位址或資料匯流排存取要求事件^，且在這種和其相反形 式的存取要求之間沒有競爭產生（即在位址匯流排要求和 資料匯流排要求之間沒有競爭），則選擇邏輯丨4 8就只是將 多工匯流排1 2 0的使用權交給提出存取要求者。更明確地 说’選擇邏輯148由抽回ADIR#訊號146(即將ADIR #訊號 1 4 6拉至向準位）將多工匯流排丨2 〇的使用權許給要求輸出 142a和要求輸入〗42b以回應BREQ #訊號152。相對地，選 擇邏輯148由發出ADIR #訊號U6(即將ADIR訊號拉至丨46低」 準位）將多工匯流排120的使用權許給資料輸出U4a或資 輸入144b以回應EARLY-DRDY訊號154。 另 方面 萬 在位址和資料匯流排存取之間發生競 ，· . . , n iaj ^ ^ ^ 爭丄仲裁邏輯-1_5 〇就在競爭的存取要求間做仲裁。在位址 和貝料匯流排間的競爭可能會發生在，例如，#訊號
O:\59V59535.PTD 苐15頁 4 5 5 7 6 8 五、發明說明（12) . --- 152和EARLY〜DRDY訊號154同時發出時，或現在有一未決的 ，:接=相ί形式的存取要求卻在執行待執行要求之前 生時產生’仲裁邏輯就應讓交易完成後再做仲的』在… π仲裁邏輯150如所示連結到三個暫存器，—臨界 β 156，一要求計數暫存器158和一刺探計數1 要，：數暫存器保有内部要求的計數(例如子： 器保有的Rm值）以追縱在多王匯流排i 2〇 Α^構處理 要求計數每當任-匯流排管理者產ί::“易進 成！t;驟7尤加—。内部要求計數當在回應步驟80完 ，、父易或在錯誤步驟7.6取消交易時減—。在實例 介於；::：m重置和匯流排初始化時歸零，且其值 刺探計動新P夕工匯流排12 0的最大未決交易數。 srNT信/、 a存益、1 6 0保有内部刺探計數（例如I A處理器的 未決交易以激追蹤在^多工匯流排120中仍須完成刺探步驟78的 一，、當 =j刺探計數當新交易進入要求步驟74時加 一。在ΐ ^ ΐ疋成刺探步驟78或在錯誤步驟76取消時減_ 零，且值介於零2 t刺探計數在重置和匯流排初始化時歸、 臨界值暫存1 q _ 用於和儲存於要餐斗★存了 一或多個臨界值被仲裁邏輯15, 計數及刺探計和刺探計數暫存器158和丨6◦的内部 取要求。本發-明#較以仲裁競肀的位址和資料匯流排存 值（即在多工實例中，仲裁邏輯150比較要求計數 L卜上的未決交易數）和臨界值暫存器1 5 g
O:\59\59535.PTD
第16頁 • 4557 6 8 五、發日月說明（13) 保有的資料臨界數。若多工匯流排上的未決交易數超過.資 料臨界數，資料匯流排的存取要求就赢得仲裁。在本發明 的另一實例中，仲裁邏輯1 5 0比較刺探計數暫存器丨6 〇保有 的内部刺探計數（即多工匯流排丨2 0上的未決刺探交易數） 和臨界值暫存器1 5 6中的刺探臨界值。萬一多工匯流排上 的未決刺探交易數超過刺探臨界數，則資料匯流排存取要 求再次赢得仲裁》其它使用不同組合的内部束 部刺探計數的仲裁方法也可同於仲裁競爭的位址和資料匯 流排存取。 雖然暫存器156、158和160是圖示在仲裁邏輯15〇之外，— 它們其中任一個或全部均可整合進入仲裁邏輯1 。 臨界值暫存器156還是可程式化的，因此存取其中的臨 界值（例如資料臨界數或刺探臨界數）是可 暫存器156保有的臨界值可^^外 作業系統或電腦應用程式所設定。例如 ::能要設定資料匯流排存取要求的順序，它 可存入^界值θ存器低的資料臨界數。甚至，斬 二根據監視執行期間其它參數的變化以改變， 暫存裔156内的臨界值。 在=實=’仲裁邏輯15〇可能使用H仲裁方 法，”中一寻待中的存取要求或要求形式（及中 料或位址要求為了效率比另—要求形式高，總是獲准^ 取。在此例中’要求計數和刺探計數忽略，並不在仲裁過
O:\59\59535.FTD 第丨7頁 4 S 57 6 8 五'發明說明（14) . ~ 程中考慮。 在本發明的另一實例中，外部匯流排6 〇藉由選擇性的將 選擇邏輯1 48除能以提供繼承匯流排（例如”奔騰專家"匯流 排）完整的相容性，其中不經由MUX 140和140b而是直接經 由κ奔騰專家"所用的介面來存取匯流排1 2 0。 圖7是一時序圖說明根據本發明之一實例，在一多處理 器（Μ Ρ)糸統中如圖5所示的多工匯流排1 2 0和外部匯流排邏 輯6 0的訊號變換。更明確地說，圖7說明了外部匯流排時 脈sfl说92、方向§孔5虎（ADIR#)146、位址觸發訊號（ADS#) 9 4、多工匯流排訊號1 7 0和内部要求及刺探計數訊號1 γ 2。 174表示，發出ADS#訊號94表示圖3中交易的要求步驟 7 4開始了 ，而如1 7 6所示，外部匯流排邏輯6 0可同時發出 兩”組11要求訊號（即REQAB1 )於多工匯流排上。外部匯流排 邏輯6 0可能同時發出兩''組Ν要求訊號之能力，就如同當在 要求步驟7 4時，要求訊號能使用多工匯流排1 2 0的全部頻 寬。還要注意的是ADIR #訊號146並未在要求步驟74中送 出（即其是高準位）。再參考圖6，要求輸出142a因而被 MUX 1 4 0 a所選擇以在多工匯流排1 2 0上傳輸。在時脈週期T4 1 開始時，如1 78所示，選擇邏輯1 48發出ADI R #訊號1 46以^ 表示資料傳輸步驟82開始了 8 ADS #訊號94此時因而撤 7 回。再看圖6，發出ADIR #訊號146使MUX140選擇資料輸入 144在多工匯流排1 20上傳輸。 如1 7 6所示--在多工匯流排1 2 0上發出兩"組”要求訊號 (即REQAB1)之後，回應資料（不一定是回應176的要求）以
O:\59\59535.PTD 第18頁 455768 五、發明說明（15) .. 苐—個1 2 8位元資料塊的形式可能被放在多工匯流排1 2 0 上’如1 8 0所示，這在半個時脈中發生。在1 8 2中，第二個 1 28位元資料塊相似地也在多工匯流排丨2〇上傳送。1 80和 1 8 2提到的資料回應可能是回應第一個和多工匯流排1 2 〇連 結的裝置所發出的交易。在1 84和1 8 6中，另兩個1 2 8位元 的資料回應在多工匯流排1 2 0上傳輸以回應第二個裝置發 出的前一個交易，此裝置可能是和多工匯流排連結的處理 器。相似地，兩個1 2 8位元資料塊（未晝出），包括回應1 7 6 中的要求的資料，可能稍後在多工匯流排上傳輸。1 8 0 -1 8 6中的資料回應是為了回應和多工匯流排1 2 〇連結的單一q 或兩個不同裝置所發出的要求（未晝出），這和176中的要 求類似。 還要注意的是，1 76中發出要求後，RCNT内部要求計數 是2 ’這表示多工匯流排1 2 0上正有兩個未決交易。 只要在要求步驟7 4和資料傳輸步驟8 2時都可使用多工匯 流排1 2 0全部1 2 8位元的頻寬，本發明就可使要求步驟7 4在 一時脈週期内完成，不像奔騰專家處理器所用的外部匯流· 排協定需要兩個週期。資料傳輸8 2則縮短至兩個週期，比 奔騰專家的四個週期快。雖然在單一匯流排上分時多工處^ 理要求和資料步驟減少了奔騰專家處理器所用的外部匯济 排的平行處理（即導管深度），但是本發明的確提高了匯流 排的資料產出率，特別是在大部分使用於全速交易的架構 中。 -- 多工匯流排1 20可藉指定[A3. · A36 ]為多工匯流排[AD0..
O:\59\59535.PTD 第19頁 465768 五、發明說明（16) AD3 1 ]而和奔騰專家處理器的外部匯流排協定相容。還 有’要求線[REQ0..4]可指定為[AD 3 2..3 6 ]，資料線[do.. D64]可指定為[AD64. . AD127 ]。MUX1 40在此情形下只接收 要求輸出142a，而資料輸出144a被除能。還有，ADIR#訊 號1 46被除能且發出的位址訊號是32位元的雙字組。因此 傳統的奔騰專家匯流排交易可在多工匯流排1 2 〇上傳輸。 這種相容性只要在重新開機時通知晶片組和週邊多工匯流 排1 2 0的設定即可達成。 根據本發明之一實例，圖8是一流程圖說明丨7 9中在電腦 糸統中操作多工位址和資料匯流排1 2 〇的方法。方法1 7 9從 1 8 1開始，繼續步驟1 8 3，其中接收到多工匯流排存取要求 C即位址或資料匯流排存取要求）。本發明的實例之一，選 擇邏輯148偵測到BREQ #訊號152或EARLY-DRDY訊號154後 才確疋接收到匯流排存取要求。決定方塊1 8 5，決定在工8 3 中所收，的存取要求和正等待或同時收到的另一個存取要 求之間疋否有競爭產生。在一實例中，選擇邏輯1 4 8可能 要決定位址和資料匯流排存取要求之間是否有競爭。若 ，，則方法179進行到步驟18γ，其中對多工匯流排12〇之 f取係被授予步驟183所接收之匯流排存取 輯148藉由斷定或失去斷卿#信號146即能授予 :::匯流排於要求輪出1 42a還是資料輸出i 44a。 ,,, /- f ® ΐ j ’方塊1 8 5遇到等待中的位址和資料 仲裁k刮在观爭的匯流排存取要求間發生作用。更明確地
第20頁 5 7 6 8 五'發明說明（17) ' :兒仲裁避輯1 5 0根據許多方法之一以決定那個位址或資 ;斗®机排存取要求有較高的優先權。在步驟丨9 2，優勝的 ，Γ，存取要求可存取多工匯流排12 〇。更明確地說，逡 、璉輯148可根據仲裁結果發出或柚回ADIR #訊號1 46。方. 法1 7 9則在步驟1 9 4結束。 要注意的是方法丨79不可用於資料或位址正傳送當中， #訊號也不可在資料或位址訊號變換時發出。方法 ’、在時脈週期的要求動作（例如要求步驟7 4 )中執行 以決定下個時脈週期的匯流排使用者。 圖9A-9C是流程圖’用以說明三種在圓“斤示方法179中 =9。可能使用的適應性仲裁方法。當然，也可使用靜 =二°〇2先參Λ圖Λ’仲裁方法190從步驟2 0 0開始，進行 到步驟2 0 2，其中根攄夕卜却i夕十ρ , Λ 夕工匯流排1 2 0的未決資料交易 數做決定。在一實例中，仲裁邏輯150讀取要求：十數新存
器158内的内部要求計數以決定未決資料交以U 步驟204決定資料臨界數。在一實例中， 讀取臨界值暫存器156中的資料萨只盍裁璉輯150叮 界值可動態調整，例如由電腦作0述，貢料臨 整。 包私内的作業系統或應用程式調 在決定方塊2 0 6，仲裁邏輯15〇決定未決会 超出資料…。若是’則表示一備份資料否 並應選擇資料交易以清除備份。0此 19〇進行步娜以指定最多的資料存 ：裁 此法則在步驟2 1 0停止》 今机·Τ優勝。
O:\59\59535.PTD 第21頁 五、發明說明（18) ' ------ 另、一方面，若在決定方塊2 0 6令，未決資料交易數（例如 RCNT)^,a^ , 二f存取要求為競爭優勝。仲裁方法190再從步驟2 12回到 210 ° 圖9B說明實質上對應於圖9A所述之 ;料匯流排；求所指派之-對競爭位址與 質上包含如圖9“，斤示仲裁方案之一合併 行步輝242以:29〇之實施例。從步驟240，仲裁法19°進 :在多：!流排上的未決資料和刺探交易 2 4 6先做第^, 4 4決疋貝料和刺探臨界值。在決定方塊 “ 3 Λ - 一+判斷未決資料交異數是否超過其臨界值。 右疋 仃乂驟248指定最多的要求為競爭存取的優勝 者。 臣4:方：被若在決定方塊246中未決資料交易數未超過 #: H ί Ϊ190則進入決定方塊2 5 2決定未決刺探交易 定資料區流排存取要求為最多的要求。另—進方仃面 刺採交易數未超過臨界值，仲裁法丨90就從決定方塊M2進完 入步驟254指定位址匯流排存取為最多的 則在步驟250停止β ^ m 圖9C說明的-仲裁法! 9〇可由如應用程式提供高度的使用 者自訂性以將外部多工匯流排丨2 〇最佳化。仲裁法1 9 〇的m
O:\59\59535. 第22.頁 拜 57 6 8 五·'發明說明（19) - 調整"是經由最佳化某一應用程式而設定資料和/或刺探臨 界數。 本發明可延伸至其它仲裁方法，例如將資料或位址要求 設定為内定的仲裁結果。在這種方法中不考慮其它因素 (例如未決匯流排交易數）。 仲裁邏輯1 5 0可執行上述任一種仲裁方法，並可程式化 以選擇使用諸多仲裁方法之一。而且可用電腦中的作業系 統或應用程式去選擇仲裁邏輯1 5 0所利用之仲裁方案" 雖然本發明是以用在外部匯流排上做說明，它也可應用 於處理器和快取記憶體之間的後匯流排。 至此，我們已說明在電腦系統中操作多工位址和資料匯 流排的方法和裝置。雖然我們用了一些特定的例子說明， 顯然將這些例子作適當修改並不’違反本發明的精神和範 圍。因此，那些說明書和圖例應被視為是說明性的，並非 限制本發明的應用範圍。
O:\59\59535.PTD 第23頁

Claims (1)

  1. 秦號 88113748 6 年C/ ΆΗ日 修正 六、申請專利範圍 1. 一種在電腦系統中操作多工位址和資料匯流排之方 法，包括以下的步驟： 根據設定的條件仲裁競爭存取匯流排的位址和資料要 求，及 根據仲裁結果指定匯流排使用權給位址或資料要求。 2. 如申請專利範圍第1項之方法，其中仲裁步驟包括決 定在多工匯流排上的未決資料交易數是否超過設定的臨界 值。 3. 如申請專利範圍第1項之方法，其中仲裁步驟包括決 定在多工匯流排上的未決刺探交易數是否超過設定的臨界 值。 4. 如申請專利範圍第1項之方法，其令仲裁步驟包括認 定當不考慮其它因素時一資料要求是否為仲裁步驟中的多 數要求。 5. 如申請專利範圍第1項之方法，其中仲裁步驟包括認 定當不考慮其它因素時一位址要求是否為仲裁步驟中的多 數要求。 6 .如申請專利範圍第1項之方法，包括修改仲裁條件的 ..步驟。 7.如申請專利範圍第6項之方法，其中仲裁條件可由電 腦系統中的作業系統所修改。 8 .如申請專利範圍第6項之方法，其中仲裁條件可由電 腦系統中的應用程式所修改。 9 .如申請專利範圍第6項之方法，包括修改在仲裁步驟
    O:\59\59535.ptc 第1頁 2001. 06. 15. 025
    """~ 1 1 _· I ............ 一 六、申請專利範圍 中在多工匯流排上的許多未決交易用以比較的臨界值的步 驟。 1 0. —種匯流排介面，其在電腦系統中和多工匯流排相 連，包含： 仲裁邏輯用以根據設定的條件仲裁競爭存取多工匯流 排的位址和資料要求’及 選擇邏輯用以根據仲裁結果指定匯流排使用權給位址 或資料要求。 11.如申請專利範圍第1 0項之匯流排介面，其中仲裁邏 輯是可根據許多仲裁方法之一做調整以仲裁競爭存取多工 匯流排的位址和資料要求。 1 2.如申請專利範圍第1 1項之匯流排介面，其中仲裁邏 輯是可由電腦系統中的作業系統和/或應用程式所修改。 1 3.如申請專利範圍第1 0項之匯流排介面，其中仲裁邏 輯是用於決定在多工匯流排上的未決資料交易數設定的資 料臨界值，以及在多工匯流排上的未決資料交易數是否超 過此臨界值。 1 4.如申請專利範圍第1 0項之匯流排介面，其中仲裁邏 輯是用於決定在多工匯流排上的未決刺探交易數設定的刺 探臨界值，以及在多工匯流排上的未決刺探交易數是否超 過此臨界值。 1 5.如申請專利範圍第1 0項之匯流排介面，其中仲裁邏 輯是認定當不考慮其它因素時一資料要求是否為仲裁步驟 中的多數要求^
    O:\59\59535.ptc 第2頁 2001. 06. 15. 026
    Ch (不菊无案號88113了48 7 ^ 年月 曰 修正 六、申請專利範圍 1 6.如申請專利範圍第1 0項之匯流排介面，其中仲裁邏 輯是認定當不考慮其它因素時一位址要求是否為仲裁步驟 中的多數要求。 1 7.如申請專利範圍第1 0項之匯流排介面，包含一暫存 器用於儲存可由仲裁邏輯存取的臨界值以仲裁資料和位址 要求，此臨界值可被動態調整。 1 8. —種匯流排管理者，其在電腦系統中連結到多工匯 流排，包含： 仲裁邏輯用以根據設定的條件仲裁競爭存取多工匯流 排的位址和資料要求•及 選擇邏輯用以根據仲裁結果指定匯流排使用權給位址 或資料要求。 1 9.如申請專利範圍第1 8項之匯流排管理者，其中仲裁 邏輯是用於決定多工匯流排上的未決資料交易數是否超過 設定的資料臨界值。 2 〇.如申請專利範圍第1 8項之匯流排管理者，其卡仲裁 邏輯是用於決定多工匯流排上的未決刺探交易數是否超過 設定的刺探臨界值》 2 1.如申請專利範圍第1 8項之匯流排管理者，包含第一 暫存器用於儲存可由仲裁邏輯存取的臨界值以仲裁資料和 位址要求，此臨界值可被動態調整。 2 2 ·如申請專利範圍第1 8項之匯流排管理者，包含第二 暫存器用於儲存多工匯流排上的未決交易數目。 2 3.如申請專利範圍第2 2項之匯流排管理者，其中第二
    O:\59\59S35.ptc 第3頁 2001. 06. 15. 027
    案號 88H3748 六、申請專利範圍
    修正 暫存器用於儲存多工匯流排上的未決資料交易數目。 2 4.如申請專利範圍第2 2項之匯流排管理者，其中第二 暫存器用於儲存多工匯流排上的未決刺探交易數目。 2 5.如申請專利範圍第1 8項之匯流排管理者，包含一處 理器。 2 6.如申請專利範圍第1 8項之匯流排管理者，包含一匯 流排橋接器。 2 7. —種匯流排介面，其在電腦系統中和多工匯流排相 連，包含： 仲裁裝置用以根據設定的條件仲裁競爭存取多工匯流 排的第一和第二種形式的要求，及 選擇邏輯用以根據仲裁結果指定匯流排使用權給第一 或第二種形式的要求。 2 8. —種電腦系統，包含： 一匯流排； 一連結到匯流排的匯流排管理者，其包含： 仲裁邏輯用以根據設定的條件仲裁競爭存取多工匯 流排的第一和第二要求，其中第一和第二要求是由匯流排 管理者提出並且是不同的要求形式；及 選擇邏輯用以根據仲裁結果指定匯流排使用權給第 一或第二要求。 2 9.如申請專利範圍第2 8項之電腦系統，其中仲裁邏輯 是用於決定匯流排上的未決交易數是否超過設定的臨界 值0
    O:\59\59535.ptc 第4頁 2001.06.15. 028
    %修κ補充 案號 88113748 Ql It a 修正 六、申請專利範圍 3 0.如申請專利範圍第2 9項之電腦系統 是用於決定多工匯流排上的第一種形式的 超過設定的第一臨界值。 3 1.如申請專利範圍第2 9項之電腦系統 是用於決定多工匯流排上的第二種形式的 超過設定的第二臨界值。 3 2,如申請專利範圍第1 8項之電腦系統 理者包含一暫存器用於儲存可由仲裁邏輯 仲裁資料和位址要求，此臨界值可由電腦 統或應用程式動態調整。 3 3 .如申請專利範圍第2 8項之電腦系統 理者包含一處理器a 3 4.如申請專利範圍第2 8項之電腦系統 理者包含一匯流排橋接器。 3 5 ·如申請專利範圍第2 8項之電腦系統 含一外部匯流排。 3 6 .如申請專利範圍第2 8項之電腦系統 含一後方匯流排用於連結處理器和快取資 ，其中仲裁邏輯 未決交易數是否 ，其中仲裁邏輯 未決交易數是否 ，其中匯流排管 存取的臨界值以 系統中的作業系 ，其中匯流排管 ，其中匯流排管 ，其中匯流排包 ，其中匯流排包 源。
    O:\59\59535.pcc 第5頁 2001. 06. 15. 029
TW088113748A 1998-08-28 1999-08-11 Method and apparatus for operating an adaptive, multiplexed address and data bus within a computer system TW455768B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/141,970 US6209053B1 (en) 1998-08-28 1998-08-28 Method and apparatus for operating an adaptive multiplexed address and data bus within a computer system

Publications (1)

Publication Number Publication Date
TW455768B true TW455768B (en) 2001-09-21

Family

ID=22498027

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088113748A TW455768B (en) 1998-08-28 1999-08-11 Method and apparatus for operating an adaptive, multiplexed address and data bus within a computer system

Country Status (9)

Country Link
US (1) US6209053B1 (zh)
KR (1) KR100393168B1 (zh)
CN (1) CN1265301C (zh)
AU (1) AU5680799A (zh)
DE (1) DE19983506B3 (zh)
GB (1) GB2357870B (zh)
HK (1) HK1035046A1 (zh)
TW (1) TW455768B (zh)
WO (1) WO2000013092A2 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7197589B1 (en) * 1999-05-21 2007-03-27 Silicon Graphics, Inc. System and method for providing access to a bus
CN1129071C (zh) * 1999-10-27 2003-11-26 盖内蒂克瓦尔有限公司 元件之间的通道传输结构及其传输方法
US7187741B2 (en) * 2001-10-31 2007-03-06 Nxp B.V. Clock domain crossing FIFO
US7062582B1 (en) 2003-03-14 2006-06-13 Marvell International Ltd. Method and apparatus for bus arbitration dynamic priority based on waiting period
US7979766B2 (en) * 2004-09-08 2011-07-12 Centre For Development Of Telematics Architecture for a message bus
US7350051B2 (en) * 2005-02-09 2008-03-25 International Business Machines Corporation Method to optimize effective page number to real page number translation path from page table entries match resumption of execution stream
US7802061B2 (en) * 2006-12-21 2010-09-21 Intel Corporation Command-based control of NAND flash memory
US7814253B2 (en) * 2007-04-16 2010-10-12 Nvidia Corporation Resource arbiter
US7673087B1 (en) * 2008-03-27 2010-03-02 Xilinx, Inc. Arbitration for an embedded processor block core in an integrated circuit
TWI397808B (zh) * 2009-07-16 2013-06-01 Via Tech Inc 多處理器系統及其動態省電方法
US8667197B2 (en) 2010-09-08 2014-03-04 Intel Corporation Providing a fine-grained arbitration system
US9164886B1 (en) 2010-09-21 2015-10-20 Western Digital Technologies, Inc. System and method for multistage processing in a memory storage subsystem
US20140164659A1 (en) * 2012-12-06 2014-06-12 Wasim Quddus Regulating access to slave devices
US9703711B2 (en) * 2015-08-19 2017-07-11 International Business Machines Corporation Managing cache coherence for memory caches
US10944694B2 (en) * 2016-12-06 2021-03-09 Hewlett Packard Enterprise Development Lp Predictive arbitration circuit
US10452573B2 (en) 2016-12-06 2019-10-22 Hewlett Packard Enterprise Development Lp Scripted arbitration circuit
US10721185B2 (en) 2016-12-06 2020-07-21 Hewlett Packard Enterprise Development Lp Age-based arbitration circuit
US10237198B2 (en) 2016-12-06 2019-03-19 Hewlett Packard Enterprise Development Lp Shared-credit arbitration circuit
US10693811B2 (en) 2018-09-28 2020-06-23 Hewlett Packard Enterprise Development Lp Age class based arbitration
US11176038B2 (en) 2019-09-30 2021-11-16 International Business Machines Corporation Cache-inhibited write operations
CN112527205A (zh) * 2020-12-16 2021-03-19 江苏国科微电子有限公司 一种数据安全防护方法、装置、设备及介质

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4449207A (en) 1982-04-29 1984-05-15 Intel Corporation Byte-wide dynamic RAM with multiplexed internal buses
US4766536A (en) * 1984-04-19 1988-08-23 Rational Computer bus apparatus with distributed arbitration
US5347648A (en) * 1990-06-29 1994-09-13 Digital Equipment Corporation Ensuring write ordering under writeback cache error conditions
US5404482A (en) * 1990-06-29 1995-04-04 Digital Equipment Corporation Processor and method for preventing access to a locked memory block by recording a lock in a content addressable memory with outstanding cache fills
US5278984A (en) * 1990-12-19 1994-01-11 Bull Hn Information Systems Inc. Method for managing requests by specifying time intervals for transmitting a minimum number of messages for specific destinations and priority levels
US5369651A (en) 1992-06-30 1994-11-29 Intel Corporation Multiplexed byte enable bus for partial word writes to ECC protected memory
US5568620A (en) 1993-06-30 1996-10-22 Intel Corporation Method and apparatus for performing bus transactions in a computer system
US5522054A (en) * 1993-09-13 1996-05-28 Compaq Computer Corporation Dynamic control of outstanding hard disk read requests for sequential and random operations
US5455915A (en) 1993-12-16 1995-10-03 Intel Corporation Computer system with bridge circuitry having input/output multiplexers and third direct unidirectional path for data transfer between buses operating at different rates
US5627991A (en) 1993-12-28 1997-05-06 Intel Corporation Cache memory having a multiplexor assembly for ordering output on a data chunk basis
US5535345A (en) 1994-05-12 1996-07-09 Intel Corporation Method and apparatus for sequencing misaligned external bus transactions in which the order of completion of corresponding split transaction requests is guaranteed
US5606672A (en) 1995-01-27 1997-02-25 Intel Corporation Method and apparatus for multiplexing signals from a bus bridge to an ISA bus interface and an ATA bus interface
US5608892A (en) * 1995-06-09 1997-03-04 Alantec Corporation Active cache for a microprocessor
US5717876A (en) * 1996-02-26 1998-02-10 International Business Machines Corporation Method for avoiding livelock on bus bridge receiving multiple requests
EP0832459B1 (en) * 1996-03-15 2005-06-29 Sun Microsystems, Inc. Split transaction snooping bus and method of arbitration
US5829033A (en) * 1996-07-01 1998-10-27 Sun Microsystems, Inc. Optimizing responses in a coherent distributed electronic system including a computer system
US5978874A (en) * 1996-07-01 1999-11-02 Sun Microsystems, Inc. Implementing snooping on a split-transaction computer system bus
US5954809A (en) * 1996-07-19 1999-09-21 Compaq Computer Corporation Circuit for handling distributed arbitration in a computer system having multiple arbiters
US5936960A (en) * 1997-03-07 1999-08-10 Advanced Micro Devices, Inc. Apparatus for and method of communicating among devices interconnected on a bus

Also Published As

Publication number Publication date
GB0104703D0 (en) 2001-04-11
WO2000013092A3 (en) 2000-11-16
GB2357870B (en) 2003-04-09
HK1035046A1 (en) 2001-11-09
CN1265301C (zh) 2006-07-19
DE19983506T1 (de) 2001-07-12
KR20010073009A (ko) 2001-07-31
KR100393168B1 (ko) 2003-07-31
DE19983506B3 (de) 2013-08-22
WO2000013092A2 (en) 2000-03-09
GB2357870A (en) 2001-07-04
AU5680799A (en) 2000-03-21
CN1342287A (zh) 2002-03-27
US6209053B1 (en) 2001-03-27

Similar Documents

Publication Publication Date Title
TW455768B (en) Method and apparatus for operating an adaptive, multiplexed address and data bus within a computer system
EP1046111B1 (en) Data transferring in source-synchronous and common clock protocols
JP4194274B2 (ja) クアド・ポンプ・バス・アーキテクチャおよびプロトコル
US6018792A (en) Apparatus for performing a low latency memory read with concurrent snoop
EP1723535B1 (en) Method and apparatus for supporting delayed transactions of multi-function pci devices in pci bridges
US5919254A (en) Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system
JP3696012B2 (ja) 書込み動作順序付けバスブリッジ
WO1995032474A1 (en) Method and apparatus for maintaining transaction ordering and supporting deferred replies in a bus bridge
US5911053A (en) Method and apparatus for changing data transfer widths in a computer system
US5388223A (en) 1-bit token ring arbitration architecture
US6108735A (en) Method and apparatus for responding to unclaimed bus transactions
US5951667A (en) Method and apparatus for connecting expansion buses to a peripheral component interconnect bus
US6970962B2 (en) Transfer request pipeline throttling
US5933612A (en) Deadlock avoidance in a split-bus computer system
EP0530846A2 (en) Bus coupling interface
US5923857A (en) Method and apparatus for ordering writeback data transfers on a bus
US6493802B1 (en) Method and apparatus for performing speculative memory fills into a microprocessor
EP1306766A1 (en) Method and apparatus for providing address parity checking for multiple overlapping address spaces on a shared bus
WO1998010350A1 (en) A data flow control mechanism for a bus supporting two-and three-agent transactions
JPH11232215A (ja) バスコントローラ、バスマスタ装置及びバス制御システムの制御方法
Desgin LESSON 7: ELEMENTS OF BUS DESIGN

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees