TW441073B - Electrostatic discharge protection circuit for integrated circuit - Google Patents

Description

4 41 0 73 5764twf.d〇c/006 A7

五、發明説明（/ ) {請先閱請背面之注意事項再填寫本頁) 本發明是有關於一種靜電放電（Electrical Static Discharge ’簡稱ESD)保護電路，且特別是有關於一種利用 基底觸發之ESD保護電路，在ESD發生時，能提早觸發寄 生雙載子接面電晶體（Bipolar Junction Transistor，簡稱BJT) 開啓，增強ESD保護效能。 -線 在積體電路(1C)例如動態隨機存取記憶體(DRAM)、靜 態隨機存取記憶體（SRAM)的製造過程中或是晶片完成 後’靜電放電事件常是導致積體電路損壞的主要原因。例 如在地毯上行走的人體，於相對濕度（RH)較高的情況下可 檢測出約帶有幾百至幾千伏的靜電，而於相對濕度較低的 情況下則可檢測出約帶有一萬伏以上的靜電。當這些帶電 體接觸到晶片時，將會向晶片放電，結果有可能造成晶片 失效。於是，爲了避免靜電放電損傷晶片，各種防制靜電 放電的方法便因應而生。最常見的習知作法是利用硬體防 制靜電放電，也就是在內部電路(Internal Circuit)與每一焊 墊(Pad)間，均設計一晶片嵌入式(On-Chip)的靜電放電保護 電路以保護其內部電路。 經濟部智慧財產局員工消費合作社印製 再者，由於閘極氧化層之形成厚度會隨著製程集積度 增加而縮小，使得閘極氧化層的崩潰電壓將逐步逼近源極/ 汲極接面崩潰電壓’甚或更低’此時原來的ESD保護電路 設計效能將大打折扣。此外’內部電路多半依循最小設計 準則(Minimum Design Rules)設計，且未適當地設§十(例如接 觸窗到擴散區的邊緣以及接觸窗到閘極邊緣均需要足夠的 空間）以抵抗巨大的靜電放電暫態電流（ESD Transient 本紙張尺度逍用中國固家標準^呢以4^。〗0/29^^·*) 經濟部智慧財產局員工消費合作社印製 4 41 0 7 3 5764twf.doc/006 A 7 __ B7 五、發明説明（I) Current)，致使在高集積度的情況下，晶片極容易受到靜電 放電的損害。所以，靜電放電的問題已成爲深次微米積體 電路故障的主要原因之一，故如何有效提昇靜電放電保護 電路的效能乃爲目前業界所亟盼的。 請參照第1圖，其繪示的是傳統一種cascode靜電放 電保護電路的電路圖，配置於輸出入焊墊10與內部電路12 間，且其係由兩個N型金氧半(NM0S)電晶體U、16與一 個P型金氧半（PM0S)電晶體18所組成。 依照第1圖之電路架構，基於可靠度(reliability)之考 量，提供兩個串接的NM0S電晶體14與16將可以使可靠 度提高，但由於分壓的緣故及電壓耦合效應使串接之 NM0S電晶體14的汲極-源極電壓Vds變小，汲極累增接 面效應（drainjunction avalanche effect)變差，故 ESD 保護效 能比傳統的閘極P-N結構還要差。此外，欲讓NM0S電晶 體14之汲極與NM0S電晶體16之源極間的寄生雙載子接 面電晶體（B〗T)20開啓，所需的觸發電壓必須提高（換言 之，驟回觸發電壓（snapback trigger voltage)增加）’此舉將 會造成ESD保護效能降低。 因此，對混合輸出入電路而言，如何讓cascode電路 結構在可靠度與ESD保護效能都能兼顧’非常重要。 有鑒於此，本發明提出一種積體電路之靜電放電保護 電路，配置於輸出入焊墊與內部電路間，且主要係由三個 NM0S電晶體與兩個PM0S電晶體所組成。第一NM0S電晶 體之汲極耦接輸出入焊墊，其閘極耦接電壓源。第二NM0S 4 本紙張尺度適^中國國家標率（CNS ) A4規格（2丨0X297公釐) -------- i^-------1T------.#- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 41 0 7 3 5764twf.doc/006 A7 ' __B7 五'發明説明（3) 電晶體之汲極耦接第一NMOS電晶體之源極，其源極與閘極 都耦接至接地電壓。第三NMOS電晶體之源極耦接輸出入焊 墊，其閘極與基底都耦接至接地電壓，其汲極耦接電壓源。 第一PMOS電晶體之汲極耦接接地電壓與第二NMOS電晶體 之基底，其源極與基底都耦接至輸出入焊墊，其閘極耦接 電壓源。以及，第二PMOS電晶體之源極與閘極都耦接至電 壓源，其汲極耦接輸出入焊墊，其基底耦接第三NMOS電晶 體之汲極。此外，本發明之積體電路之靜電放電保護電路 更包括第一電阻與第二電阻，其都是用以做爲限流之用， 其中第一電阻配置於第一 PMOS電晶體之汲極與接地電壓 間，以及第二電阻配置於第三NMOS電晶體之汲極與電壓源 間。 本發明提出之積體電路之靜電放電保護電路，當ESD 發生時，無論是正應力至接地電壓或負應力至電壓源的情 況下，都可藉由觸發第二NMOS電晶體或第二PMOS電晶 體之基底與源極間的接面，提早觸發其寄生雙載子接面電 晶體開啓，並將ESD應力放電至接地電壓與電壓源上，達 到增強ESD保護效能的目的。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 第1圖繪示的是傳統一種cascode靜電放電保護電路 的電路圖； 5 本纸張尺度逍用( CNS ) Λ4規格_( 210X297公楚1 ----— ----------t------、*τ------i (請先閲讀背面之注^h項再填寫本頁) 經濟部智慧財產局員工涓費合作社印製 441 073 5764twf.doc/006 A7 ' B7 五、發明説明（f) 第2圖繪示的是依照本發明一較佳實施例的一種靜電 放電保護電路的電路圖； 第3圖繪示的是本發明之靜電放電保護電路在正常操 作下的電路示意圖； 第4A圖繪示的是本發明之靜電放電保護電路在正應 力至電壓源的狀況下的電路示意圖； 第4B圖繪示的是本發明之靜電放電保護電路在正應 力至接地電壓的狀況下的電路示意圖； 第5A圖繪示的是本發明之靜電放電保護電路在負應 力至接地電壓的狀況下的電路示意圖； 第5B圖繪示的是本發明之靜電放電保護電路在負應 力至電壓源的狀況下的電路示意圖；以及 第6圖繪示的是本發明之ESD保護電路在正應力至接 地電壓的狀況下，各相關節點的模擬結果曲線變化圖。 圖式之標號說明： 10、32 :輸出入焊墊 12、34 :內部電路 14、16、36、38、40 : NMOS 電晶體 18、42、44 : PMOS 電晶體 20 :寄生雙載子接面電晶體 30 :本發明之靜電放電保護電路 46、48 :電阻 50、52 :寄生二極體 101 :輸出入焊墊之電壓-時間的曲線變化 (請先閲請背面之注意事項再填寫本頁) 本紙浪尺度適用中國國家標半（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 ^41 073 5764twf.d〇c/006 人 7 . ___B7 五、發明説明（f) 102 :電壓源焊墊VDD之電壓-時間的曲線變化 103 :節點N1之電壓-時間的曲線變化 實施例 請參照第2圖，其繪示的是依照本發明一較佳實施例 的一種靜電放電保護電路的電路圖。 在第2圖中，本發明之靜電放電保護電路30配置於 輸出入焊墊32與內部電路34間，主要包括三個NMOS電 晶體36、38與40以及兩個PMOS電晶體42與44。此外， 靜電放電保護電路30更包括兩個電阻46與48，其係用以 做爲限流之用。 各元件之連接關係如下所述。NMOS電晶體36之汲極 耦接輸出入焊墊32，其閘極耦接電壓源VDD (或稱之爲電 壓源焊墊），其源極耦接NMOS電晶體38之汲極。NMOS 電晶體38之閘極與源極都耦接至接地電壓VSS (或稱之爲 接地焊墊）。NMOS電晶體40之源極耦接輸出入焊墊32， 其閘極與基底都耦接至接地電壓VSS，其汲極耦接PM0S 電晶體44之基底。PMOS電晶體42之源極與基底都耦接輸 出入焊墊32，其閘極耦接電壓源VDD。PM0S電晶體44 之源極與閘極都耦接至電壓源VDD，其汲極耦接輸出入焊 墊32。以及，電阻46之一端耦接電壓源VDD，其另一端 耦接PMOS電晶體44之基底。電阻48之一端耦接至接地 電壓VSS，其另一端耦接NMOS電晶體38之基底。 本發明提出之靜電放電保護電路30,其各種可能發生 的ESD應力狀況，將詳細說明如下。 ------^---ί ------,tT-----ά. (請先閱讀背面之注意事項再填寫本頁> A4说格（210X297公釐） 4 410/3 5764twf.doc/006 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（6) 在正常操作時，由於NMOS電晶體40之閘極耦接至 接地電壓VSS，以及PMOS電晶體42之閜極耦接至電壓源 VDD，故NMOS電晶體40與PMOS電晶體42均爲關閉（off) 狀態，此時ESD保護電路30的電路架構如第3圖所示， .其與傳統結構一樣。此外，NM0S電晶體36與PM0S電晶 體44也是關閉的，故無漏電流路徑，因此並不會影響到正 常操作。 當ESD發生時，以正應力至電壓源（Positive stress to VDD)爲例，此時ESD保護電路30的電路架構如第4A圖所 示。由於PM0S電晶體44的寄生二極體50將因順向偏壓 的特性，使得來自輸出入焊墊32之正應力電壓將會透過寄 生二極體50至電壓源焊墊VDD而放電，換言之，此時PM0S 電晶體44的寄生二極體50提供了 一放電路徑。 另一方面，以正應力至接地電壓(Positive stress to VSS) 爲例，此時ESD保護電路30的電路架構如第4B圖所示。 由於電壓源焊墊VDD爲浮置狀態(在非正常操作狀態下）， 此時從輸出入焊墊32進入之正應力電壓，將會經由PM0S 電晶體44之汲極-基底間的寄生二極體50，並透過電阻46 耦合至電壓源焊墊VDD。接著，流至電壓源焊墊VDD上的 正應力電壓，將會被傳導至PM0S電晶體42之閘極。然後’ 利用PM0S電晶體42之汲極-閘極間的重疊電容(overlap capacitor)，將傳導至PMOS電晶體42之閘極上的正應力電 壓耦合至其汲極端如圖中之節點N1所示，來觸發NM0S 電晶體38之基底與源極間的接面，使NM0S電晶體38與 (請先閱讀背面之注意事項再填寫本頁) •絮· ,1: 丨線 本紙張尺度逍用t國國家標準（CNS > A4规格（210X297公釐） 441 0 73 5 764twf.doc/006 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（7 ) 36形成之寄/生ΒΓΓ開啓，而使得從輸出入焊墊32進入之 正應力電壓可依序透過NMOS電晶體36與38至接地焊墊 VSS放電。 當然，同樣情形也發生在負應力的情況下。當負應力 之ESD發生時，以負應力至接地電壓（Negative stress to VSS) 爲例，此時ESD保護電路30的電路架構如第5A圖所示° 此時，NM0S電晶體38的寄生二極體52提供了一放電路 徑，使得來自輸出入焊墊32之負應力電壓可透過此寄生一 極體52至接地焊墊VSS而放電。 另一方面，以負應力至電壓源(Negative stress to VDD) 爲例，此時ESD保護電路30的電路架構如第5B圖所示。 同樣地，由於接地焊墊VSS爲浮置狀態(在非正常操作狀態 下），此時從輸出入焊墊32進入之負應力電壓’將會經由 NM0S電晶體38之汲極-基底間的寄生二極體52，並透過 電阻48耦合至接地焊墊VSS。接著，流至接地焊墊VSS 上的負應力電壓，將會被傳導至NM0S電晶體40之閘極。 然後，利用NM0S電晶體40之汲極-閘極間的重疊電容’ 將傳導至NM0S電晶體40之閘極上的負應力電壓耦合至其 汲極端如圖中之節點N2所示，來觸發PM0S電晶體44之 基底與源極間的接面，使PM0S電晶體44之寄生BJT開 啓，而使得從輸出入焊墊32進入之負應力電壓可透過 PM0S電晶體44至電壓源焊墊VDD放電。 說明至此，本發明之ESD保護電路30之各種可能發 生的ESD應力狀況已詳述於上。換言之，本發明係利用基 (請先閲讀背面之注意事項再填寫本頁) -* 丨絲 本紙張尺度適用中國國家棣芈（CNS > A4規格（210X297公釐）

5764twf.doc/006 . _ A7 -_______ B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（ί) 底觸發之BSD保護電路’在ESD應力的狀況下，能提早觸 發cascode寄生BJT開啓，以達到增強Esd保護效能的目 的。此外’依照本發明之電路架構，無須增加額外離子植 入的光罩及製程步驟，如此將可增強製程的競爭力，同時 也可降低成本。 請同時參照第4B圖與第6圖。第6圖繪示的是本發 明之ESD保護電路在正應力至接地電壓的狀況下，各相關 節點的模擬結果曲線變化圖，並以此爲範例來說明。 在第6圖中，曲線ιοί代表輸出入焊墊32之電壓-時 間(V-T)的變化情形，曲線丨〇2代表電壓源焊墊VDD之電壓 -時間的變化情形，以及曲線103代表節點N1的電壓-時間 的變化情形。很明顯的，當輸出入焊墊32之電壓在上升過 程中時，此時節點N1的電壓將很快的到達約0.7V，使得 NM0S電晶體38在極短的時間（小於1奈秒(ns))內被迅速導 通，藉以讓來自輸出入焊墊32之正應力電壓可透過NM0S 電晶體38至接地焊墊VSS放電。 綜上所述，依照本發明之積體電路之靜電放電保護電 路，當ESD發生時，無論是正應力至接地電壓或負應力至 電壓源的情況下，都可藉由觸發NM0S電晶體38或PM0S 電晶體44之基底與源極間的接面，提早觸發其寄生雙載子 接面電晶體開啓，並將ESD應力放電至接地電壓VSS與電 壓源VDD上，大幅增強ESD保護效能。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 ：---Ί· 1^.------il----- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國®家揉準（CNS ) A4規格（210X297公嫠） 441 073 5764twf.doc/006 A 7 B7五、發明説明（7)和範圍內，當可作各種之更動與潤飾’因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 ---------裝— * (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210XM7公釐）

Claims (1)

1. 4 41 0 73 5764twf.doc/006 A8B8C8D8 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 1. 一種積體電路之靜電放電保護電路，配置於一輸出 入焊墊與一內部電路間，包括： 一第一 NMOS電晶體，其汲極耦接該輸出入焊墊，其 閘極耦接一電壓源； 一第二NMOS電晶體，其汲極耦接該第一 NMOS電晶 體之源極，其源極與閛極都耦接至一接地電壓； 一第三NMOS電晶體，其源極耦接該輸出入焊墊，其 閘極與基底都耦接至該接地電壓，其汲極耦接該電壓源； 一第一 PMOS電晶體，其汲極耦接該接地電壓與該第 二NMOS電晶體之基底，其源極與基底都耦接至該輸出入 焊墊，其閘極耦接該電壓源；以及 一第二PMOS電晶體，其源極與閘極都耦接至該電壓 源，其汲極耦接該輸出入焊墊，其基底耦接該第三NMOS 電晶體之汲極。 2. 如申請專利範圍第1項所述之積體電路之靜電放電 保護電路，更包括一電阻，配置於該第一PMOS電晶體之汲 極與該接地電壓間，用以做爲限流之用。 3. 如申請專利範圍第1項所述之積體電路之靜電放電 保護電路，更包括一電阻，配置於該第三NMOS電晶體之汲 極與該電壓源間，用以做爲限流之用。 ---------·----裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）