TW440764B - Multi-way cache apparatus and method - Google Patents

Description

^ 4407 6 4 五、發明說明G) 先前申請案的參考 本申請案已於1 9 98年4月？η η + β ± * 號為〇9/m，571。 曰在吳國申請，專利申請編 發明領域 爲關於處理器與記憶趙，且尤其相關於多路 發明背景 在】式及掌上型應用的廣泛使，更低的電源損耗 微5理器及微控制器的設計中變 式控制系統-般會包含-中央處理單元(⑽)以及多 J =態的記憶體及周邊裝置。此不同形態的記憶體可 積體電路外部及/或在同一個積體電 ^ 匕3咼速緩衝記憶體，ROM (唯讀記憶體）， 从及不同的SRAM(靜態隨機存取記憶體）裂置。 要=-=的外部主記憶體需要相當大量的能量與時 為-二俺一：小’較快及更有效率的記憶體，有時參考 ^速緩衝記憶H,彳以用S此積肖電路上來降低對主 6己憶體存取的次數。要將此積體電路維持儘可能的小，只 I含必要數目的記憶體在此積體電路板上。 外-高t緩衝TAG經常被用來增加高速緩衝記憶體的效 ^。此南速緩衝TAG接收-由微處理器提供的川位址並決 2所要求的指令及/或資料是否出現在此高速緩衝記憶 ，中。如果所要求的指令不在此高速緩衝記憶體中，此微 <理器則必須從主記憶體中取出此指彳。在指令被寫入到 I麵

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44 07 6 4 五 '發明說明（2) 高速緩衝記憶體中時，此指令位 -TAG陣列中。此高速緩衝TAG還有位在 產生的位址㈣，便算//上7?此…位址與處理器 此高速緩衝纪悻體中。如表示出所要求的資料位在 址不相同，便算發生—高速器產生的位址與纖位 出該要求資料並不在此失每，而相符k號表示 定-有效位元做為部份的TAG:/:體中。另夕卜’可以設 期内使储存的TAG位址之的有高速緩衝的比較週 使用傳統的高速緩衝方法，格。 一 記憶體的效率會受到矛 彳多的應用中，南速緩衝 多的高速緩衝失誤及外要求的負面影響而導致許 的應用中，特別重視有=憶體存· °另外’在低電源 的是高速緩衝呓悔#沾ί电源管理來處理資源。所冀望 高速緩衝命中率：心t供增加處理效率，例如，較高的 因此’ 較低的電源消耗。 圖式簡述. 改善的高速緩衝裝置及方法。 本發明的^ = ^ ^附的申請專利範圍中有特別的指出，而 加以揭示Ϊ其^色係藉由下面的詳盡說明併同隨付的圖式 上理Λ统的具體實例 圖3為更特二速？衝記憶體的具體實例的方塊圖。 圖2鬲速緩衝記憶體之特定具體實例的

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方塊圖。 定:4Λ7:圖般2:解速缓衝記㈣1使用 之暫存器的特 圖5說明利用圖4暫存器對圖2的高迷 動作之流程圖。 較佳具體實例的詳盡說明 •緩衝意 義體的存取

，體士，’本發明相關於多路高速緩衝記憶體裝置以及利 夕路高速緩衝記憶體的方法。根據本發明的第一個觀 2 ’此裝置為具有多路高速緩衝記憶體的裝置。此裝置包 含有著對應於此多路高速緩衝記憶體之第一路的預定第— 屬性之第一使用者可控制元件；有著對應於此多路高速緩 衝記憶體之第二路的預定第二属性之第二使用者可控制元 件’用來將存取屬性轉移到此多路南速緩衝s己憶體的導 體；第一比較電路，其將此存取屬性與預定第一屬性做比 較來提供第一比較結果；第二比較電路，其將此存取屬性 與預疋第一屬性做比較來提供第二比較結果；第一路控制 $用以根據第一比較結果來選擇性的致能此多路高速 緩衝記憶體的第一路；而第二路控制電路，則是用以根據 第二比較結果來選擇性的致能此 高速缓衝記憶體的第 二路。 根據本發明之另一個觀點，此裝置為一積體電路。此積 電—第—路及第二路的高速缓衝記憶體；苐一儲 一子7C件來儲存第一路高速緩衝的第一儲存屬性；第二儲存 疋件來储存第二路高速緩衝的第二儲存屬性；轉移存取屬

4407 6 4 五、發明說明（4) ' ----- =的導體；以及控制電肖。此控制電路將此存取屬性與此 第一儲存屬性比較來提供第一比較結果並根據第一比較結 果來選擇性的致能第一路的高速緩衝記憶體。此控制電絡 還將此存取屬性與此第二儲存屬性比較來提供第二比軾，结 果並根據第二比較結果來選擇性的致能第二路的高速缓衝 記憶體。 根據本發明之另一個觀點，所揭示的為操作I有多絡高^ 速緩衝記憶體的資料處理系統的方法。此方法^步騨有包 ，起始存取動作；存取此多路的高速緩衝記憶體以回應此 存取動作；提供一已提供的存取屬性到此多路高速缓衝記 憶體做為此存取動作的部份；將此提供的存取屬性與對應 於多路高速緩衝記憶體之第一路的第一存取屬性做比較； 將此，供的存取屬性與對應於多路高速緩衝記憶體之第二 路的苐二存取屑性做比較；才艮據所提供的存取屬性是否 相符於第一儲存的存取屬性來選擇性的致能多路高速煖衝 記憶體的第一路：以及根據所提供的存取屬性是否相符於 第二儲存的存取屬㈣選擇性乡路高速緩衝記憶體 應注意到所採用的特定術 隨附圖式中詳細揭示的特定 的而非企圖在任何方面對後 發明之範疇做限制。 語及運算式以及在詳盡說明及 結構與動作只是做為說明的目 附的申請專利範圍中說明的本 參考圖1 ’說明的是一個處理系統} 〇的具體實例。此處 理系統10包含-處理器12，及一外部記憶體14 β此處理器

第9頁 五、發明說明（5) 12包含一中央處理單元16，一高速缓衝記憶體18，一匯流 排界面22 ’以及其他的模組2〇。此處理器1 2還包含匯流排 24及匯流排26。此匯流排24連接了 CPU 1 6，高速緩衝記憶 體1 8，匯流排界面22以及其他的模組2 0。此匯流排2 6將匯 流排界面22連結到記憶體丨4 ^當揭示一特定的示範性具體 實例的資料處理系統1 〇時，可以嘗試不同的組態並可實作 這種處理系統的替代性具體實例。例如，雖高速緩衝記憶 體1 8已顯示為處理器1 2的一部份，此高速緩衝記憶體可替 代性的暴露在處理器1 2的外面，例如是在外部記憶體丨4之 中。 參考圖2，所揭示的為部份高速緩衝記憶體丨8的特定具 體實例。此部份的高速緩衝記憶體丨8包含一暫存器4 〇，多 路42-48的標籤記憶體陣列，多路5〇_56的資料記憶體陣 =η以及快去控制電路5 8。此高速緩衝控制電路Μ包含 二器80，比較器60，以及存取控制邏輯82。此 2流排24的位址部份並有-標藏值部份“，以及Γ弓ΐ ;66:及字選擇部細。此標籤部份64包含一標藏值 資料到多路標藏陣列42-48。來自索引部祕的 m"?,J 42-48 - -^^： 5〇,。此多路資料陣資科被提供到多路資料陣列 份。 貧钭陣列連結到此匯流排24的雙向資料部 每個標籤陣列，例 到相應的資料陣列， 如標籤陣列（路0)42提供一命中信號 例如資料陣列（路0)50 ,根據標^

第10頁 44076 4 五、發明說明（6) 64與位在索 電路58接收 料。在另外 例如從此多 存取屬性8 7 結果6 1，其 速緩衝路的 84。雖然只 數個高速緩 定的具體實 別形態，例 態。在此具 個資料類別 的控制位元 禁能的不同 基礎的選擇 速緩衝控制 個別的通訊 此高速緩 的資料。例 ...... · 數個高速緩 、料匯流排24 可以根據特 速緩衝記憶 弓1值66 存取屬 的具體 路高速 與來自 接著由 每一個 說明了 衝路之 例中， 如储存 體實例 形態的 來選擇 功能。 性致能 電路與 路徑62 衝控制 如 ，一 衝路的 上接收 定應用 體資源 相關的資料間的比較。此高速緩衝控制 性87 ,位址，及來自匯流排24的控制資 實例中，存取屬性8 7可以局部的產生， 緩衝記憶體1 8之中。比較器6 0被用來將 暫存器80的儲存屬性值比較來產生比較 存取控制邏輯82處理來產生此複數個高 之讀取致能信號8 6以及寫入致能信號 單一個比較器6 0，比較器6 0包含針對複 每一個的複數個單獨的比較器<•在一特 此存取屬性包含所要存取資訊的資料類 在記憶體中資訊的指令形態或是資料形 中的暫存器80包含對應於致能或禁能每 控制位元。另外，暫存器8 〇可以包含其 為此複數個高速緩衝路之每—個致能或 這樣的額外控制位元的範例為以每一路 高速緩衝沖洗的控制位元。另外，此高 此標籤陣列42-48及資料俥列50- 5 6透過 及7 G通訊。 電路5 8係回應於由資料匯流排24上接收 使用者可程式的控制字，其包含針對複 使用者選擇的屬性控制位元，可以從資 並儲存在暫存器80中。如此，暫存器8〇 或用戶需求做彈性及動態的配置多路高

第U頁 4407 6 4 五、發明說明（7) 參考圖3，說明第一標籤陣列路的部份特定具體實例’ 例如此標籤陣列（路〇 )42及部份的對應第一資料陣列路， 例如此資料陣列（路0)50 ^上面說明的部份包含有此標 部份64，索引部份66以及字選擇部份68的暫存器4〇 /此枳 籤部份64係利用比較器65與藉索引部份66而取自此標籤^ 列（路0 ) 42的值做比較，來提供命中信號72。此資^陣列 (路0)50包含複數個資料區塊並由索引值66及字選擇值 所定址。此定址的資料項係由此資料陣列（路〇) 5〇透過 資料匯流排，其為匯流排部份24的部份，輸出。 :併揭示的是路控制電路92 ,其在其輸入上接收讀取致 能信號86以及寫入致能信號84並在其輸出上提供一控制作 號94 »此控制信號94包含同時針對標藏陣列（路〇) 42及資 料陣列（路0) 50的讀取及寫入控制信號，以及其他在每一 路的基礎上所要執行或不執行的功能的相關控制信號。 參考圖4 ,說明在高速緩衝控制電路58中暫存器8〇的特 定，範性具體實例。在此具體實例中，暫存㈣包含複數 個貧料欄位，每個欄位包含複數個資料位元。此暫存器8〇 包含一高速緩衝沖洗欄位102，一資料高速緩衝致能欄位 1 ，以及一指令高速缓衝致能欄位〗〇6。每個攔位 102-106可以包含一或多個控制位元。攔位1〇2的高速緩衝 控制位元每個均與不同的高速緩衝路結合。對於每個高速 緩衝路1在攔位1 〇 2中的特定高速緩衝控制位元將決定該 特定高速緩衝路是否沖洗或清除。當特定高速緩衝路被沖 洗，在該路的資料陣列中的所有資料都是無效的。

第12頁 ^407 6 4 五、發明說明（8) 對每一高速緩衝路，欄位1〇4中之一特定高速缓衝控制 位元將決定出是否該特定高速緩衝路可以用來存取有一資 料類別形態的資料。類似的，對每一高速緩衝路，欄位 106中之一特定高速緩衝控制位元將決定出是否該特定高 速緩衝路可以用來存取有一指令類別形態的資料。雖然只 有揭示資料及指令形態的類別形態，所希望的是上面每一 路的方法及結構可以應用到不同的資料類別上。例如，其 他的控制欄位可用在另外的資料類別形態的定義，例如使 用者類別形態，官理者類別形態，堆疊資料類別形態，以 及非堆疊資料類別形態。 麥考圖5，說明一操作此有多路高速緩衝記憶體之資料 處理系統10的特定方法。&方法包含起始一項存取，例如 =記憶體存取的第一步驟，步驟2〇2，其中位址及屬性資 Λ ΐ提彳1、到一多路鬲速緩衝記憶體。在步驟2 0 4 ’所提供 t屬性貢訊在此多路高速緩體的每一 ’、 這些儲存的属性控制位元可 信號，例如讀取致於=制位A。根據上面的比較’致能 給多路高速緩衛9 寫入致能信號，在步驟MS上提供 定路則根據致的每—路。此高速緩衝記憶體的選 步驟2 0 8 迷加以致能，而非選定路則維持禁能， % '丨丁#网迷鳆衝記情縣技 田+ # 、先，一 21〇,此高球楼計心體冑，如果有问速緩衝命中，多 步驟21 2。另外，一娃社麥與的選疋问速緩衝路繼續 替換的功能被用來決定一高速緩衝

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五、發明說明（9) 輸入項要在接下來的替換動作中 多路高速緩衝記憶體的選定路景4換如=替換功能只受此 則只有選定的高速緩衝路參與U二，速緩衝失誤， 特定的範例，只有選定的高逮緩2 =，步驟214 °如 疋敁衡路可用對應於此適當的 :子”自外部記憶體的資料區塊替換原來的區塊。 按者疋成此存取動作，在步驟216中。 上述的多路高速緩衝裝置及方法有許多的好處。例如， ，某些處理應用t，高速緩衝記憶體的效率可藉由提供較 尚的配置給較常被這樣的應用使用到的特定資料類別形態 而增加。例如，在某些應用中，較高百分比的指令形態資 ，被存取以便處理並因而可從較高的高速緩衝使用率中獲 益。藉由以多路基礎而選擇性的分配高速緩衝資源，這樣 可刀配較佳的咼速緩衝分配〇另外，因為個別的高速緩衝 路可以對特定的資料類別形態做反_選擇，因為對非選擇 的高速緩衝路未使用關連的電源消耗電路而造成電源的節 省。這樣的電源保護在許多的低電源使用的應用特別有 用’例如在低電源下操作的裝置. 因此，在此已揭不一具體實例，其包含至少一操作資料 處理系統的改善多路南速緩衝褽置及方法的較佳具體實 例β很明顯的對那些熟習本技藝的人而言，所揭示的主題 内容可以用多種不同的方式加以修改，並可以假設許多不 同於上面特定從事及說明的較佳形式的許多具體實例，因 此，上面揭示的主題内容應視為說明性而非限制性的，並 到法律所允許的最大範圍，後附的申請專利範圍希望涵蓋

第14頁 44 07 6 4 五、發明說明（ίο) 落入本發明的真實精神與範疇中的所有修改及其他的具體 實例。本發明的範疇由後面的申請專利範圍的最廣允許解 釋及相等事物來決定而非前述的詳盡說明。

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Claims (1)

1. 4407 6 4 六 中請專利範圍

   方1法高速緩衝記憶趙的資料處理系統- 起始一存取動作； 存取此多路高速緩衝記憶體以回應此存取動作； 提供一提供的存取屬性到此多路高速緩衝記憶體做為 部份的存取動作； . 將提供的存取屬性與對應於多路高速緩衝記憶體之第 —路的第一儲存的存取屬性做比較； ° 將提供的存取屬性與對應於多路高速緩衝記憶體之第 二路的第二儲存存取屬性做比較： 根據提供的存取屬性與第一儲存的存取屬性是否相符 來選擇性的致能多路高速緩衝記憶體的第一路；以及 根據提供的存取屬性與第二儲存的存取屬性是否相符 來選擇性的致能多路高速緩衝記憶體的第二路。 2. 如申請專利範圍第1項之方法，其中提供的存取屬 性’第一儲存的存取屬性及第二儲存的存取屬性每一個都 是一個管理者/使用者屬性。 3. 如申請專利範圍第1項之方法，尚包含步驟： 決定出在此存取動作中是否發生局速緩衝失誤’以及 如果發生高速缓衝失誤，則執行一替，動作，使=^ 此存取動作期間僅被選擇性致能的多路南速緩衝§己隐祖 的幾路。 4 ·如申請專利範圍第1項之方法，其中選擇性的致此少 路高速緩衝記憶體的第一路之步雜包含·

   ---—--- 440T64 六、申請專利範圍 選擇性的 體的第一路； 選擇性的 體的第一路。 5.如 提 做為存 提供第一讀取致能性到此多路高速緩衝記憶 以及 B 提供第一寫入致能性到此多路高速緩衝記憶 將 第一路 將 第二路 選 供的存 存取屬 選 供的存 存取屬 申請專 供第二 取動作 第二提 的第三 第二提 的第四 擇性的 取屬性 性是否 擇性的 取屬性 性是否 6. —種積體 有著第一 來儲存 第一儲存元件 用來儲存 第二儲存元件 用來移轉此 用 利範圍 提供的 的一部 供的存 儲存存 供的存 儲存存 致能多 是否符 符合第 致能多 是否符 符合第 電路， 路及第 此高速 此高速 第1項之方法，尚包含步驟： 存取屬性到此多路高速緩衝記憶體， 份； 取屬性與對應到多路高速緩衝記憶體 取屬性做比較： 取肩性與對應到多路南速級衝5己憶體 取屬性做比較； 路高速緩衝記憶體的第一路，根據提 合第一儲存存取屬性以及第二提供的 三儲存的存取屬性；以及 路高速緩衝記憶體的第二路，根攄提 合第二儲存存取屬性以及第二提供的 四儲存的存取屬性° 包含： 二路.的高速缓衡記憶’ 煖衝記憶體第一路的第一儲存屬性的 煖衝記憶體第二路的第二儲存屬性的 t’b存取屬性的導體；以及

   第17頁 440764 六、申請專利範圍 控制電路，其將此存取屬性與第一儲存屬性比較來提 供第一比較結果，而其根據第一比較結果選擇性的致能此 高速緩衝記憶體的第一路，其將此存取屬性與第二儲存屬 性比較來提供第二比較結果，而其根據第二比較結果選擇 性的致能此高速缓衝記憶體的第二路。 7. 如申請專利範圍第6項之積體電路，其中該第一儲存 元件包含第一使用者可程式暫存器位元以及其中該第二儲 存元件包含第二使用者可程式暫存器位元。 8. 如申請專利範圍第6項之積體電路，其中此高速緩衝 記憶體的第一路包含： 第一標籤部份；以及 第一資料部份； 而其中該高速緩衝記憶體的第二路包含： 第二標籤部份；以及 第二資料部份。 9. 如申請專利範圍第6項之積體電路，其中此存取屬 性，第一儲存屬性，以及第二儲存屬性每一個是指令/資 料屬性。 1 0. —種具有多路高速缓衝記憶體之裝置，包含： 第一使用者可程式元件，其具有對應於此多路高速緩 衝記憶體的第一路之預定第一屬性； 第二使用者可程式元件，其具有對應於此多路高速緩 衝記憶體的第二路之預定第二屬性； 將存取屬性轉移到此多路高速緩衝記憶體的導體；

   O:\57\57956.PTD 第18頁 4 4 07 θ4 六、申請專利範圍 第一比較電路，其將此存取屬性與預定第一屬性做比 較來提供第一比較結果； 第二比較電路，其將此存取屬性與預定第二屬性做比 較來提供第二比較結果； 第一路控制電路，用來根據第一比較結果選擇性的致 能此多路高速緩衝記憶體的第一路；以及 第二路控制電路，用來根據第二比較結果選擇性的致 能此多路高速緩衝記憶體的第二路。

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