JP2000029789A - 多経路キャッシュ装置および方法 - Google Patents

多経路キャッシュ装置および方法

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Abstract

(57)【要約】 【課題】 電力消費削減およびキャッシュ・ヒット率上
昇を可能にする多経路キャッシュ（１８）を有する装置
を提供する。 【解決手段】 本装置は、多経路キャッシュの第１経路
に対応する第１属性を有する第１ユーザ制御可能エレメ
ント（１０２，１０４，１０６），多経路キャッシュの
第２経路に対応する第２属性を有する第２ユーザ制御可
能エレメント（１０２，１０４，１０６），アクセス属
性を多経路キャッシュに転送する導体（８７），アクセ
ス属性を第１属性と比較し第１比較結果を与える第１比
較回路（６０），アクセス属性を第２属性と比較し第２
比較結果を与える第２比較回路（６０），第１比較結果
に基づいて多経路キャッシュの第１経路を選択的にイネ
ーブルする第１経路制御回路（９２），および第２比較
結果に基づいて多経路キャッシュの第２経路を選択的に
イネーブルする第２経路制御回路（９２）を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、プロセ
ッサおよびメモリに関し、更に特定すれば、多経路キャ
ッシュ・メモリ(multi-way cache memory)に関するもの
である。
【０００２】
【従来の技術】マイクロプロセッサおよびマイクロコン
トローラの設計において、携帯およびハンドヘルドの用
途における使用が広がったために、低消費電力化が重要
度を増しつつある。典型的な埋め込み型制御システム
は、一般に、中央演算装置（ＣＰＵ）ならびに多種多様
のメモリおよび周辺素子を含む。マイクロコントローラ
を有する集積回路の外部および／または同一集積回路上
には、異なる形式のメモリがある場合があり、メモリに
はキャッシュ・メモリ，ＲＯＭ（リード・オンリ・メモ
リ），および種々のＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）素子が含まれ得る。大きな外部メ
イン・メモリにアクセスするには、大量のエネルギおよ
び時間が必要となる。したがって、時としてキャッシュ
と呼ばれる、より小さく、より高速で、より効率的なメ
モリを集積回路上で用いることにより、メイン・メモリ
へのアクセス回数を減少させる場合がある。集積回路の
サイズを可能な限り小さく抑えるためには、必要なメモ
リだけを集積回路の基板上に含ませる。
【０００３】キャッシュの性能向上を図るために、キャ
ッシュＴＡＧが頻繁に用いられている。キャッシュＴＡ
Ｇは、マイクロプロセッサが与えるＴＡＧアドレスを受
信し、要求された命令および／またはデータがキャッシ
ュ・メモリ内にあるか否かについて判定を行う。要求さ
れた命令がキャッシュ内にない場合、マイクロプロセッ
サはその命令をメイン・メモリから引き出さなければな
らない。命令をキャッシュに書き込む場合、命令のアド
レスの上位側ビットをＴＡＧアレイに格納する。また、
キャッシュＴＡＧは比較器も有し、プロセッサが発生し
たアドレスをＴＡＧアドレスと比較する。ＴＡＧアドレ
スおよびプロセッサが発生したアドレスが同一である場
合、キャッシュ「ヒット」が得られ、一致信号がキャッ
シュＴＡＧによって与えられ、要求されたデータがキャ
ッシュ・メモリ内にあることが示される。プロセッサが
発生したアドレスとＴＡＧアドレスが同一でない場合、
キャッシュ「ミス」が発生し、一致信号は、要求された
データがキャッシュ・メモリ内にないことを示す。加え
て、有効ビットをＴＡＧアドレスの一部としてセット
し、キャッシュの比較サイクルの間格納されているＴＡ
Ｇアドレスの有効なヒットを評価することができる。
【０００４】
【発明が解決しようとする課題】従来のキャッシュ手法
を用いる場合、多くの用途において、アクセス要求の衝
突によってキャッシュ効率に悪影響が及び、多数のキャ
ッシュ・ミス発生および外部メモリ・アクセスの増大を
招く可能性がある。加えて、低電力用途では、処理資源
のために、効率的な電力管理に重点が置かれている。電
力消費削減と共に、キャッシュ・メモリの処理効率向
上、即ち、キャッシュ・ヒット率の上昇が得られれば望
ましいであろう。
【０００５】したがって、改良されたキャッシュ装置お
よび方法が必要とされている。
【０００６】
【課題を解決するための手段】概して言えば、本発明
は、多経路キャッシュ装置および多経路キャッシュを用
いる方法に関する。本発明の第１態様によれば、前述の
装置は、多経路キャッシュを有する装置である。この装
置は、多経路キャッシュの第１経路に対応する所定の第
１属性を有する第１ユーザ制御可能エレメント，多経路
キャッシュの第２経路に対応する所定の第２属性を有す
る第２ユーザ制御可能エレメント，アクセス属性を多経
路キャッシュに転送する導体，アクセス属性を所定の第
１属性と比較し、第１比較結果を与える第１比較回路，
アクセス属性を所定の第２属性と比較し、第２比較結果
を与える第２比較回路，第１比較結果に基づいて、前記
多経路キャッシュの第１経路を選択的にイネーブルする
第１経路制御回路，および第２比較結果に基づいて、前
記多経路キャッシュの第２経路を選択的にイネーブルす
る第２経路制御回路を含む。
【０００７】本発明の別の態様によれば、前述の装置は
集積回路である。この集積回路は、第１経路および第２
経路を有するキャッシュ，キャッシュの第１経路に対す
る第１格納属性を格納する第１格納エレメント，キャッ
シュの第２経路に対する第２格納属性を格納する第２格
納エレメント，アクセス属性を転送する導体，および制
御回路を含む。制御回路は、アクセス属性を第１格納属
性と比較して第１比較結果を与え、第１比較結果に基づ
いてキャッシュの第１経路を選択的にイネーブルする。
また、制御回路は、アクセス属性を第２格納属性と比較
して第２比較結果を与え、第２比較結果に基づいてキャ
ッシュの第２経路を選択的にイネーブルする。
【０００８】本発明の別の態様によれば、多経路キャッ
シュを有するデータ処理システムの動作方法が開示され
る。この方法は、アクセス動作を開始する段階，アクセ
ス動作に応答して、多経路キャッシュにアクセスする段
階，与えられたアクセス属性を前記アクセス動作の一部
として多経路キャッシュに与える段階，与えられたアク
セス属性を、前記多経路キャッシュの第１経路に対応す
る第１格納アクセス属性と比較する段階，与えられたア
クセス属性を、前記多経路キャッシュの第２経路に対応
する第２格納アクセス属性と比較する段階，与えられた
アクセス属性が前記第１格納アクセス属性に一致するか
否かに基づいて、多経路キャッシュの第１経路を選択的
にイネーブルする段階，および与えられたアクセス属性
が第２格納アクセス属性に一致するか否かに基づいて、
多経路キャッシュの第２経路を選択的にイネーブルする
段階から成る。
【０００９】尚、詳細な説明および添付図面において用
いられている特定的な用語および表現ならびに開示され
ている特定的な構造および動作の詳細は、例示の目的の
ためのみのものであり、特許請求の範囲に記載する本発
明の範囲を限定することは全く意図していない。
【００１０】
【発明の実施の形態】本発明は特許請求の範囲に特定し
て指摘されているが、本発明の他の特徴について、添付
図面に関連付けて以下の詳細な説明に開示する。
【００１１】図１を参照し、処理システム１０の一実施
例が示す。処理システム１０は、プロセッサ１２，およ
び外部メモリ１４を含む。プロセッサ１２は、中央演算
装置１６，キャッシュ・メモリ１８，バス・インターフ
ェース２２，およびその他のモジュール２０を含む。ま
た、プロセッサ１２は、バス２４およびバス２６も含
む。バス２４はＣＰＵ１６，キャッシュ１８，バス・イ
ンターフェース２２，およびその他のモジュール２０を
相互接続する。バス２６は、バス・インターフェース２
２をメモリ１４に結合する。尚、データ処理システム１
０の代表的な特定実施例を開示しているが、かかる処理
システムには、様々な構成や代替実施例も実施可能であ
ることも考えられる。例えば、キャッシュ１８はプロセ
ッサ１２の一部として示したが、代わりに、キャッシュ
は、外部メモリ１４内部のように、プロセッサ１２の外
側に配置することも可能である。
【００１２】図２を参照し、キャッシュ１８の一部分の
特定実施例が開示する。このキャッシュ１８の部分は、
レジスタ４０，多数の経路４２ないし４８のためのタグ
・メモリ・アレイ，多数の経路５０ないし５６のための
データ・メモリ・アレイ，およびキャッシュ制御回路５
８を含む。キャッシュ制御回路５８は、レジスタ８０，
比較器６０，およびアクセス制御ロジック８２を含む。
レジスタ４０は、バス２４のアドレス部分を受信し、タ
グ値部分６４，インデックス部分６６，およびワード選
択部分６８を有する。タグ値部分６４は、多経路タグ・
アレイ４２ないし４８に供給するタグ値データを含む。
インデックス部分６６からのデータは、多経路タグ・ア
レイ４２ないし４８および多経路データ・アレイ５０な
いし５６の双方に供給される。ワード選択部分６８から
のデータは、多経路データ・アレイ５０ないし５６に供
給される。多経路データ・アレイは、バス２４の双方向
データ部分に結合されている。
【００１３】タグ・アレイ（経路０）４２のような各タ
グ・アレイは、タグ値６４とインデックス値６６に関し
て突き止められたデータとの間の比較に基づいて、デー
タ・アレイ（経路０）５０のような対応するデータ・ア
レイにヒット信号を与える。キャッシュ制御回路５８
は、アクセス属性８７，アドレスおよび制御データをバ
ス２４から受信する。別の実施例では、アクセス属性８
７は、多経路キャッシュ１８内部からのように、局所的
に発生してもよい。比較器６０を用いて、アクセス属性
８７を、レジスタ８０からの格納されている属性値と比
較し、比較結果６１を生成する。一方、比較結果６１を
アクセス制御ロジック８２で処理し、複数のキャッシュ
経路の各々に対してリード・イネーブル信号８６および
ライト・イネーブル信号８４を発生する。単一の比較器
６０のみを示すが、比較器６０は、複数のキャッシュ経
路の各々に対して複数の個別の比較器を含む。特定実施
例には、アクセス属性が、命令型またはメモリに格納さ
れている情報のデータ型のような、アクセス対象の情報
のデータ・クラス型を含むものもある。本実施例におけ
るレジスタ８０は、データ・クラス型の各々について、
イネーブルまたはディゼーブルに対応する制御ビットを
含む。加えて、レジスタ８０は、複数のキャッシュ経路
の各々についてイネーブルまたはディゼーブルされた種
々の機能を選択するために、他の制御ビットを含むこと
も可能である。かかる追加の制御ビットの例としては、
経路毎に選択的にキャッシュのフラッシング(flushing)
をイネーブルする制御ビットがある。加えて、キャッシ
ュ制御回路は、各通信経路６２，７０を通じて、タグ・
アレイ４２ないし４８およびデータ・アレイ５０ないし
５６と通信する。
【００１４】キャッシュ制御回路５８は、データ・バス
２４から受信したデータに応答する。例えば、複数のキ
ャッシュ経路のために、ユーザ選択属性制御ビットを含
むユーザ・プログラム可能制御ワードをデータ・バス２
４から受信し、レジスタ８０に格納することができる。
このように、レジスタ８０は、柔軟かつ動的に、特定の
用途またはユーザの要望に基づいて、多経路キャッシュ
・メモリ資源を割り当てることができる。
【００１５】図３を参照し、タグ・アレイ（経路０）４
２のような第１タグ・アレイ経路の一部分、およびデー
タ・アレイ（経路０）５０のような対応する第１データ
・アレイ経路の一部分の特定実施例を示す。上述の部分
は、タグ部分６４，インデックス部分６６，およびワー
ド選択部分６８を有するレジスタ４０を含む。比較器６
５を用いて、タグ部分６４を、インデックス部分６６に
よってタグ・アレイ（経路０）４２から引き出した値と
比較し、ヒット信号７２を与える。データ・アレイ（経
路０）５０は、複数のデータ・ブロックを含み、インデ
ックス値６６およびワード選択値６８双方によってアド
レスされる。アドレスされたデータ項目は、バス２４の
一部であるデータ・バスを通じて、データ・アレイ（経
路０）５０から出力される。
【００１６】更に、経路制御回路９２も開示されてい
る。経路制御回路９２は、その入力においてリード・イ
ネーブル信号８６およびライト・イネーブル信号８４を
受信し、その出力に制御信号９４を与える。制御信号９
４は、タグ・アレイ（経路０）４２およびデータ・アレ
イ（経路０）５０双方に対するリードおよびライト制御
信号を含み、更に機能を実行すべきかまたはすべきでな
いかについて、他の関連する制御信号も各経路毎に含
む。
【００１７】図４を参照して、キャッシュ制御回路５８
内部のレジスタ８０の代表的な特定実施例を示す。この
実施例では、レジスタ８０は、複数のデータ・フィール
ドを含み、各フィールドは複数のデータ・ビットを含
む。レジスタ８０は、キャッシュ・フラッシュ・フィー
ルド１０２，データ・キャッシュ・イネーブル・フィー
ルド１０４，および命令キャッシュ・イネーブル・フィ
ールド１０６を含む。フィールド１０２ないし１０６の
各々は、１つ以上の制御ビットを含むことも可能であ
る。フィールド１０２のキャッシュ制御ビットは、各
々、異なるキャッシュ経路と関連付けられている。各キ
ャッシュ経路毎に、フィールド１０２内の特定のキャッ
シュ制御ビットが、当該特定のキャッシュ経路をフラッ
シュするかまたはクリアするかについて判定を行う。特
定のキャッシュ経路をフラッシュする場合、かかる経路
に対する当該データ・アレイ内の全データを無効化す
る。
【００１８】各キャッシュ経路毎に、フィールド１０４
内の特定のキャッシュ制御ビットが、あるデータ・クラ
ス型を有するデータにアクセスするために、特定のキャ
ッシュ経路が使用可能か否かについて判定を行う。同様
に、各キャッシュ経路毎に、フィールド１０６内の特定
のキャッシュ制御ビットが、ある命令クラス型を有する
データにアクセスするために、当該特定キャッシュ経路
が使用可能か否かについても判定を行う。尚、クラス型
として、データ型および命令型のみを開示したが、前述
の経路毎の方法および構造は、種々のデータ・クラスに
適用可能であることも考えられる。例えば、ユーザ・ク
ラス型，スーパーバイザ・クラス型(supervisor class
type)，スタック・データ・クラス型，および非スタッ
ク・データ・クラス型のような別のデータ・クラス型の
定義に、他の制御フィールドを用いてもよい。
【００１９】図５を参照して、多経路キャッシュを有す
るデータ処理システム１０を動作させる特定の方法を示
す。この方法は、メモリ・アクセスのようなアクセスを
開始する第１ステップ、即ち、ステップ２０２を含み、
ここで、アドレスおよび属性情報を多経路キャッシュに
与える。ステップ２０４において、与えられた属性情報
は、多経路キャッシュの各経路毎に、格納されている属
性制御ビットと比較される。これらの格納されている属
性制御ビットは、前述のように、レジスタ８０に格納さ
れている制御ビットとすることができる。ステップ２０
６において、前述の比較に基づいて、リード・イネーブ
ル信号およびライト・イネーブル信号のようなイネーブ
ル信号が、多経路キャッシュの各経路に与えられる。ス
テップ２０８において、イネーブル信号に基づいて、キ
ャッシュの選択された経路がイネーブルされ、選択され
なかった経路はディゼーブルされたままとなる。
【００２０】キャッシュにアクセスする場合、ステップ
２１０においてキャッシュ・ヒットがあれば、ステップ
２１２において、選択されたキャッシュ経路のみが関与
してキャッシュ・アクセスを継続する。加えて、置換機
能を用いて、続く置換動作において置換すべきキャッシ
ュ・エントリを決定する。置換機能は、多経路キャッシ
ュの選択された経路による影響のみを受ける。キャッシ
ュ・ミスの場合、ステップ２１４において、選択された
キャッシュ経路のみが置換動作に関与する。具体例とし
て、既存のブロックを、適切なアクセス動作に対応する
外部メモリからのデータ・ブロックと置換するには、選
択されたキャッシュ経路のみが使用可能である。次い
で、ステップ２１６において、アクセス動作を完了す
る。
【００２１】前述の多経路キャッシュ装置および方法に
は、多くの利点がある。例えば、ある種の処理用途で
は、かかる用途によって用いられる頻度が高いある種の
データ・クラス型に対する割り当ての優先度を高めるこ
とによって、キャッシュ効率の向上が可能となる。例え
ば、ある種の用途では、より高い割合の命令型データに
アクセスして処理することによって、キャッシュの使用
度が高くなることの利点が得られる。キャッシュ資源の
多経路に基づく選択的割り当てを可能にすることによっ
て、このような好ましいキャッシュの割り当てが可能と
なる。加えて、個々のキャッシュ経路は、特定のデータ
・クラス型に対する選択を解除することができるので、
選択されないキャッシュ経路と連動する電力消費回路を
使用しないことから、電力削減がもたらされる。かかる
電力浪費の保存は、特に、低電力で処理する機器のよう
な、多くの低電力使用用途において有用となろう。
【００２２】以上、改良された多経路キャッシュ装置お
よびデータ処理システムの動作方法の少なくとも１つの
好適実施例を含む実施例をここに記載した。開示した主
題は、多くの方法で変更可能であり、更に具体的に提示
し上述した好適な形態以外にも、多くの実施例が想定可
能であることは、当業者には明白であろう。したがっ
て、これまでに開示した主題は、限定的ではなく例示的
と見なすべきであり、法規によって許される最大の範囲
まで、特許請求の範囲は、本発明の真の精神および範囲
に該当する、かかる変更およびその他の実施例全てを包
含することを意図するものである。本発明の範囲は、前
述の詳細な説明ではなく、特許請求の範囲の最大限許さ
れる広い解釈およびその均等物によって決定されるもの
とする。
【図面の簡単な説明】
【図１】データ処理システムの一実施例のブロック図。
【図２】図１のキャッシュの一部分の実施例のブロック
図。
【図３】図２のキャッシュを更に具体的に示す特定実施
例のブロック図。
【図４】図２のキャッシュと共に用いるレジスタの特定
の実施例を示す概略図。
【図５】図４のレジスタを用いる、図２のキャッシュの
アクセス動作を示すフロー・チャート。
【符号の説明】
１０ 処理システム １２ プロセッサ １４ 外部メモリ １６ 中央演算装置 １８ キャッシュ・メモリ ２０ その他のモジュール ２２ バス・インターフェース ２４，２６ バス ４０ レジスタ ４２〜４８ 多経路タグ・アレイ ５０〜５６ 多経路データ・アレイ ５８ 制御回路 ６０ 比較器 ６２，７０ 通信経路 ６４ タグ値部分 ６６ インデックス部分 ６８ ワード選択部分 ８０ レジスタ ８２ アクセス制御ロジック ８４ ライト・イネーブル信号 ８６ リード・イネーブル信号 ８７ アクセス属性 ９２ 経路制御回路 ９４ 制御信号 １０２ キャッシュ・フラッシュ・フィールド １０４ データ・キャッシュ・イネーブル・フィール
ド １０６ 命令キャッシュ・イネーブル・フィールド

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】多経路キャッシュを有するデータ処理シス
    テムの動作方法であって：アクセス動作を開始する段
    階；前記アクセス動作に応答して、前記多経路キャッシ
    ュにアクセスする段階；与えられたアクセス属性を前記
    アクセス動作の一部として前記多経路キャッシュに与え
    る段階；前記与えられたアクセス属性を、前記多経路キ
    ャッシュの第１経路に対応する、第１格納アクセス属性
    と比較する段階；前記与えられたアクセス属性を、前記
    多経路キャッシュの第２経路に対応する、第２格納アク
    セス属性と比較する段階；前記与えられたアクセス属性
    が前記第１格納アクセス属性に一致するか否かに基づい
    て、前記多経路キャッシュの前記第１経路を選択的にイ
    ネーブルする段階；および前記与えられたアクセス属性
    が前記第２格納アクセス属性に一致するか否かに基づい
    て、前記多経路キャッシュの前記第２経路を選択的にイ
    ネーブルする段階；から成ることを特徴とする方法。
  2. 【請求項２】集積回路であって：第１経路および第２経
    路を有するキャッシュ；前記キャッシュの第１経路に対
    する第１格納属性を格納する第１格納エレメント；前記
    キャッシュの第２経路に対する第２格納属性を格納する
    第２格納エレメント；アクセス属性を転送する導体；お
    よび前記アクセス属性を前記第１格納属性と比較して第
    １比較結果を与え、該第１比較結果に基づいて前記キャ
    ッシュの第１経路を選択的にイネーブルし、前記アクセ
    ス属性を前記第２格納属性と比較して第２比較結果を与
    え、該第２比較結果に基づいて前記キャッシュの第２経
    路を選択的にイネーブルする制御回路；から成ることを
    特徴とする集積回路。
  3. 【請求項３】多経路キャッシュを有する装置であって：
    前記多経路キャッシュの第１経路に対応する所定の第１
    属性を有する第１ユーザ制御可能エレメント；前記多経
    路キャッシュの第２経路に対応する所定の第２属性を有
    する第２ユーザ制御可能エレメント；アクセス属性を前
    記多経路キャッシュに転送する導体；前記アクセス属性
    を前記所定の第１属性と比較し、第１比較結果を与える
    第１比較回路；前記アクセス属性を前記所定の第２属性
    と比較し、第２比較結果を与える第２比較回路；前記第
    １比較結果に基づいて、前記多経路キャッシュの第１経
    路を選択的にイネーブルする第１経路制御回路；および
    前記第２比較結果に基づいて、前記多経路キャッシュの
    第２経路を選択的にイネーブルする第２経路制御回路；
    から成ることを特徴とする装置。
JP11105348A 1998-04-20 1999-04-13 多経路キャッシュ装置および方法 Pending JP2000029789A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US062571 1998-04-20
US09/062,571 US6185657B1 (en) 1998-04-20 1998-04-20 Multi-way cache apparatus and method

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