TW426976B - Chip size package structure with improved thin substrate structure - Google Patents
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Λ^Θ7β ___ 五、發明說明(ι) · 發明領域: 卜 本發明係有關一種半導體封裝構造,特別有關一種晶 片尺寸封裝構造(chip sized package,CSP),其具有改 良薄基板結構,使晶片不易產生龜裂。 先前技術: 隨著更輕更複雜半導體晶片需求的日趨強烈,晶片的 速度及複雜性相對越來越高,而越複雜之晶片其所需之電 性連接也越多,於是半導體晶片封裝業界發展出球格陣列 (Ball Grid array(BGA))封裝技術,以符合其需求。 第一圊係為一習知的球格陣列封裝構造1〇〇,其包含一 晶片101設於一基板102。該基板102具有一介電層l〇2a。 該晶片101表面之晶片銲墊(未示於圊中)係以導線 (bonding wires)103連接至設於該介電層l〇2a之上表面 102b的導電線路(conductive traces)102c。該介電層 102a之下表面102d設有複數個錫球銲墊102f經由鍍通孔 (plated through hole,PTH)107電性連接至該導電線路 102c。該每一錫球銲墊102f係設有一錫球104用以與外界 電性溝通。一封膠體1 0 5包覆該晶片1 0 1、導線1 〇 3以及該 基板102。 該基板102之介電層102a—般係以玻璃纖維強化 BT(bismaleimide-triazine)樹脂或FR-4玻璃纖維強化環 氧樹脂(fiberglass reinforced epoxy resin)製成,或 ,. 由聚醯亞胺(polyimide)製成,該基板102之厚度一般約為 0.56mm。該基板102中央區域設有一銅製之晶片承座108以
第4頁 五、發明說明(2) 承載該晶片101 ,销诵丨, β m 艰通孔(PTH) 1 07係分布於該晶片承座108 周圍。 a :密而产丰前導述:曰格陣列封裝構造1 00之體積較大,無法符 二|1展二曰0片尺ί片封裝需求,於是半導趙晶片封裝業界 ^ ^ 、封裝構造(Ch ip sized package, CSP) 之封裝,以符合高密度半導體晶片封裝之需求。一般 而,a0片^寸封裝構造(csp)之整體封裝構造尺寸係小 於該晶片尺寸之1 · 2倍’使整體封裝構造晶片大小相當, 以增加封裝密度。 第二圖係為一習用晶片尺寸封裝構造2〇〇,其包含—晶 片201設於一基板202。該基板2〇2具有一介電層202a。該 晶片2 0 1表面之晶片銲墊(未示於圊中)係以導線 (bonding wires) 20 3連接至設於該介電層20以之上表面 202b的導電線路(conductive traces)202c。該介電層 202a之下表面202d設有複數個錫球銲墊2〇2f經由鍍通孔 (plated through hole, PTH) 2 0 7電性連接至該導電線路 202c或導電區域。該每一錫球銲塾2〇2f係設有一錫球204 用以與外界電性溝通。一封膠體205包覆該晶片201、導線 2 0 3以及該基板20 2。根據此種習用晶片尺寸封裝構造 200 ’其錫球204陣列所圍成之面積通常係小於晶片2〇1之 面積β 根據第二圖之習用晶片尺寸封裝構造2 0 0,該基板20 2 之厚度一般約為0.36 mm或小於0.36 mm,且該基板202之鍍 通孔(PTH) 2 0 7係位於該晶片201周緣内部"該基板2〇2之玻
第5頁 五、發明說明(3) 璃纖維強化ΒΤ樹脂於室溫時,其能儲模數(storage Modulus, E’)約為7,000-9,000 MPa,而銅之彈性模數(e) 約為 110,〇〇〇 MPa。於樹脂封膠(resin molding)時(約 175 °C),該基板202之能儲模數(E,)約為2, 000-3, 000 MPa, 而銅之彈性模數(E)約為1 03, 00 0 MPa。因此,於樹脂封勝 時(約175°C),該鍍通孔2 0 7銅之彈性模數(E)與基板2 02之 能儲模數(E’)之比值約從15上升至500,而使基板202遠較 於鍍通孔207為軟,而無法提供足夠之支撐力以支撐晶片 2 0 1 °且晶片2 0 1亦無晶片承座支撐,而使晶片2 0 1於樹脂 封膠時,因承受樹脂封膠壓力時,易於最外圍鍍通孔處 (即晶片201邊緣2〇la,如第3圖所示)產生應力集中,使 晶片201於無鍍通孔2〇7處產生龜裂(crack),而大幅降低 產品良率。 是以’半導體晶片封裝業界急需改善薄基板晶片尺寸 封袭構造之此晶片龜裂缺失。 發明概要: 本發明之主要目的係提供一種具改良薄基板結構^一晶 片尺寸封裝構造,其具^^_^之鍍诵孔佈置結構以支撐晶 片封狳燼膠時不易直 裂0
本發明之次要目的係提供一種具改良薄基板結構之晶 片尺晶片,传晶片 尺寸封裝構造之晶Μ於樹脂射勝時不易產生龜裂。 本發明之另一目的係提供一種具改良薄基板結構之晶
五、發明說明(4) 片尺寸封裝構造,其於晶片周邊設有虛置鍍通孔(dummy PTH)以支撐晶片,使晶片尺寸封裝構造之晶片於樹脂封膠 時不易產生龜裂。 為達上述目的,本發明將基板上較外圍之佈線 (traces)長度縮短,使外圍鍵通孔外移至晶片邊緣内側下 方以形成偏置排列鍍通孔(of f set ΡΪ11)。因外圍鍍通孔辞 有宠L,其龙封勝(res i n mo 1 d i ng )時,外圍鐘通孔仍 支撐力,使晶片受力均勻,不易產 生象|二再者,本發明另於基板周圍無鍍通孔與佈線 (traces)處’塗覆一網狀銅層,以強化基板對晶片之支撐 力強度。當晶片固設於該基板上時,該網狀銅層係位於晶 片周緣兩側下方,以提供對晶片之支撐力,於樹脂封膠 (resin molding)時,使晶片不易產生龜裂。 根據本發明之第二實施例,其係於較外圍之佈線 (traces)上設虚置鍍通孔,使虚置鍍通孔位於晶片邊緣内 側下方。因虛置鍍通孔鍍有銅,其於樹脂封膠(resin mo 1 d i ng )時,仍可以提供對晶片邊緣之支撐力,使晶片受 力均勻1不易產生亀裂。 圖示說明: 為了讓本發明之上述和其他目的、特徵、和優點能更 明顯特徵,下文特舉本發明較佳實施例,並配合所附囷 示,作詳細說明如下。 第1圖:習知球格陣列封裝構造之剖面圈; 第2圊:習用晶片尺寸封裝構造之剖面圓;
4^6976 五、發明說明(5) 第3圖:習用晶片尺寸封裝構造之晶片因承受樹脂封 膠壓力時,於無鍍通孔處支撐(即晶片邊緣),產生龜裂 (crack) 之剖面圖; 第4圖:習用晶片尺寸封裝構造之基板鍍通孔分布結 構上視圖; 第5圖:根據本發明「具改良薄基板結構之晶片尺寸 封裝構造」之剖面圖; 第6圖:本發明「具改良薄基板結構之晶片尺寸封裝 構造」根據第4圖習用基板鍍通孔分布結構之改良結構之 第一實施例;及 第7圖:本發明「具改良薄基板結構之晶片尺寸封裝 構造 」根據第4圖習用基板鍍通孔分布結構之改 良結構之 第二 實施例。 圖號說明: 100 球格陣列封裝構 101 晶 片 102 基板 102a 介 電 層 102b 上表面 102c 導電線路 1 02d 下 表 面 1 02f 錫球銲 墊 103 導線 104 錫 球 105 封膠體 107 鑛通孔 108 晶 片 承座 200 晶>{尺寸封裝構造 201 晶 片 201a 晶片邊緣 202 基 板 2 0 2a 介電層 2 0 2b 上表面 2 0 2 c 晶 片 連接墊 2 0 2d 下表面 203 導線 204 錫 球 205 封膠體
第8頁 7 β 五、發明說明(6) 2 0 7 鍍通孔 300 晶片尺寸封裝構造 301 晶片 301a 晶片逄緣 302 基板 3 0 2a 介 電 層 3 0 2b 上表面 3 0 2 c 晶片連接墊 3 0 2d 下 表 面 303 導線 304 锡球 305 封 膠 體 307 鍍通孔 3 0 7a 外圍鍍通孔 307b 虛置鍍通孔 308 網狀銅層 3 0 9 佈線 發明說明: 首先請參照第5圖,其係為根據本發明具改良薄基板結 構之晶片尺寸封裝構造3 〇 〇之剖面圖,其包含一晶片3 01設 於一基板3 0 2,該晶片3 0 1較佳以不導電膠例如環氧樹脂 (epoxy)固設於該基板3〇2。該基板302具有一介電層 302a。該晶片301表面之晶片銲墊係以導線(bonding wires)303連接至設於該介電層302a之上表面302b的晶片 連接墊302c。該介電層302a之下表面302d設有複數個錫球 銲墊3 0 2 f經由鍍通孔3 0 7電性連接至晶片連接墊3 0 2c。該 每一錫球銲墊3 02 f係設有一錫球3 04用以與外界電性溝 通。一封膠體3 0 5包覆該晶片30 1以及該基板3 0 2。錫球304 陣列所圍成之面積係小於晶3 0 1之面積。 該基板3 02之介電層3 0 2a —般係以玻璃纖維強化 BT(bismaleimide-triazine)樹脂或FR-4玻璃纖維強化環 氧樹脂(fiberglass reinforced epoxy resin)製成,或 由聚酿亞胺(polyimide)製成。在該介電層302a上以機械
42S9 76 五、發明說明(7) 鑽孔或雷射鑽孔形成鍍通孔307,且於鍍通孔307塗覆一層 導電金屬例如銅,如以電鍵(plating)塗覆該導電金屬。 於基板302周圍無鍍通孔307與佈線(traces)309處,塗覆 一網狀銅層3 0 8 ’以強化基板3 0 2對晶片3 0 1之支撐力強 度。當晶片3 0 1固設於該基板3 0 2上時,該網狀銅層 (Copper mesh)308係位於晶片301周緣内側下方,以提供 對晶片301之支撐力。 如第4圖所示’習用晶片尺寸封裝構造之基板鍍通孔 2 0 7係分布於晶片20 1之中央區域,而使晶片2 0 1周緣2 0 1 a 延伸出鍵通孔207所為圍成之區域。最外邊之鍍通孔2〇7排 列成一直線狀。如前所述,於樹脂封膠時,該基板2 〇 2之 能儲模數(E’)約為2, 000-3, 000 MPa,而鍍通孔207銅之彈 性模數(E)約為103, 000 MPa,於樹脂封膠時(約175 °C), 該鍍通孔207銅之彈性模數(E)與基板202之能儲模數(E,) 之比值約從15上升至500,而使基板202遠較於鍍通孔207 為軟’而無法提供足夠之支撐力以支撐晶片2〇1。且晶片 2 0 1亦無晶片承座支撐,而使晶片2 〇 1於樹脂封膠時,因承 受樹脂封膠壓力時,易於最外圍鍍通孔2〇7處(即晶片201 邊緣201a ’如第3圖所示)產生應力集中,使晶片201於 無鍍通孔207處產生龜裂(crack),而大幅降低產品良率。 請參照第6圖,其揭示本發明根據第4圖習用基板鍍 通孔分布結構之改良結構之第一實施例。根據本發明之第 一實施例’其係將較外圍之佈線(traces) 30 9長度縮短, 使外圍鍍通孔307a外移至晶片3 01邊緣30 1 a内側下方,使
五、發明說明(8) - 外圍鑛通孔30 7a與最外排鍍通孔3〇7並非位於同一直線 上,而係形成偏置鍍通孔(offset PTH) ’並使鍍通孔3〇7 及外圍偏置鍍通孔3 0 7a所圍成之區域係均勻分布於晶片 301下方。因外圍偏置鍍通孔3〇7a鍍有銅,其於樹脂封膠 (resin molding)時(約175t),雖然基板3〇2因其能儲模 數(E* )較小而軟化,但外圍偏置鍍通孔3〇?a仍可以提供對 晶片3 0 1邊緣之支撐力,使晶片3〇 i受力均勻。再者,本發 明另於基板3 0 2周圍無鍍通孔30 7與佈線(traces)3〇9處, 塗覆一網狀銅層308,以強化基板3 02對晶片301之支撐力 強度。當晶片301固設於該基板302上時,該網狀銅層308 係位於晶片3 0 1周緣兩側下方,以提供對晶片3 〇 j之支撐 力β根據本發明之外圍偏置鍍通孔307a與網狀銅層3〇8, 外圍偏置鍍通孔307a與網狀銅層308分別於晶片301周緣之 中央及兩端乂供支撐力’因而於樹脂封膠(resin molding)時,使晶片301不易於周緣產生龜裂β 請參照第7圖,其揭示本發明根據第4圖習用基板鍍 通孔分布結構之改良結構之第二實施例。根據本發明之第 —實施例’其係於較外圍之佈線(traces) 3 0 9上設虛置鍍 通孔3 0 7 b ’使虛置鍍通孔3 〇 7 b位於晶片3 0 1邊緣内側下 方°虛置鍍通孔3〇7b於介電層302a之下表面302d並無與錫 球鲜#*3 02f連接。因虛置鍍通孔30 7b鍍有銅,其於樹脂封 膠(resin molding)時(約175 〇C),雖然基板3 0 2因其能儲 模數(E’)較小而軟化,但虛置鍍通孔3 〇 7 b仍可以提供對晶 片301邊緣之支撐力,使晶片3〇ι受力均勻,不易產生龜
第11頁 厂 76 五、發明說明(9) 裂。 雖然本發明已以前述較佳實施例揭示,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍内,當可作各種之更動與修改。因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
_ ------- 1嶙箅 第12頁
Claims (1)
- 4吻 六、 申請專利範圍 4 1 > 一 種 具 改 良 薄 基板 結 構 之 晶 片 尺 寸 封 裝 構 造 其 係 包 含 一 基 板 Ϊ 其 具 有 一 介 電 層 具 有 兩 相 對 之 縱 向 邊 及 兩 相 對 之 橫 向 邊 > 與 上 表 面 及 一 下 表 面 9 複 數 個 晶 片 連 接 墊 及 導 電 佈 線 設 於 該 介 電 層 之 上 表 面 該 複 數 個 晶 片 連 接 墊 位 於 該 介 電 層 之 相 對 兩 橫 向 邊 每 _ 複 數 個 晶 片 連 接 墊 與 相 對 應 之 導 電 佈 線 連 接 複 數 個 錫 球 銲 塾 設 於 該 介 電 層 之 下 表 面 複 數 個 鍍 通 孔 分 別 將 該 每 一 個 錫 球 銲 墊 經 由 導 電 佈 線 電 性 連 接 至 相 對 應 之 晶 片 連 接 墊 • 9 複 數 個 錫 球 t 設 於 該 基 板 之 複 數 個 錫 球 銲 墊 用 以 與 外 界 電 性 溝 通 一 半 導 體 晶 片 具 有 兩 相 對 之 縱 向 邊 及 兩 相 對 之 橫 邊 該 半 導 體 晶 片 固 設 於 該 基 板 介 電 層 之 上 表 面 該 半 導 體 晶 片 具 有 複 數 個 晶 片 銲 墊 9 該 每 一 晶 片 銲 墊 係 分 別 電 性 連 接 至 相 對 應 的 晶 片 連 接 墊 ; 及 一 封 膠 體 > 其 包 覆 該 半 導 體 晶 片 以 及 該 基 板 設 有 該 半 導 體 晶 片 之 表 面 其 中 該 複 數 錫 球 陣 列 所 圍 成 之 面 積 係 小 於 半 導 體 晶 片 之 面 積 至 少 一 鍍 通 孔 係 偏 置 位 於 該 半 導 體 晶 片 之 縱 向 邊 緣 下 方 以 對 該 半 導 體 晶 片 之 縱 向 邊 緣 提 供 對 支 撐 力 J 使 封 膠 體 封 膠 時 使 晶 片 不 易 產 生 龜 裂 0第13頁 _^ ^ e.Q 7 g__ 六、申請專利範圍 2 、依申請專利範圍第1項之具改良薄基板結構之晶片尺 寸封裝構造,其中該位於該半導體晶片之縱向邊緣下方之 鍍通孔係與最外側晶片連接墊相連接。 3 、依申請專利範圍第1項之具改良薄基板結構之晶片尺 寸封裝構造,其另包含一網狀銅層,該網狀銅層係位於介 電層之兩相對縱向邊且無鍍通孔與導電佈線處,及晶片縱 向邊緣兩側下方,以提供對晶片之支撐力。 4 、依申請專利範圍第1項之具改良薄基板結構之晶片尺 寸封裝構造,其中該基板之厚度不大於0.36mm β 5 、依申請專利範圍第1項之具改良薄基板結構之晶片尺 寸封裝構造,其中該鍍通孔之最外圍係呈交錯排列鍍通孔 (staggered PTH)。 6 、一種具改良薄基板結構之晶片尺寸封裝構造,其係包 含: 一基板,其具有: 一介電層具有兩相對之縱向邊及兩相對之橫向邊,與 一上表面及一下表面; 複數個晶片連接墊及導電佈線,設於該介電層之上表 面,該複數個晶片連接墊位於該介電層之相對兩橫向邊, 每一複數個晶片連接墊與相對應之導電佈線連接;第14頁 42β9?6__ 六、申請專利範圍 複數個錫球銲墊,設於該介電層之下表面; 複數個鍍通孔分別將該每一個錫球銲墊經由導電佈線 電性連接至相對應之晶片連接墊; 複數個錫球,設於該基板之複數個錫球銲墊,用以與 外界電性溝通; 一半導體晶片具有兩相對之縱向邊及兩相對之橫向 邊,該半導體晶片固設於該基板,該半導體晶片具有複數 個晶片銲墊,該每一晶片銲墊係分別電性連接至相對應的 晶片連接墊; 一封膠體,其包覆該半導體晶片以及該基板設有該半 導體晶片之表面;及 至少一虛置鍍通孔,係位於該導電佈線上及該半導體 晶片之縱向邊緣下方,以對該半導體晶片之縱向邊緣提供 對支撐力,使封膠體封膠時,使晶片不易產生龜裂。 7 、依申請專利範圍第6項之具改良薄基板結構之晶片尺 寸封裝構造,其中該基板之厚度不大於0.36ram。 8 、依申請專利範圍第6項之具改良薄基板結構之晶片尺 寸封裝構造,其另包含一網狀銅層,該網狀銅層係位於介 電層之兩相對縱向邊且無鍍通孔與導電佈線處,及晶片縱 向邊緣兩側下方,以提供對晶片之支撐力。 9 、依申請專利範圍第6項之具改良薄基板結構之晶片尺第15頁 六、申請專利範圍 寸封裝構造,其中該虛置鍍通孔於介電層之下表面並無與 錫球銲墊連接。 IBB tlv 第16頁
Priority Applications (1)
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Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI406384B (zh) * | 2008-07-25 | 2013-08-21 | Unimicron Technology Corp | 封裝基板及其製法 |
-
1999
- 1999-10-06 TW TW088117352A patent/TW426976B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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TWI406384B (zh) * | 2008-07-25 | 2013-08-21 | Unimicron Technology Corp | 封裝基板及其製法 |
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