TW405086B - Fast regular multiplier architecture - Google Patents

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經滴部中夾標卑趵只工消资合作社印*'1扣 405086 A7 B7五、發明説明Γ.ί) [技術之領域] 本發明有關於電數位電路利用交叉積之總和（亦即並列 乘數）1用來執行二進乘法，尤其有顒於加算器之乘法電路 之配置之架構用來使該等部份積相加。本發明特別有關於 最佳化之架構用來減小電路面積和/或獲得最大運算速度 。本發明亦有關於具有平衡之信號傳播延遲之乘法器用來 減少混附過渡。 [背景技術] 乘法器電路或乘法器主要的包含有三個部份（1 )部份積 產生器，由AND遵輯閘之矩陣所構成，分別對被乘數之1個 位元和乘數（此種是指數目，而不是電路）之一個位元進行 運算，（2)乘法器陣列（亦稱為加算器陣列）由加算器之一 些行構成，經由彙總二個字（通常稱為「總和字」和「進 位字」）藉Μ減少部份積，和（3)向畺合併加算器，用來使 總和字與進位字相加藉Μ產生一個輸出字作為積。當使二 個二進數（亦即，Μ位元被乘數和Ν位元乘數）相乘通常可用 來產生Μ X Ν部份積項目（亦可Μ有些另外之項目用來處置 負數），可Μ視為是ΜΝ位元部份積|所產生之積通常具有Μ + Ν位元。在大部份之乘法電路中，被乘數和乘數雙方具有 相同之Ν位元大小，因此其積為2 Ν位元寬、。 當使用在數位信號處理機器，乘法電路組合有累積器， 用來易於執行數位過濾和其他信號處理功能。其基本運算 是 A C C : = A C Ο ( Λ * Β )，或 A C f: : = A C C - U ί Β )。亦即，典型之累 積器用來對先前之累積值加或減該乘算之结果。該累槙器 本紙張尺度通州中因Κ家標碑（('NS ) Λ4規格（210X 297公釐) ~ Α ~ 1'--^------裝-----„--訂，. . - (請先閱讀背面之注意事項再填寫本頁) 405086 經滴部中央標準局β工消费合作社印*'1木 五、發明説明 (‘ 2 ) 1 1 典 型 的 有 Ρ位元寬， 其中之P>2N < 該2 N位元是乘法器之積 1 1 之 寬 度 rgi 取 左 邊 (最高效） 之 P- 2N位 元 稱 為 防 護 位 元 用 來 防 1 1 止 溢 { 流 0 在 美 國 專 利 案 N0 .4575 , 812 K 1 〇 k e r等描述有此 請 1 先 I 種 乘 法 器 /累積器電路- 乘法器/ 累 積 器 電 路 之 直 進 貿 施 具 閱 1 背 1 有 累 積 器 加 算 器 跟 隨 乘 法 器 之 向 量 合 併 加 算 器 促 成 第 — 之— 1 1 加 算 用 來 相 加 總 和 字 與 進 位 字 藉 以 形 成 乘 算 積 後 進 行 意 事- 1 項 I 第 二 加 算 用 來 使 該 積 和 累 積 器 之 值 相 加 0 另 外 累 積 器 亦 再 填 1 可 Μ 與 乘 法 器 形 成 一 體 其 方 法 是 在 乘 法 器 陣 列 附 加 加 算 寫 本 頁 裝 I 器 之 額 外 之 列 用 來 提 供 二 字 结 果 給 向 量 合 併 加 算 器 0 因 1 I 為 只 設 置 一 個 之 最 後 加 算 器 所 具 有 簡 化 設 計 之 效 果 和 _ 1 1 I 可 Η 改 善 速 度 0 1 不 論 是 單 獨 使 用 乘 法 器 或 使 用 組 合 之 乘 法 器 /累積器電 1T 1 路 用 W 決 定 運 算 速 度 之 臨 界 路 徑 包 含 有 經 由 乘 法 器 陣 列 1 1 之 延 遲 和 經 由 最 後 加 算 器 之 延 遲 (加上經由分開之累積器 1 I 加 算 器 之 任 何 延 遲 ) >該乘法器是數位信號處理機之最後 1 1 Λ 部 份 所 乘 法 器 之 速 度 之 任 何 改 善 可 Μ 改 善 處 理 機 之 全 1 體 速 度 〇 例 如 實 施 複 雜 之 語 音 和 數 位 胞 狀 電 話 通 信 之 通 道 - 1 1 編 碼 演 算 均 需 要 高 速 處 理 0 另 外 一 個 因 素 是 布 置 區 域 和 正 1 1 規 性 〇 正 規 之 底 面 可 Μ 很 容 易 設 計 和 布 置 反 之 不 規 則 之 1 I 底 面 平 面 之 布 置 需 要 相 當 之 費 時 和 費 力 0 乘 法 器 架 構 選 1 1 I 擇 通 常 包 括 面 積 和 速 度 -Jj, 間 -V 交 替 使 用 樹 狀 乘 法 器 架 構 1 1 所 具 有 之 延 遲 與 0 ( 1 0 g N) 成 正 比 例 « 反 之 陣 列 乘 法 器 架 構 1 1 所 具 有 延 遲 與 0 ( N ) (其中N 為 字 昆 » Μ 位 元 數 表 示 >成正 1 I 比 例 ) 3因此 ，樹狀架構較快 、然而 ，因為潮狀乘法器需 1 1 本紙張尺度適川中家標肀（（’NS ) Λ4規格（2ΙΟΧ 297公漦） 5 經濟部中央標準局貞.τ-消费合作社印^ 405.086_£Z__五、發明説明（ -3) 要較大之垂直於資料路徑之資料之移位，所以其實施路徑 強烈的需要大於陣列乘法器之電路面積。樹狀架構在其布 I 置亦傾_於非常不規則。 在美國專利案N0.5343417和5,586, 071中，Flora描述有 W a 1 1 a c e樹狀乘法器架構，其中全加算器和半加算器之行 被使用在乘法器用來減少部份積，其方法是連續的相加被 選擇之總和字與進位字，用來使要在每一個加算器位準相 加之特別輸入符合指定之規則藉Μ加強乘法器之蓮算速度 。}^^等之美國專利案{<0.5,181,185和1^「414之 5,504,915 揭示有其他之高速並行乘法器使用修改過之Wal lace樹狀 加算器用來彙總部份積之行。所有這些被揭示之乘法電路 顯示基本布置之不規則性此為樹狀乘算器架構之特性。當 與純粹之Wal丨ace樹狀架構比較時，此種修改過之5ial lace 樹犧牲一些速度用來獲得較大之布置規則性。 在Galbi等之美國專利案N0.4,901.270和G. Goto等之名 稱為 IEEE Journal of Solid-State Circuit , v 0 1 . 27 ，NO. 9 > September 1992， pages 1229-1234Ψ ，描述有 樹狀乘法器之4變2壓縮器加算器之使用，用來更進一步的 改善其速度。在美國專利案N0.5,347,482中Williams揭示 變3之加算器M W a 1 1 a c e樹可Μ用來簡化布置和信號路 徑，因為具有該樹之較大基本構建塊，而且Μ相同數目之 加算器運算•其延遲與3變2 (全）加算器相同。在美國專利 案Ν 0 . 5 , 2 6 5 , 0 4 3中，N a i η ί等揭示有W a 1 1 a c e樹狀乘法器架 構其中進位保存加算器被配置成L祈叠布置或底面平面用 本紙張尺度诚川中國1¾家標彳（（’NS ) Λ4規格（210X 297公釐） ,, (請先閱讀背面之注意事項再填寫本頁) 裝· -5 405086 經濟部中央標準局员T;消费合作社印鉍 五、發明説明r 4) - 1 1 來 改 善 架 構 之 布 置 規 則 性 和 減 小 所 需之 布 置 面 積 0 1 1 G . J * He k s t Γ a等在” A Fa S t P a r a 1 1 e 1 Mu It i P 1 i e r 1 1 A r c h it e c t υ re P Γ 0 c e e d in g s 0 f IEEE S y in P 0 si u m 0 η ^—S 請 1 先 1 C ί Γ C U ί t s a n d S y s t e Π! S » p a g e S 2128-2131 ， 1 9 9 2中描述 閱 讀 1 背 Γ 有 規 則 陣 列- 架 構 所 具 有 之 延 遲與0 ( f N )成正 比 例 0 因 此 > 面 之· 1 1 可 K 提 供 另 外 之 小 型 化 和 正 規 性 會 變為 m 9§. 慢 之 陣 列 乘 法 器 意 1 項 | t 田 使 其 快 速 時 會 變 為 不 規 則 和 大 電路 區 域 之 樹 狀 乘 法 器 ¢. 1 架 構 > 如 同 W a 11 a c e樹狀乘法器= Η e k s t r a 乘 法 器 架 構 具 有 寫 本 頁 裝 1 厂 陣 列 之 陣 列 J 為 基 礎 之 结 構 包 含 有一 些 副 陣 列 用 來 產 生 V_ 1 | 一 象列 之 部 份 總 和 9 經 由 m 入 到 主 陣列 用 來 使 部 份 總 和 相 1 I 加 藉 Μ 形 成 積 〇 主 陣 列 級 包 含 有 二 列之 全加算器形成4變2 1 之 縮 小 組 態 0 該 副 陣 列 包 含 一 些 列 之全 加 算 器 和 部 份 積 產 訂 生 αα 〇 經 由 適 田 的 變 化 和 選 擇 副 陣 列之 大 小 用 來 平 衡 傳 播 1 1 延 遲 可 以 使 加 數 和 前 一 級 之 部 份 總 和同 時 到 達 主 陣 列 级 0 1 I 在 He ks t Γ a之實_中3 當副陣列之大小 亦即全加算器列 1 Λ 之 數 目增加2步驟 從- -個副陣列到下- 一個時 就產生上 1 1 逑 之 方 式 〇 » 1 在 T . S a k υ t a等之IEEE Sy m P 0 S i u m on L 0 V P 0 W e r 1 I E 1 e c t Γ on i c s ' D ί g e s t 〇 f T e c hn i c a 1 P a p e r S P a g e s 1 1 I 36 -37 0 c t o b e r 1 9 9 5 中 強調延遲平衡、之重要性用來減 1 1 I 小 混 附 過 渡 藉 以 減 少 不 少 要 之 電 力消 耗 0 加 算 器 同 時 開 1 1 始 計 算 不 需 要 等 待 來 白 前 一 级 之 總 和與 進 位 信 號 之 傳 播 f 1 1 假 如 不 同 時 到 達 加 算 器 時 就 會 產 生 混附 過 渡 0 該 等 混 附 過 1 1 渡 亦 會 傳 播 到 後 讀 之 級 * 造 成 從 一 個级 到 下 一 個 级 -V 過 渡 1 1 本紙張尺度適川中國S家標彳（（，NS ) Λ4規格（210X 297公漦） -7 - 405086 經濟部中央標皁局只.T消贤合作社印 五、發明説明（: 5 ) - 1 1 之 數 巨 之 增 加 〇 傳 統 式 之 陣 列 乘 法 器 架 構 固 有 式 之 不平衡 1 1 赘 因 此 會 消 耗 大 量 之 電 力 〇 相 對 的 W a 11 a c e樹狀乘法器 1 1 由 於 1 其 固 有 之 並 行 结 構 會 白 然 的 平 衡 f 因 此 發 生 混 附過渡 ^-S 請 1 先 i 之 可 能 性 較 低 ύ 延 遲 m 路 可 以 插 入 到 任 何 積 項 百 m 入之信 閲 讀 1 背 號 路 徑 f 越 過 —· 涸 加 算 器 梯 式 組 合 用 來 使 其 與 對 Μ. 之加算 ιέ 之· 1 I 器 之 其 他 輸 入 同 步 1 如 T . S a k U t a等所述者 對於上述之 1 章1 1 項 I He k s t Γ a架構， 因為副陣列大小被適當的選擇 所Μ乘法 再 填 1 1 器 延 遲 被 平 衡 0 寫 本 頁 裝 | 雖 m MkV He k s t Γ a型乘法器架構非常規則（當與 Va 1 i a c e和其 1 1 他 之 樹 狀 架 構 比 較 時 )和如同傳統式陣列乘法器之小型化 1 1 I » 而 且 比 陣 列 乘 法 器 快 速 但 是 仍 m 比 樹 狀 乘 法 器 架構緩 1 衡 • 訂 慢 〇 因 為 其 @ 平 之 並 行 结 搆 所 Μ 可 Μ 很 容易將4變2 Ί * 9變3 和 其 他 之 壓 縮 器 加 算 器 结 構 加 入 到 樹 狀 乘 法器而 1 | 不 會 破 壞 其 平 衡 信 號 之 傳 播 藉 以 增 加 其 運 算 速 度 。另外 1 I J 修 改 過 之 樹 狀 架 構 和 混 合 之 樹 狀 — 陣 列 架 構 可 κ 讓設計 1 1 Λ 1 者 用 來 改 善 規 則 性 和 減 小 電 路 面 積 到 某 種 程 度 而 不會使 • 速 度 犧 牲 太 多 〇 因 此 空 間 不 是 最 重 要 的 樹 狀 架 構變為 1 1 1 選 擇 之 設 計 0 當 只 有 小 電 路 面 積 時 電 路 設 計 者 就 被強制 1 I 借 肋 於 陣 列 乘 法 器 f 而 不 介 意 其 緩 慢 之 速 度 0 該 H e k s t r a 1 I 型 乘 法 器 不 是 習 知 的 而 且 通 常 被 略 〇 為 饋 入 到 一個單 1 1 一 主 陣 列 之 加 算 器 副 陣 列 -y 單 側 架 構 不 是 固 有 的 被 平衡， 1 1 而 是 只 遝 由 構 建 成 適 當 的 選 擇 副 陣 列 大 小 用 來 獲 得 平衡， 1 1 所 K 假 如 要 維 持 平 m 時 需 要 很 小 心 進 /-j· 任 何 修 改 ο 1 | 本 發 明 巨 的 是 提 供 修 改 H e k s t V a型乘法器架構用來 1 1 本紙張尺度垧川屮阈囤家標彳（（’吣）/\4規格（2丨0>< 297公釐） A7 B7 五、發明説明（6) - 1 1 改 善運算速度* 而 不 會 犧 牲 電 路 面 積 和 規 則 性 或 破 壞 延遲 1 1 平 衡。 1 1 i [發明之揭示] /-V 請 1 先 本發明之目的 是 Α*Λ* 付 合 He k s t r a型之乘法器架構 亦即具 閱 讀 1 背 有 多個加算器副 陣 列 饋 入 一 個 主 加 算 no 益 陣 列 被 修 改 成為 ιδ 之 1 Μ 4變2壓縮器加算器電路 代 替 副 陣 列 中 之 %加算器之對偶 意 事 項 I » Μ下稱為壓縮 器 電 路 j 其 方 式 是 信 號 傳 播 延 遲 之 平 衡使 再 填 部 份總和同時到 達 主 陣 列 之 每 —. 個 级 〇 二 種 型 式 之 壓 縮器 寫 本 裝 頁 1 電 路（分別稱為對稱和非對稱壓縮器）被使用 在 乘 法 器 架構 1 I 之 不同部份。當 不 是 所 有 之 輸 入 均 可 同 時 獲 得 時 就 使 用非 1 1 對 稱壓縮器。 1 -訂 [附圖之簡要說明] Ί 圖1和2分別表 示 一 個 典 型 之 習 知 技 術 之 樹 狀 乘 法 器 架構 1 I -l-r 組件交互連接 结 構 和 方 塊 布 置 圖 0 1 I 圖3和4表示依照本發明 之 修 改 後 之 He k s tr a型乘法器架 1 1 -j 構 之組件交互連 接 结 構 和 方 塊 布 置 圖 被 配 置 成 為 圖 1和2 對 照藉Κ進行比 較 〇 ' 1 圖5是本發明之較佳乘法器架構之詳细方塊概略圖 用 1 | 來 顯示Μ加法減 部 份 積 之 架 構 之 乘 法 器 陣 列 組 件 。最 1 I 後 向量含併加算 器 是 傳 統 式 者 而 且 圖 來 顯 示 0 1 1 圖6和7是標準 代 數 標 記 » 所 示 之 乘 算 是 利 用 習 知 -y m位 1 1 元 被乘數和η位元乘數之交叉積之總和之演算法 用來形 1 1 成 沒有正負號和 2之互補標記之（ m + η ) 位 元 積 〇 圖 7之2之 1 | 互 補乘法用來實 施 美 國 專 利 案 NO . 3 ,866 ,0 3 0所揭 示 之 Baugh- 1 1 本紙張尺度珣州屮1¾ S家標呤（rNS ) Λ4^格（2]0X 297公釐） -9 - 經濟部中央標準局β T,消费合作社印鉍 405086 五、發明説明Γ7 ) W ο ο 1 e y演算，和Μ圖5之較佳乘法電路進行。 圖8-11是圖5之乘法電路所使用之4變2壓縮器電路之邏 輯閛位1準電路圖。 圖1 2和1 3是依照本發明之另外二涸修改過之H e k s t r a型 乘法器架構之組件交互連接结構圖。 [用Μ實施本發明之最佳模態] 參照圖1〜4，圖中以對比之方式顯示習知技術之樹狀架 構和本發明之架構藉以使其有關之结構，路徑和傳播延遲 可Μ進行比較。在圖1中，顯示習知技術結構是全二進樹 ，亦即，Wa 1 Uce樹，其中以加算器之最初位準（位準0)運 算一組部份積1 3，典型的是每三加算器，用來產生部份和 。因此，最初位準產生一組部份總和等於位準0结構之全 加算器（F)之數目。加算器（F)亦產生同等數目之進位轉移 到相似樹狀结構之位準1用來回應二進積之次高有效位準 之部份積之總和。在圖1中，位準1包含有一組4變2壓縮器 電路，如 G 〇 t 〇 等在 I E E F Journal of Solid-State Circuits ，v ο 1 .2 7 * NO. 9，September 1 9 9 2 1 pages 1229-1239所 述者。每一個壓縮器電路M串列方式進行二涸全加算器之 運算，所具有之傳播延遲大約為1個全加算器之延遲之1 . 5 倍。如有需要可以使用2個全加算器。在位準1之每一個壓 縮器電路（C)使用來自位準0之4個輸入，例如在相同樹之 位準〇之二個全加算器（P )所輸出之二個部份和，和來自枏 同樹之等值位準0全加算器之二個進位，用來回應二進橫 之次低效位準之部份積之和。每一個位準1壓縮器電路（C ) 本紙張尺度诚川中國囤家椋彳（（'NS ) Λ4規格（210X 297公釐） t (請先閲讀背面之注意事項再填寫本頁) *\一5_ 405086 經濟部中次標苹局β-T..消费A"作·ΐ印來 五、發明説明（8 ) - 1 1 亦 接 受 來 次 低 效 總 和 樹 之 對 應位準 1比較器之另外- -個 1 1 進 位 0 位準1壓縮器電路（C)產生在次高效總和 樹 之 對 atg 懕 位 1 I 準 1壓器之進位 和產生在次高效總和樹之位準2比較器 請 1 1 先 1 之 第 二 進 位 ύ 亦 產 生 與 其 本 身 相同之 樹 之 t-L. U 準 2壓縮器之 閱 讀 背 1 部 份 總 和 0 在 位 準2和3之壓縮器Μ相 同 之 方 式 蓮 算 〇 利 用 面 I 之 注 這 種 方 式 9 每 個 樹 可 Μ 減 少 最後總 和 及 最 後 進 位 之 同 效 意 事 項 再 位 準 5l 部 份 積 (和來自次低效總和樹之進位） ύ 每 一 個 後 續 1 填 裝 I 之 位 準 將 部 份 總 和 之 個 減 少 成 為一半 促 成 所 需 要 之 位 準 寫 本 頁 之 個 數 (和傳播延遲）成 為 1 〇 g (Ν)之程度 其 中 之Ν是要被 I 1 相 加 成 總 和 之 部 份 積 之 數 巨 〇 圖1之樹能夠處理高達24個 1 1 之 部 份 積 (8個全加算器乘K每3個部份積進行加1 |之加算 "J 1 器 ) > .訂 當 要 Μ 某 種 正 規 方 式 布 置 此 種架構 時 此 種 樹 结 構 會 發 1 | 生 __. 個 問 題 〇 因 為 其 結 構 為 樹 狀所Μ 很 難 成 為 長 方 形 〇 在 1 1 I 圖2中 圖1之樹 線 性 方 式 被 配置用 來 回 應 最 後 積 -y 一 個 1 1 單 一 位 元 有 效 U 準 促 成 相 鄰 樹可Μ 被 配 置 成 對 nfg 懕 藉 _ 1 易 於 將 進 位 信 號 從 一 個 位 元 行 樹轉移 到 下 一 個 〇 圖 2中之 I 每 一 個 塊 或 cm 單 元 表 示 全 加 算 器 (F )或比較器電路（C ) 0 如 上 1 I 所 述 t 全 加 算 器 之 對 偶 可 以 用 來代替 比 較 器 電 路 0 圖2中 1 1 1 之 每 一 單 元 亦 表 示 其 所 屬 之 位 準（L0 L1 L2 L3) 〇 利 用 1 1 單 元 間 之 箭 頭 用 來 表 示 部 份 總 和之轉 移 到 下 . 個 位 準 0 其 1 1 中 可 Μ 發 現 樹 结 構 遭 遇 到 一 画 嚴重之 路 徑 問 題 0 單 元 間 之 1 | 連 接 只 有 . 半 在 本 地 而 其 他 之 另一半 需 要 有 經 由 一 個 或 多 1 I 個 單 元 間 路 徑 0 每 一 個 額 外 位準加 到 樹 结 構 f 非 本 地 m 1 1 1 本紙張尺度適川中國Β家標肀（（’NS ) Λ4規格（210X 297公釐） rt 經濟部中央標皁妁只工消费合作社印*" 405086 37五、發明説明C9 ) 之長度就變成加倍，所以位準〇單元和位準〗單元之連接需 要非本地線15其長度為二個單元長，位準1和2之間之某些 連接需1要非本地線1 7其長度為4個單元長，和位準2和3之 間之某些連接需要接線19其長度為8個單元長。另外，在 架構中之每一個另外之位準，設有另外二個路徑軌經由單 元。在圖2中之每一個單元之右邊之數目表示通過該單元 之單元至單元線之數目。不同之單元具有不同數目之交叉 軌讓線通過，該數目之決定是依照其在單元線之位置，較 後之單元需要較多之軌。在這種情況需要另外之布置處理 ，因為架構中之每一個位準需要不同之布置技術。單元之 寬度依照必需配合之接線軌之數目進行變化。單元之數個 塊具有二個全加算器（F)後面跟著一個壓縮器電路（C)。然 而，瑰1、2和3均具有不同之布置型式，因為不同之塊需 要不同數目之路徑軌。 圖3顯示依照本發明之架構。該架構具有一序列之連Μ 之長鍵（CSAO， CSA1， CSA2， CSA3， CSA4)之加算器用來產 生部份總和藉Μ饋入一糸列之主加算器级（M S 1 * M S 2，M S 3 ，MS 4 )。該结構有關於進位保存陣列。二個此種副陣列 (C S A 0和C S A 1 )各包含有每一行部份積之一個全加算器和用 來將部份總和供給到第一主鈒加算器M S 1彳所有之主鈒加 算器是4變2壓縮器電路。第一主鈒加算器M S 1之輸出和另 外一画副陣列CSA2所提供之部份總和被蝓入到第二主级加 算器M S 2。為著保持適當之延遲平衡，副陣列C S A 2包含有 全加算器單元（卩 > 和壓縮器電路（C )用來使副陣列C S A 2所產 本紙張尺度诚川中阈1¾家標彳（(’NS ) Λ4規格（210X 297公f ) ~ 12 ~ (請先閱讀背面之注意事項再填寫本頁) 405086 A7 經濟部中决標準局货-X消費合作社印*'14 B7五、發明説明（l〇 ) 生之部份總和與第一主級M S 1者同時到達第二主鈒加算器 M S 2。第二主级加算器M S 2之輸出和副陣列C S A 3所提供之部 I 份總和輸出被輸入到第3主級加算器MS 3。再度的，為著維 持適當之延遲平衡，所Μ副陣列C S A 3包含有全加算器（F ) 和二個壓縮器電路（C )用來匹配經由第2主級MS 2之傳播延 遲。此序列可Μ繼績至任意大之結構，每一個级之大小包 括另外一個主级（例如M S 4)和另外一個副陣列（例如C S A 4 ) ，為著適當的平衡，用Μ構成饋入主级位址之副陣列之連 續進位保存陣列，其大小是每一個副陣列增加一個比較器 電路。因此，副陣列C S A 4包含有一個全加算器级（F )和3個 比較器级（C)。結構中之「分支」之另外一個不同之需求 是使主級（MS1> MS2，MS3，MS4)之比較器電路（C)成為對 稱電路|因為假如適當的選擇副陣列之大小可K使所有之 輸入同時達到，但是在副陣列（C S A 2，C S A 3 > C S A 4 )中至少 有一些比較器電路（C)為非對稱電路，因為其部份積輸入 之正常到達早於副陣列之前一级所輸出之部份總和。亦可 Μ包括有如同上述之T. Sakuta等所揭示者之其他之延遲 電路。下面將參照圖8 -1 1用來詳细的說明對稱和非對稱。 下面參照圖4，_中顯示當加算器级被線性的布置成一 些塊時之修改之H e k s t r a型结構之優點。與圖2之樹狀架構 不同的，除了從一個主級到下一润主级之連接和從副陣列 C S A 0到第1主级H S 1所有之連接均為本地者。因此，不論架 構之總大小（亦即|要被減少之積項之數目和要它減少所 霱要之主級和副陣列之數目）如何，不t有多於2個之信號 -13 - 本紙張尺度诚川中國K家捃彳（（’NS ) Λ4規格（210X 297公f ) (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準，局爲工消费合作社印來 405086_b7__五、發明説明（Π) 路徑通過一個副陣列單元，和所有之單元可以具有相同之 大小藉以配合該等信號路徑或軌。該布置非常規則，只需 t 要一些 '不同型式之單元，重複整個结構藉Μ簡化設計。不 論是否在副陣列C S A 2或C S A 3或级S A 1或S A 2等，在每一個副 陣列之全加算器（F)可K相同，主级比較器電路（C)可Μ相 同，和副陣列壓縮器電路（C)可Κ相同。 參照圖5，本發明之乘法器之較佳具體例使用美國專利 案^}0.3,866,030之831^}1-1|/〇〇丨67演算用來進行17位元\ 17位元之2互補二進乘算，但是具有圖3和4之改良之乘法 器架構。在圖5中，圖之上部和下部之數目從0到33是结果 積之特別位元。具有對角線斜線之小長方形元件是指積項 產生器。在斜線長方形元件上之副陣列位準5/\31和在半加 算器單元之“和㈧上之實線長方形元件亦為積項目特別適 合於B a u g h - Wo ο 1 e y 2互補乘算演算。圖7詳细的顯示所有之 積項目。電路所使用之加算器單元之三種基本型式是半加 算器（H)，全加算器（F)，和4變2壓縮器電路（C)。這些加 算器都是習知技術者。另外，該4變2壓縮器電路（C)有二 種型式：非對稱者至少有圖5之副陣列S A 3 i (與圖3和4不同 的，將壓縮器级S A 2 Q，S A 3 Q，和S A 3 i配置在副陣列C S A 2和 C S A 3之全加算器级S A 2 i和S A ^ 2之前），和f他副陣列级之 其他組態；和對稱壓縮器電路至少包含有主陣列級M S 1 · M S 2和M S 3。下面將參照圖8 - U用來說明該二種型式之構造 。另外，可Μ將半加算器（Η )替換成為全加算器（F )其中具 有一個輸人被固定在邏輯位準零。同樣的，在一個級内之 本紙張尺度鸿川中國國家標々（（’NS ) Λ4規格（210Χ 297公釐） ~~t 4 - (請先閱讀背面之注意事項再填寫本頁) -裝-

,1T ί裝 、ίΓ A7 405086_B7__ 洚明説明（i 2) 叁面跟著一個半加算器（Η )之一個加算器（F )之組合（或二 個半加算器）可K被替換成為一個壓縮器電路（C )其中有一 個（或個）輸入被固定在零。利用這種方式，可Μ獲得更 佳之規則性，雖然會稍微不利於加算器單元之最佳化。 每一個單元（H、F或C)用來產生總和項目與進位項目雙 方。圏中之箭頭用來表示對主陣列级MSI，MS 2和MS3之輸 入之代表性連接。主级之每一個單元用來接受：從前一個 主級（在主陣列级MS 1之情況時為從副陣列S A D η )輸出之一 個總和項目；從該前一個主级（或副陣列S Α α α)輸出之一個 進位項目；從本地（亦即其上之加算器之塊）之副陣列级輸 出之一傾總和項目；和從該相同之本地副陣列级輸出之一 個進位項目。總和項目來自同一位元行之加算器單元，同 時進位項目來自次低效加算器單元（亦即，供給總和項目 之單元之右方）。例如，在主级MS 3之位元行18之壓縮器單 元（C )接受：來自主級M S 2之位元行1 8之壓縮器C之總和項 目；來自自主级M S 2之位元行1 7之壓縮器C之進位項目；來 自副陣列级S Α 3 2之位元行1 8之半加算器Η之總和項目；和 來自副陣列級S Α 3 2之位元行1 7之全加算器F之進位項目。 在某些實例中，不獲得二個總和項目和二個進位項目之全 互補（在大部份级之最左和最右不能獲得），所Μ不需要壓 縮器單元C *只需要全加算器/半加算器組合，或半加算器 /半加算器組合。因此，位於主加算器級M S 2之位元行9接 受來自主级M S I之總和及進位，但是只接受來自副陣列级 S A 2 t之總和項目。不產生來自鈒S A 2 t之位元行8之進位項 本紙張尺度垧川中國K家( ('NS ) Λ4规格（210X 297公釐） 裝-----：—訂>~ * ' - . (請先閱讀背面之注意事項再填寫本頁) A7 經满部中央標準局負工消费合作社印5?· __40508β___ 五、發明説明（丨：】） 目，所Μ在鈒MS2—行9不需要壓縮器單元。如上所述，使 用在此種位置之壓縮器（C)具有適當之固定邏輯零收入。 相同之陣列之連續級之間之連接（亦即副陣列C S A 2之级 S A 2 〇和S A 2 X與副陣列C S A 3之級S A 3。，S A 3 i和S A 3 2之連接） 均為本地。 參照圖6和7，部份積由乘法器電路產生，其產生是依照 所使用之特別二進數標記法和乘法演算。圖5所示之特別 電路用來執行圖7之Baugh-Wooley2互補乘算。圖6顯示無 正負號標記之二個二進數之乘算，亦即，利用以位元被乘 數（arv^a^i…a2aia〇)和η位元乘數[b^/丨…bzbibo]，用 來形成（m + η)位元積[Pm + n-1 Ρπι + η- 2 Pra + n- 3 …ΡζΡιΡα] 。所使用之演算是直進交叉積總和方法。部份積（aibj)之 位元行對應到位元有效值i和j之總和，例如，部份積（a b i )具有（in - 2 ) + ；! = ( m _ t )之最後積之位元有效值，和出現在 P m - t之位元行。相同位元有效值之部份積之每一個行被相 加，進位被轉移到次高位元有效值之行。在圖7中，in位元 被乘數[a a wv…a 2 a I a。]和η位元乘數[b …b 2 b 1 b 〇 ] 使用2之互補標記。因此，[a — a ^…a 2 a i a 〇 ]表示數目（ -(a叫）2 + ( a …)2 + …+ ( a 2 ) 2V + ( a 1 ) 2 1 + ( a 〇 .) 2 0}， 同樣的[b叫…b 2 b ! b α ]表示數目i - ( ) 2 W +…M b 2 ) 2 2 + ( b] ) 2 1 M b α ) 2 ϋ}。宜注意者在最高效位元位置為負。利 用B a u g h - W ο ο 1 e y演算用來產生交叉積，其中每一個列（.最 後列除外）之最高泣元（M S B )部份積具有來自被變換之乘數 (%υ ' \\ ' W，…，1 - 2 )之一個輸入，最後列之部份 本紙張尺度適用中國Κ家標彳（（’NS ) Λ4規格（2丨ΟΧ297公麓) :~Γδ~二 I I I Ί~批衣 I ； ~—訂 - ' - . (請先閲讀背面之注意事項再填寫本頁) 405086 A7 經濟部中央標岑局只工消费合作社印^1水 B7五、發明説明（Μ) 1*, 27 積（M S Β部份積除外）具有來自被變換之被乘數（TTD | I， (kz，)和另外項目 a〜，bn〆,，1-1， Tn-1 之一個輸人，在位兀位置n-1，m + n- 2和Hi + n- l分別加 1。然而，實質上” 1”並未真正的加到位元位置m + η - 2。而 是半加算器2 C i之進行被變換和饋入到主级M S 3之位元位置 33之半加算器Η。半加算器2G之進行連接到主级MS3之總 和輸出之位元位置34。提供架構之常數值之實施细節在此 加以省略。具有相同位元有效值之部份積之行被相加，具 有進位被轉移到次高位元有效值之行。所產生之積亦為2 之互補標記。在圜5中，因為m = n = 17，相加後之項目提供 給位元行1 6和3 2之半加算器2 C D和2 C i，和提供給位元行3 3 之主级MS3之半加算器（H)。 圖3未顯示合併者是圖中之结構所產生之總和及進位字 Μ向量加算器進行最後相加。該向量合併加算器基本上與 習知技術者相同。亦可Μ進行一些變化，例如進位波動， 進位前看，進位選擇等。另外，圖中未顯示者是任何額外 列之加算器（在向量合併加算器之前或之後）在積體乘法器 一累積器電路用來相加累積器位元值。此在習知技術亦同 。最後，參照圖丨〜4該结構並不Μ —列全加算器開始。依 照乘法器電路之大小用來決定是否使用全加算器。例如， 圖5所示之本發明之具體例用來顯示1個1 7 X 1 7乘法器，所 Μ需要圖3和4所示之最初列全加算器。 參照圖8 - U，圖中顯示各種可能之4變2壓縮器電路。用 來代替連缄全加算器之對偶，但是所具有之延遲R為1 . 5 本紙張尺度垧州中國四家標彳（（’NS ) Λ4規格（2IOX297公釐) 1 ~^~1 ---------裝-----^ I 訂.------\ - - - 0 I (請先閱讀背面之注意事項再填寫本頁) A7 B7 405086 五、發明説明（丨.5) 全加算器。此種延遲之減小可κ改善運算速度，但是要構 建成平衡乘法器结構時需要很小心。該等比較器電路是習 知之5^ 3壓縮器，因為.有二個額外之進位項目Cin和Cout °因為該額外進位項目正常時是連接同一列或级之相鄰單 元’和不接受來自前一鈒或帶到下一级者，所Μ通常未被 #數，因此常被指派作為4變2壓縮器。 圖8之壓縮器電路見于G. Goto等之IEEE Journal of S〇l id-State Circuit « v〇1 . 27 > HO . 9 > pages 1 229- 1235 ’ September 1992。當所有之4個輸人11-14實質上同 時到達時被設計作為對稱壓縮器電路。由該壓縮器進行之 璣輯是： = 11*12+13*14 ； C = ~{[~(Ι1ΑΙ2)+~(Ι3ΛΙ4)]*[-(Ι1*Ι2) + -(13*14] } + {〇ίη*(Ι1ΑΙ2ΛΙ3ΛΙ4)) S = [ (I1"I2) Λ (Ι3λΙ4) ]"Cjn ； 其中之〜，+，Λ，和分別表示·輯運算HOT, OR，XOR ’和AHD。為著比較不同之電路，假設單位延遲是反相閘 延_ 1涸單位，非反相閘延遲2個單位，和X0R或NX0R閘延 遲2@單位。圖中之數目表示在每一個閘之輸岀之延遲。 產生C 〇 u t時使用2個S位之延遲C 〇 U t供給到在相同级之 次高諧位元有效值之相鄰單元之CU。要牽生緦和項目S和 進位項目C時使用6個單位之延遲。 圖9 -1 1之電路為全新者，根據數個規則設計出該等電路 '.總和輸出S之編碼為惟一性者。S常為5個輸入位元Π〜ί 4 和C丨η之同位（p a r i t y )。亦即，假如在5個輸人位元中之 本紙张尺度適 ) Mi-m ( 210X 297^f ] ~ 1 3 - I—---^-----—裝-----：丨訂 - . - » (請先閱讀背面之注意事項再填寫本頁) 經漓部中央標準扃貝工消於合作社印來

經滴部中次標局資-τ·消费合作权印W A7 __4Q5Q86_B7_ 五、發明説明（！ 8) 「1」之數目 '為奇數時，S就為「ΐ」，否則S就為「0 J 〇 進位輸出C 0 u t和C之編碼並不是惟一性者 > 在設計上具有 I 彈性。該等進位輸出表示在輸入型樣存在有2個Μ上之「1」 。假如在輸入有2個或3個「1」時，則在進位輸出（C或C 〇 u t) 有一個和只有一個「1」，其他之進位輸出為「0 j 。依照 此規則之任何組合是有效組合可K產生壓縮器之正確操作 。使電路最佳化之另外一涸規則是使C 〇 u t和C ί η獨立。因 此，Cout之位元與Cin相同的等於1或0。這是為著速度之 理由，用來避免經過位元位置之波動，因為Cin來自次低 有效值位元和在架構具有相同位準。圖8之壓縮器是該等 規則之一特別實例。 在圖9和10中•該壓縮器邏輯是： C〇ut = [ (H + I2) * (13 + 14) ] + (Ι1*Ι2) + (Ι3*Ι4) ? C = (11*12*13*14)+ [Cin* (Ι1ΛΙ2ΛΙ3ΑΙ4 )] ; S = [ (11-12) - (Ι3ΛΙ4) ]'Cin. 在圖9中，該邏輯之實施時產生C o u t時使用2個單位之延 遲，產生總和與進位項目S和C雙方時使用6個單位之延遲 。從輸入II〜14至主要輸出S和C具有相等之延遲。換言之 ，與圖8之壓縮器同樣的，圖9之電路亦為對稱。 圖1 0之壓縮器為非對稱版本。此版本在產生C 〇 u t時，來 自_入I 1具有較短之延遲，其次是來自輸入I 2者，再其次 是來自輸入I 3和[4者（因此C之结束依照來自相似之鄰接電 路之C 〇 «j t之C丨η )。另外，進位輸出C比總和輸出S稍快1個 單位之延遲（5對6個單位）。當不能同時獲得所有之輸人時 本紙張尺度適州中阈1¾家標彳（（'NS ) Λ4規格（210X 297公釐） -19- I I 「I I I 1 I^衣 n - I *1TV ' < - - (請先閱讀背*之注意事項再填寫本頁) 405086 A7 經濟部中央標準跔資二消资合作社印¥, B7五、發明説明（丨7) 最好使用此種非對稱版本。因此，最慢之到達信號可K提 供在輸短之延遲輸入11和I 2，同時較快之到達信號可以提 I 供給較長之延遲輸入13和14。在圖5中，該非對稱壓縮器 可Μ用在副陣列級S A 3 1，其中在來自级S A 3 Q之部份總和到 達之前產生積項目。在圖3和4之结構中，苜先設置全加算 器级SA0，最好使副陣列CSA2，CSA3，CSA4之壓縮器级SA1 ，SA2和SA3成為非對稱。其他之非對稱電路可以被合成， 依照設計者可獲得之邏輯單元。 在圖11中，壓縮器電路實施下列之邏輯： C^t = (11+12)*(13+14) ; C = [(11*12)(Ι3ΛΙ4)] + [-(Ι1ΛΙ2) *(13*14)] + Cin*(Il'l2 八 Ι3ΛΙ4); S = [ (Ι1'Ι2) ' (I3AI4) ]，Cin. 與圖8和9之壓縮器同樣的，對輸入11-14形成對稱。但 是圖1 0所提供之進位輸出C比總和輸出S稍快1個單元之延 遲（5對6個單位）。 下列之表Μ比較之方式彙總本發明優於習知技術之優點 。宜注意者所示之延遲是全加算器延遲（F A)。 架構 布置 傳播路徑 延遲標度 17X17* ' Μ_Μ 進位大 規 則 不平衡 0 (' Ν ) 15 FA 小陣列 （波動） I I II I ΙΊ 种衣 I— J I 訂 1 - · - (請先閱讀背面之注意事項再填寫本頁) 本紙悵尺度適州屮國改家標彳（（’NS ) Λ4規格（210X297公f ) 405086五、發明説明（I S) B7 樹 則 規 不 衡 平 有 固

\»/ N

A F 壓 之 有器 具縮樹 ϋ 艮 規 不 衡 平 有 固

\lf- N A p 則 規 造 構衡 以平

A F 本發明 規 則 Μ構造 0 (厂Ν) 5.5 FA 平衡 本發明之優點是其1置規則和其蓮算相當快速（5 . 5全加 算器延遲），因此組合有陣列架構和樹狀架構雙方之優良 性質。另外一個優點是除了其主陣列级間之連接外，所有 之連接均為本地，所Μ不論其大小，在布置上只需要設置 (讀先閱讀背面之注意事項再填寫本頁) 經滴部中央標準消费合竹.社印來 較軌 副之 保信他 積徑 t M11個其 面 路 P 曰疋8-11 之 路的， 而圖 t 每有 電多，、 ，當 i 之所 有 其更"衡，別列和 此要M平此特陣路 因需} 之'因 要主電 ， 時ΙΪ有。需由器 樣大^固衡，經縮 傳 態 變有平 時和壓 其 一 小±ί具得構列之 之 大f之獲架 陣目 明 性其Is構造 之副數 發 則當^'*架構明何同 規構 「狀之 發任相 其架 ® 樹擇本由有 是狀 ^同選到經具 這樹^如當入是成 。 ，tr是適 加別建 軌的ks不之 路特構 號反He時小電。被 信相 同同大 器衡徑 個。如 ，列縮 平路 二小 遲陣 壓持號 本紙張尺度適川中國®家標彳（（'NS ) Λ4規格（210X 297公f ) _ 21 - 405086 A7 B7 五、發明説明（I 9) 信號路徑。饋入主加算器陣列之連續級之每一個連續副陣 列具有比前一副陣列多一個之壓縮器。在每一個副陣列路 徑可存在有一個全加算器（選擇性存在），如圖3-5所示 。假如在副陣列開頭為全加算器，則副陣列之其餘路份中 之任何壓縮器為示對稱型。在饋入主陣列之前假如副陣列 之最後元件為全加算器，則第1壓縮器電路可以是對稱型 。所有之主陣列壓縮器為對稱型。利用此種構造可以減小 混附異動。（如先前之T . S a k u r a等所揭示者，需要處置 殘餘之不平衡時可Μ附加另外之延遲元件。） 另外，本發明之架構亦可Μ增加主陴列级和對應之副陣 列之數目。例如，3 2 X 3 2乘法器可Μ Κ 4個主加算器级簧 施，在副陣列沒有全加算器级（亦即，只有壓縮器）。只有 7 . 5全加算器傳播延遲。6 1 X 6 1乘法器可Μ使用6個主加算 器级簧施，其延遲只為11 . 5全加算器（仍然比1 7 X 1 7陣列 架構快速），其中副陣列C S A 0和C S A 1包含有一涸全加算器 後面跟著一個壓縮器，在每一個連續副陣列附加有一個另 外之壓縮器。該等構造分別如圖1 2和1 3所示，形成如圖3 之方式。最後宜注意者，圖1 3之结構可Μ很容易修改成為 5 8 X 5 8乘法器。其完成是經由除去全加算器F之列。所產 生之5 8 X 5 8乘法器具有1 0 . 5全加算器之延遲。 \ 本紙張尺度诚州屮國阀家標呤（（’NS ) Λ4規格（210X 297公;一 22 I I批衣 訂 - - - (請先閱讀背面之注意事項再填寫本頁) 經濟部中夾標"局消费合竹社印$

Claims (1)

1. A8 405086 gs 六、申請專利範圍 1 . 一種乘法電路，其特徵是包含有： 一裝置，用來接受Μ位元被乘數和N位元乘數，藉以形成 Ν Μ位元部份積，其中Μ和Ν是大於8之整數，每一涸部份積 之每一個位元具有位元有效值對應到（Μ + Ν)位元積之特 定位元；和 加算裝置，用來彙總該Ν Μ位元部份積，使具有相同位元 有效值之該部份積之該位元相加在一起，其中該加算装置 被組織成為架構，其中有多個副陣列用來形成部份總和及 多級主陣列用來相加該部份總和，該架構具有非對稱但是 是延遲平衡分子架構其中第一主陣列级用來接受來自二涸 副陣列之部份總和，和每一個後績主陣列級用來接受來自 一個先前主陣列级和只有一個對應副陣列之部份總和，每 一個後鑕主陣列之副陣列連續的大於先前主陣列之副陣列 ，藉Μ維持提供給每一個主陣列級之部份總和之平衡之傳 播延遲，其中包括有4變2壓縮器電路之副陣列至少有一個 ;和 經濟部中央標準局員工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 向量合併加算器，用來接受多位元總和字和多位元進位 字，一起表示來自該加算裝置之最後主陣列級之部份總和 ，該向量合併加算器用來彙總該字和進位字藉Μ產生該（Μ + Ν )位元積。 2 .如申請專利範圍第1項之乘法電路，其中從一個副陣 列之第1級經由該副陣列之每一級到達該主陣列之级和經 由該主陣列之後續級之每一個信號傳播路徑，當與所有之 其他信號傳播路徑比較時，具有相同數目之壓縮器電路。 本紙張尺度適用中國國家#準（CNS ) Μ規格（210Χ297公釐） -~I~~- C8 D8 405086 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 3 .如申請專利範圍第1項之乘法電路，其中包含有壓縮 器電路，副陣列级之每一個單元和主陣列級之每一個單元 用來接受總共4個之部份積輸入和用來產生總和項目和進 位項目。 4 .如申請專利範圍第1項之乘法電路，其中包含有一個 全加算器和一個半加算器，副陣列级之每一個單元和主陣 列级之每一個單元用來接受3個部份積輸入和產生總和項 目與進位項目。 5 .如申請專利範圍第1項之乘法電路，其中該被乘數和 乘數是無正負號二進標記，用Μ形成部份積之該裝置用來 產生該Μ位元被乘數和該Ν位之該乘數之交叉積。 6 .如申請專利範圍第1項之乘法電路，其中該被乘數和 該乘數是2之互補標記，用Μ形成部份積之該装置依照 Baugh-Wooley之演算用來產生交叉積。 經濟部中央標準局負工消費合作社印製 7 .如申請專利範圍第1項之乘法電路，其中該加算装置 被線性的布置，該第一主陣列级在該二個副陣列之後由該 第1主陣列级接受其部份總和，任何副陣列之所有之级組 合在一起，每一假主陣列级接續該第一主陣列鈒在對應到 該主陣列级之副陣列之該級之後，除了連續主陣列級之間 之路徑外*所有之信號傳播路徑為本地者，和每一個副陣 列级只需要二®交叉信號傳播路徑之軌。 8 .如申請專利範圍第1項之乘法電路•其中至少有一 1 該壓縮器電路包含有： 第一信號輸入、第二信號輸入、第三信號輸入、第四信 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） ^~2~- 405086 A8 B8 C8 D8 經濟部中央標準局負工消費合作社印裝 六、申請專利範丨 Μ 1 號 輸 入 、 和 進 位 輸 入 1 1 1 第 一 邏 輯 閘 包 含 有 二 輸 入 N AND 閘 該 H A N D 閘 之 該 二 個 1 1 輸 入 連 接 到 該 第 __. 和 第 二 信 號 輸 入 讀 1 1 先 1 第 二 邏 輯 閘 包 含 有 二 輸 入 N AND 閛 該 NAND 閘 之 二 個 閲 讀 1 背 1 輸 入 連 接 到 該 第 三 和 第 四 信 號 輸 入 面 之 注 1 第 三 邏 輯 閘 包 含 有 二 輸 入 0R 閘 0R閘 之 該 二 個 輸 入 意 華 1 是 反 相 輸 入 和 連 接 到 該 第 一 和 第 二 理 輯 閛 之 輸 出 該 第 二 再 填 4 邏 輯 閘 用 來 提 供 第 一 進 位 輸 出 寫 本 頁 裝 1 第 四 邏 輯 閘 包 含 有 二 輸 入 0R閘 饋 入 二 輸 人 NAND 閘 之 一 1 I 輸 入 該 HAND 閘 之 第 二 輸 入 連 接 到 該 第 一 邏 輯 閛 卞 該 輸 出 1 I J 該 0R閘 之 該 二 輸 入 連 接 到 該 第 一 和 第 二 信 號 輸 入 訂 第 五 邏 輯 閘 包 含 有 二 輸 人 0R閘 饋 入 到 二 輸 入 NAND 閘 1 一 輸 入 該 NAND 閘 之 第 二 輸 入 連 接 到 該 第 二 遴 輯 閘 之 該 輸 1 1 出 該 0R 閘 之 該 二 輸 入 連 接 到 該 第 三 和 第 四 信 號 輸 入 1 | 第 邏 輯 閘 包 含 有 第 J~* 和 第 二 輸 入 0R閘 饋 入 到 二 輸 入 1 N A N D 閛 之 有 關 輸 入 該 第 一 0R 閛 之 該 二 個 輸 入 連 接 到 該 第 -<、 ' 1 1 一 和 第 二 邏 輯 閛 該 輸 出 該 第 二 0R 閘 之 該 二 個 輸 入 連 接 1 到 該 第 四 和 第 五 邏 輯 閘 之 輸 出 1 1 第 七 邏 輯 閘 包 含 有 二 輸 入 X0R閘 該X0R 閘 之 該 二 個 輸 1 | 入 連 接 到 第 四 和 第 五 邏 輯 閘 之 該 輸 出 1 I 第 八 邏 輯 閘 t 包 含 有 二 輸 入 A K D閘饋人到二輸人0 R閘之 1 1 一 輸 入 f 該 0R閘 之 第 二 輸 入 連 接 到 該 第 邏 輯 閘 之 輸 出 1 1 該 NAND 閘 該 二 個 輸 入 連 接 到 該 進 位 輸 入 和 該 第 t 邏 輯 閘 1 1 之 輸 出 » ·*>·+- 第 八 邏 輯 閘 用 來 提 供 第 二 進 位 輸 出 * » 和 1 1 本紙浪尺度適用中國國家梯準（CNS ) A4規格（210 X 297公釐） 405086 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印製 六、申請專利範圍 1 第 九 邏 輯 閘 ί 包含有二輸人X 〇 R閘，該X 〇 R閘之 該 二 涸 輸 1 1 入 連 接 到 該 進 位 輸人和該第七邏輯閘之該輸出， 該 第 九 邏 1 1 輯 閘 用 來 提 供 總 和輸出。 請 先 1 1 9 . 如 申 請專利範圍第1項之乘法電路，其中該壓縮器電 閲 讀 1 背 1 路 之 至 少 之 一 個 包含有： 面 之 注 1 第 — 信 號 輸 入 、第二信號輸入、第三信號輸入 *> 第 四 信 意 事 1 項 Ί 號 輸 入 和 進 位 輸入； -S- 第 一 邏 輯 閛 包含有二輸人Ν 0 R閘，該Ν 0 R閘之該 二 個 輸 % 本 頁 裝 1 入 連 接 到 該 第 一 和第二信號輸入； ___· 1 | 第 二 埵 輯 閘 包含有二輸入H0R閘，該N0R閘之該二個輸 1 I 入 連 接 到 該 第 三 和第四信號輸入； 4 訂 第 三 邏 輯 閘 包含有二輸人HAND閘，該HAND閛 之 該 二 個 輸 入 連 接 到 該 第 一和第二信號輸入； 1 1 第 四 邏 輯 閘 包含有二輸人N A N D閘，該N A N D閘 之 二 個 1 I 輸 入 連 接 到 該 第 三和第四信號輸入； 1 第 五 蓮 輯 閘 包含有二輸人N 0 R閘，該N 0 R閘之 該 二 個 輸 Ί 入 連 接 到 該 第 一 和第二邏輯閘之輸出； 1 1 第 V- 邏 輯 閘 包含有二輸人N A N D閛，該H A N D閘之 二 個 輸 1 1 入 連 接 到 該 第 三 和第四邏輯閘； 1 | 第 七 邏 輯 閘 包含有二輸人N 0 R閘，該N 0 R閘之 該 二 個 輸 1 I 入 連 接 到 該 第 五 和第六邏輯閘之輸出，該第七邏 輯 閘 用 來 I I 提 供 第 一 進 位 輸 出； 1 1 第 八 邏 輯 閘 » 包含有二輸入N 0 R閘，該N 0 R閘之 該 二 個 輸 1 1 入 連 接 到 該 第 三 和第四邏輯閘之該輸出： 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4 405086_os_ 六、申請專利範圍 第九邏輯閛，包含有二輸入OR閘饋入二輸入HAND閘之一 輸入，該N A N D閘之第二輸入連接到該第三邏輯閘之該輸出 ，該0R閘之該二涸輸入連接到該第一和第二信號輸入； 第十邏輯閘，包含有二輸入0 R閘饋入二輸入N A N D閘之一 輸入 > 該N A N D閘之第二輸入連接到該第四邏輯閘之該輸出 ，該0 R閛之該二輸入連接到該第三和第四信號輸入； 第十一邏輯閘，包含有二輸入X0R閘，該X0R閘之該二輸 入連接到該第九和第十邏輯閘之輸出； 第十二邏輯閘，包含有二輸入AND閘饋入二輸入0R閘之 一輸入，該0 R閘之第二輸入連接到該第八邏輯閘之輸出， 該AND閘之該二輸入連接到該進位輸入和該第十一邏輯閘 之輸出，該第十二邏輯閛用來提供第二進位輸出；和 第十三邏輯閘，包含有二輸入X0R閘，該X0R閛之該二輸 入連接到該進位輸入和該第十一邏輯閘之該輸出 > 該第十 三邏輯閘用來提供總和輸出。 1 〇 .如申請專利範圍第1項之乘法電路，其中至少有一個之 該壓縮器電路包含有： 經濟部中央標隼局員工消費合作社印製 第一信號輸入、第二信號輸入、第三信號輸入、第四信 號輸入1、和進位輸入； 第一邏輯閘，包含有三輸入0R閘饋入二輸入NAND_2-輸入，該N A N D閘之第二輸入連接到該第一信號輸入，該0 R 閘之該三輸入連接到該第二、第三和第四信號輸入； 第二遇輯鬧，包含有二輸入0 R聞饋入二輸入H A N D蘭之一 輸人，該N A N D閘之第二輸入連接到該第二信號輸人，該0 R 5 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） 405086 A8 經濟部中央標準局貝工消費合作社印製 六、申請專利範圍 1 閛 之 該 二 輸 入 連 接 到 該 第 二 和 第 四 信 號 輸 入 1 1 I 第 三 邏 輯 閘 包 含 有 二 輸 入 N AND 閘 該 NAND 閛 之 該 二 輸 1 1 入 連 接 到 該 第 三 和 第 四 信 號 輸 入 * 請 先 1 第 四 邏 輯 閘 包 含 有 三 輸 入 N AND 閘 該 N AND 閘 之 該 三 輸 閱 讀 1 背 入 連 接 到 該 第 一 第 二 和 第 三 邏 輯 閘 之 輸 出 該 第 四 邏 輯 之 注 1 閘 用 來 提 供 第 一 進 位 輸 出 意 事 1 項 第 五 邏 輯 閛 包 含 有 四 輸 入 N ANDW 該 NAND 閘 之 該 四 輸 再 4 入 連 接 到 該 第 一 % 第 二 、 第 三 和 第 四 信 號 輸 入 寫 本 頁 裝 1 第 _5_. 邏 輯 閘 包 含 有 二 輸 入 X0R閘 該X0R閘 之 該 二 輸 入 1 I 連 接 到 該 第 一 和 第 二 信 號 輸 入 1 I 第 七 邏 輯 閘 包 含 有 二 輸 入 X 0 R閘 該X0R 閘 之 該 二 輸 入 訂 連 接 到 該 第 三 和 第 四 信 號 輸 入 Ί 第 八 邏 輯 閘 包 含 有 二 m 入 XN0R 閘 該 XH0R 閘 之 該 二 輸 1 1 入 連 接 到 該 第 -V. 和 第 t 邏 輯 閘 之 m 出 1 | 反 相 器 連 接 到 該 進 位 輸 入 1 第 九 邏 輯 閛 包 含 有 二 輸 入 OR 閘 饋 入 二 輸 入 N A N D 閘 之 一 輸 入 N AND 閘 之 第 二 輸 入 連 接 到 該 第 五 邏 輯 閛 之 輸 出 t 1 1 賧 OR 閘 之 二 輸 入 連 接 到 第 八 邏 輯 閛 和 反 相 器 -y 輪 出 1 1 9 該 第 九 邏 輯 閘 用 來 提 供 第 二 進 位 輸 出 和 1 I 第 十 m 輯 閘 包 含 有 二 輸 入 X0R閘 •該X0R閘 之 該 二 輸 人 1 I 連 接 到 第 八 邏 輯 閘 和 該 反 相 器 之 該 輸 出 該 第 十 邏 輯 閘 1 1 用 來 提 供 總 和 輸 出 〇 1 1 11 .如申請專利範圍第1 項 -V 乘 法 電 路 ) 其 中 至 少 有 -- 個 1 1 該 壓 縮 器 電 路 包 含 有 * 1 1 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） 6 8 8 8 8 ABCD 405086 六、申請專利範圍 第一信號輸入、第二信號輸入、第三信號輸入、第四信 號輸人、和進位輸人； (請先閲讀背面之注意事項再填寫本頁) 第一邏輯閘，包含有二輸入N 0 R閛，該N 0 R閘之該二輸入 連接到該第一和第二信號輸入； 第二邏輯閘，包含有二輸入N0R閘，該N0R閘之該二輸入 連接到該第三和第四信號輸入； 第三邏輯閘，包含有二輸入N0R閘，該N0R閘之該二輸入 連接到該第一和第二邏輯閘之輸出，該第三邏輯閘用來提 供第一進位輸出； 第四邏輯閛，包含有二輸人XN0R閘，該XH0R閘之該二輸 入連接到該第一和第二信號輸入； 第五邏輯閘*包含有二輸人X N 0 R閘，該X N 0 R閘之該二輸 入連接到該第三和第四信號輸入； 經濟部中央揉隼局貝工消費合作社印製 第六遵輯閘，包含有三輸入NAND閘，該NAND閘之該三輸 入連接到該第一和第二信號輸入和該第五邏輯閘之輸出； 第t邏輯閘，包含有三輸人N A N D閘，該N A N D閘之該三輸 入連接到該第三和第四信號輸入和該第四邏輯閘之輸出； 第八邏輯閘，包含有二輸人X N 0 R閛，該X N 0 R閘之該二輸 入連接到該第四和第五邏輯閘之該輸出； 反相器，連接到該進位輸入； 第九邏輯閘，包含有二輸入0R閘饋入三輸入NAND_2 — 輸入，該N A N D閘之第二和第三輸人連接到該第六和第七趣 輯閘之輸出，該0 R閘之該二輸入連接到該第八邏輯閘和該 反相器，該第九邏輯閛用來提供第二進位輸出；和 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210X297公釐） 8 88 8 ABCD 405086 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 第 十 遴 輯 閘 9 包含 有二 m 入 X0R閘 該）(0 R閘 之 該 二 輸 入 1 1 連 接 到 該 第 八 邏 輯閘 和該 反 相 器之 該 輸 出 t 該 第 十 邏 輯 閘 1 1 用 來 提 供 總 和 輸 出。 /«-S. 請 先 閲 S 1 1 1 2 .如申請專利範圍第1項 之 乘法 電 路 其 中 至 少 有 一 個 1 背 之 該 壓 縮 器 電 路 包含 有： 面 之 注 1 多 個 輸 入 包 括每 一信 號 輸 入、 第 二 信 號 輸 人 第 三 信 意 事 1 號 輸 入 、 第 四 信 號輸 入、 和 進 位輸 入 和 -S- J 寫 1 多 個 輸 出 包 括第 一進 位 輸 出、 第 二 進 位 輸 出 Λ 和 總 和 頁 輸 出 V_^ 1 | 該 至 少 有 •· 個 之該 壓縮 器 電 路之 特 徵 是 假 如 在 該 多 個 輸 1 I 入 之 厂 1 j 之數目為奇數時 該總和輸出就被設定成為0 t 1 訂 該 至 少 有 —» 個 之該 壓縮 器 電 路之 特 徵 是 假 如 在 該 多 個 輸 1 入 中 之 厂 1J 之數目為2或3時 就有- -個和只有- -個之該 1 1 一 或 第 二 進 位 輸 出被 設定 成 為 1 ； 1 I 該 至 少 有 一 個 之該 壓縮 器 電 路之 特 徵 是 假 如 在 該 多 個 輸 廖 1 入 中 之 厂 1J 之數目為4或5時 該第- -和第二進位輸出雙 1 方 就 均 被 設 定 為 1 ° 1 13 .如申請專利範圍第1 2項之乘法電路 其中該至少有 1 1 一 個 之 該 壓 縮 cto 益 電路 之特 徵 是 該進 位 輸 出 之 一 之 決 定 與 該 1 | 進 位 輸 入 Μ /w\ 關 0 1 I 14 -種乘法電路 ，其特徵是包含有 1 1 一 裝 置 » 用 來 接受Μ位元被乘數和N位元乘 数 藉 Μ 形 成 1 1 部 份 積 項 g » 每 一個 部份 積 項 目對 懕 到 (Μ + N )位元積之 1 1 一 特 定 位 元 * » 1 1 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） -8 - 405086 A8 B8 C8 D8 經濟部中央標準局員工消费合作社印製 六、申請專利範圍 1 對 於 每 一 個 積 位 元 加 算 裝 置 用 來 相 加 所 有 之 部 份 積 項 1 1 1 巨 之 對 am 懕 到 該 積 /丄 U 元 者 加 上 該 加 算 裝 置 所 產 生 之 任 何 進 1 1 位 項 巨 作 為 次 低 效 積 位 元 每 一 個 該 加 算 裝 置 用 產 生 總 和 V 請 先 1 1 藉 K 形 成 該 積 位 元 和 ___. 個 或 多 個 進 位 項 百 被 轉 移 到 加 算 閣 讀 背 ιέ 之 注 1 I 裝 置 作 為 次 高 效 積 位 元 1 其 中 每 一 個 該 加 算 裝 置 被 組 織 成 為 架 構 其 特 徵 是 利 用 悬 事 項 1 多 個 加 算 m 用 來 形 成 部 份 總 和 該 等 加 算 级 被 組 織 成 為 連 再 填 1 績 副 陣 列 加 算 器 之 多 個 鍵 和 連 壤 主 陣 列 加 算 器 一 個 鏈 t 寫 本 頁 裝 1 在 主 陣 列 加 算 器 之 該 鏈 之 第 一 鈒 加 算 器 連 接 到 二 個 避 之 1 1 副 陣 列 加 算 器 藉 接 受 其 部 份 總 和 該 鏈 之 主 陣 列 加 算 器 1 I 之 每 一 個 级 持 m 該 第 一 级 連 接 到 該 主 陣 列 加 算 器 鍵 之 前 一 訂 級 和 連 接 到 副 陣 列 加 算 器 之 _. 個 和 只 有 一 個 之 鏈 • J 其 中 在 主 陣 列 加 算 器 之 該 鏈 之 每 一 個加算级為4變2壓縮 I 1 加 算 器 電 路 此 處 稱 為 厂 壓 縮 器 J 該 二 m 之 副 陣 列 加 算 1 1 器 連 接 到 該 主 陣 列 之 該 第 一 级 該 等 鏈 之 每 __. 型 之 加 算 器 1 之 數 g 相 同 連 接 到 該 主 陣 列 之 後 續 级 之 每 一 鏈 之 副 陣 列 * ί I 加 算 器 與 連 接 到 該 主 陣 列 之 前 级 副 陣 列 加 算 器 在 該 鍵 1 1 之 每 一 型 之 數 巨 相 同 但 是 比 該 前 鏈 多 1個以上之壓縮器 1 I t 因 此 m 由 該 鏈 之 副 陣 列 加 算 器 和 經 由 該 主 陣 列 之 每 — 個 1 1 信 傳 播 路 徑 具 有 平 衡 之 延 遲 和 1 I 在 該 加 算 裝 置 之 後 壤 »·*穴 有 向 量 合 併 加 算 器 用 來 接 受 每 一 個 1 I 積 位 元 之 來 i 加 算 装 置 多 位 元 總 和 字 與 多 位元進位字 1 1 I 向 量 合 併 加 X 器 用 來 彙 總 該 總 和 字 與 該 進 位 字 -yt 同 位 元 有 1 1 效 值 之 對 應 位 元 ， 藉 Η 形 成 該 (Μ Ν )位元積 1 1 本紙张尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 9 A8 B8405086_六、申請專利範圍 有 含 包 更 中 其 路 電 法 乘 之 項 3 ΊΧ 第 圍 範 利 專 請 如 元 位 個1 每 電 之 積 該 在 用 少 至 器 算 加 器 積 累 之 列1 第 圍 範 利 專 請 甲 如 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 器 數 積 乘 累 被 ο ί am- 言 中卩中 之 其 其 路 D 路 fl 電 f 電 併 法、法 霖 合 淚 •Nlst 向 項 項 間 之 器 算 加 併 合 量 向 該 和 置 裝 算 加 該 於 位 器 算 加 第 圍 範 利 專 請 串 如 記 標 進 二 該 號之 負數 正乘 無被 是該 數用 乘利 和置 裝 該生 之 產 目來 項 用 積元 份位 部彳 成 形 以 用 該 之 數 乘 該 和 元 位 X 數置 乘 裝 被該 該 之 中目 其項 ， 積 路份 電部 法成 乘形 之M 項 用 14該 第 ， 園記 範標 利補 。 專 互 1 0 Z 積申2 叉卩是 交$數 —18乘 和 第 圍 範 le利 00專 T請 Β Φ. au如 B . 照19 依 巨 項 該 生 產 來 用 算 演 Μ 级1 第 中 其 路 電 法 乘 之 項 其 器 縮 壓 稱 對 HF 為 器 縮 壓 之 级 之 器 算 加 ο 歹 Jm- 陣 畐 之 j · 該 之 外 位 進 和 和 總 之 器 縮 壓 該 對 比 入 輸 個 。 二 慢 之入 播 輸 傳個 器兩 縮外 壓另 該之 對出 中輸 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