TW404053B - A method of utilizing self-aligned contact via to fabricate the capacitor on the bitline in DRAM - Google Patents

Description

經濟部智慧財1局員工消費合作社印製 404053 A7 B7 五、發明説明（/ ) 發明技術領域： 本發明係有關於製作積體電路半導體元 件；尤指一種使用毯覆式氮化砂blanket (Si3N4)飽刻終止層（etch-stop layer)以形 成所有放置插塞接觸（landing plug contact) 用之自動對準（self-aligned)接觸孔之製造記 憶體單元陣列的方法。另一毯覆式blanket Si3N4層係用以僅在所選擇之區域中蝕刻位元-線上的Si3N4間隙壁，而在其他位置所殘留之 作爲蝕刻終止層的Si3N4係用以在蝕刻形成用 於電容器之窗口時，避免該電容器節點接觸與 位元線發生短路，此在光學微影對齊與臨界尺 寸（CD)時將提供較大的曝光容忍度。 發明背景： 近年來，DRAM晶片上的記憶體單元數目 及密度已急遽地增加。在基板上之DRAM晶 片區域中記憶體單元陣列以及沿著晶片四周排 列的讀/寫電路緊密接觸。目前，具有小於半 微米之最小特徵尺寸的64百萬位元記憶體單 元已在DRAM晶片上生產。各DRAM單元的 形成係包含一單一的存取電晶體，通常是一典 型的場效應電晶體（FET)以及一具有節點接 觸窗與FET的二個源極/汲極區域之一連接的 3 --_--'-------- 裝----i---^訂-------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 404053 A7 ___B7 五、發明説明（V) 儲存電容器。該電容器係以電荷之有無，來儲 存二進位之資訊（O’s and l’s)，而該第二源極/ 汲極區域係經由DRAM晶片上的週邊電路而 連接至用以讀寫資訊的位元線。 公元2000年後，DRAM晶片上的記憶體單 元數目預期將超過十億位元。該增加的電路密 度係由個別半導體裝置（FET)尺寸的減少以 及裝置堆積密度的增加而產生。有關裝置最小-特徵尺寸的減少，其部份原因係歸功於高解析 度光學微影與直接（非等向性）電漿蝕刻的進 步。例如，在下一世代的生產作業中，最小特 徵尺寸係預期爲0.25至0.18微米（am)。 然而，由於最小特徵尺寸的減少，在設計容忍 度範圍中控制光學微影對齊及控制臨界尺寸係 漸漸地變困難。對不準誤差將不經意地蝕刻到 下面的絕緣層中的情形，其將使各導電元件間 產生短路。 用於製作具有增加記憶體單元密度的 DRAM單元的數種方法已於相關之光前文獻中 被揭露，例如一種製作DRAM電容器的方法 係由Mr. Kim等人所發表的美國專利第 5,714,401號中被揭露，其中電容器下電極板 係由一導電層所形成，且第二導電層係沈積並 繼續回蝕，以形成一增加電容量用的鰭形結構 --,---；------裝----！---^訂-·--------線 (請先閲讀背面之注意事項再填寫本頁) 404053 A 7 B7 五、發明説明（j) 於下電極板。另由Mr. Dai等人所發表之美國 專利第5,670,404號係說明一種使用一未摻雜 多晶矽層作爲蝕刻終止層之用以製作自動對準 位元線接觸於DRAM上的方法。該方法係使 用一平坦的絕緣層，其允許位元線被蝕刻而無 殘留導電物質於位元線之間。另由Mr. Tsai等 人所發表之美國專利第5,763,306號係說明一 種使用位元線間的深溝狀物之用以製作高密度 DRAM電容器陣列並形成電容器節點接觸的方 法。另由Mr. Sung等人所發表之美國專利第 5,550,078號係說明一種使用減少的罩幕數目 而製作自動對準位元線接觸及電容器節點接觸 的方法。此將增加單元密度並減少製造成本。 因此，在工業上，放寬對於光學微影臨界 對齊的要求並提供較佳的臨界尺寸（CD)控 制，而維持一成本有效製造方法之改良製造 DRAM裝置用之方法係爲所需。 發明之簡要說明： 本發明之主要目的係爲提供一種形成具有 自動對準電容器節點接觸之字元線上的電容器 的記憶體單元陣列，並可增加電容器的電容 量° 本發明之另一目的係爲形成該等具有對光 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ---'---；-----裝----„--訂 -------I j 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智悲財產苟®工消費合作社印製 B7 404053 五、發明説明（f ) 學微影有較高之容忍度的自動對準節點接觸對 字元線（node_contact-to-word-line)結構。 本發明之再一目的係爲並簡化同時形成所 有插塞接觸窗之製程，因而簡化製程。 本發明之又一目的係爲在所位元線上形成 Si3N4間隙壁，除此外而留下一作爲蝕刻終止 層的毯覆式Si3N4層於基板上的其他位置，以 避免電容器節點接觸與位元線用的放置插塞接 觸發生短路。 根據本發明主要係爲一種用以製作具有增 加電容量的dram電容器的方法。該方法係 使用數層由Si3N4所組成的蝕刻終止層，其可 避免電容器節點接觸與位元線用之插塞接觸間 發生短路。此係允許對光學微影有較高之容忍 度方式製作自動對準接觸窗。該方法係以提供 一半導體基板開始。該基板係典型地爲具有 <100>結晶取向的P_摻雜單晶矽。裝置區域係 藉由形成一相當厚的場氧化物（FOX)而該場 氧化物係環繞基板中及基板上之各裝置區並將 其電隔離。使用淺溝渠隔離（STI )以形成場 氧化物的方法，其中一淺溝渠係被蝕刻於基板 中並塡充以與基板表面同樣平坦的氧化物 (Si02)。該FET的形成首先係成長一薄的閘 極氧化物於該裝置區域上。一摻雜多晶矽層及 6 ---；---r----裝----Γ----訂-------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧时產局員工消費合作社印製 本紙張尺度適用中國國家標準（€吣）厶4規/格（210'1><297公釐） 經濟部智慧財產局S工消費合作社印製 404053 a? B7_ 五、發明説明（/) 一具有Si3N4/Si02並定義出氧化物層（cap oxide layer)的耐高溫金屬矽化物層組成第一多晶矽 化金屬層，在該裝置區域上形成該具有帽罩氧 化物的FET閘極電極，並同時形成字元線於 場氧化物區域上。其次，N型摻雜源極/汲極 區係以離子植入法形成於閘極電極附近。沈積 第一 Si3N4以形成第一蝕刻終止層係被沈積於 該基板上，並由非等向性電漿蝕刻進行部份回 蝕，而形成間隙壁於閘極電極上，以留下作爲 蝕刻終止的部分之第一 Si3N4層於源極/汲極區 上。沈積8丨02爲第一絕緣層於該基板上並隨 後被平坦化，例如以化學機械硏磨法（CMP) 爲之。其次，而停止於選擇性地蝕刻第一絕緣 層至源極/汲極區上以形成自動對準接孔，該 第一蝕刻終止層，而在該接觸孔中的蝕刻終止 層係於後續被移除，以曝露出該源極/汲極區 域。一摻雜第一多晶矽層係被沈積並回蝕至該 第一絕緣層，以形成電容器節點接觸用及位元 線接觸用之多晶矽放置插塞於該接觸孔中。第 二絕緣層Si02係被沈積於該基板上以隔離該 插塞。位元線接觸孔係於該第二絕緣層中被蝕 刻至該位元線接觸用之多晶砂放置插塞的部 份。該位元線係藉由沈積第二多晶矽化金屬層 並沈積一 Si3N4之第二蝕刻終止層而形成。定 7 ^纸張尺度適用中國國家標準（CNSJ A4規格（210X297公ϋ " ---；---Γ------裝----„—--irl-----線 (請先閲讀背面之注意事項再填寫本頁) 404053 Α7 Β7 經濟部智慧財產笱員工消費合作社印製 五、發明説明（6) 義該多晶矽化金屬層及該Si3N4，以形成延伸 至該位元線接觸孔上方的位元線。沈積Si3N4 形成第三蝕刻終止層於該位元線及該第二絕緣 層上方。使用一光罩及非等向性電漿蝕刻，在 第三蝕刻終止層定義電容器節點接觸插塞，且 同時在窗口中的位元線上形成間隙壁。在基板 表面上之其他部份的第三蝕刻終止層將保護下 面的結構不爲後續蝕刻步驟所蝕刻。第三絕緣. 層可使用Si02並經平坦化步驟形成。於第三 絕緣中定義出與電容器下電極板插塞之接觸 窗，其中該接觸窗係對齊於第三蝕刻終止層中 的插塞並較其爲大，且該窗口係於該第二絕緣 層中被蝕刻至電容器節點接觸，但不會過度餽 刻至電容器窗口中的第三蝕刻終止層。沈積一 摻雜多晶矽或氮化鈦材料形成第一導電層於該 第三絕緣層上以及該電容器窗口中。利用旋轉 塗佈塗覆法沈積一高分子層，以塡充該電容器 窗口並形成一平坦表面，且其回蝕至該第三絕 緣層頂端表面上的第一導電層。其次，蝕刻該 導電層至該第三絕緣層頂端表面，以在該電容 器窗口中形成一下電極板之陣列結構，而電容 器窗口中的高分子不受蝕刻該窗口中之導電層 影響。其次，殘留在該電容器窗口中的高分子 係以諸如電漿灰化法（plasma etching)移除， 8 ---r--.----穿-- (請先閲讀背面之注意事項再填寫本頁) -9

T % 本紙張尺度適用中國國家標準（CNS ) A4規格（21 Οχ 297公釐） 經濟部智祛財產笱負工消費合作社印製 404053 at B7 五、發明説明（厂 而該殘留的第三絕緣層選擇性地移除至該第三 飩刻終止層係使用氫氟酸溶液之濕式蝕刻，諸 如通常被稱爲BST之鋇鋸鈦氧化物（BaSr)Ti03 等中間電極介電層係形成於該下極電極板之 上。此外，通常PZT之Pb (ZrxTik)可以被 使用爲鐵電性材料，而形成非揮發性記憶體。 諸如定義沈積之多晶矽或氮化鈦之一第二導電 層，形成上電極板而完成DRAM單元。 圖示之簡要說明： 第1圖係爲表示具有一般位元線接觸之二 個相鄰的記憶體單元佈局之本發明的上視示意 圖。 圖2A至14C係表示藉由本發明之方法之 用於製造位元線上（COB)之電容器在DRAM 之製程步驟順序的截面示意圖。 圖2A至14A係表τπ：完成位兀線接觸的面 S 〇 圖2B至14B係表示完成一電容器記憶體 單元的截面圖。 圖2C至MC係表示完成電容器記憶體單 元以及一般性位元線接觸的截面圖。 圖號說明： 2-窗口 3-窗口 9 —一,——.----‘丨裝---^——卜訂l·-----線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局S工消費合作社印製 五、發明説明（κ) 5-接觸窗口 9-窗口 12-場氧化物區域 16- FET閘極電極 18-氧化層 22-第一絕緣層 28-第二多晶砂化金屬層 32_第三鈾刻終止層 36-第三絕緣層 40_第一導電層 404053 A7 B7 7-窗口 10-半導體基板 14-閘極氧化物 17-源極/汲極區 20_ Si3N4 層 24-多晶矽插塞 30-第二蝕刻終止層 34-光罩 38-光罩 42-高分子層 44-中間電極介電層 46_第二導電層 發明之詳細說明： 現在，參考第1圖的上視圖以及第2A圖 至第14C圖的截面圖而詳細地說明本發明之實 施例。其中第2A圖至第14A圖的截面係對應 於第1圖的截面A-A'，第2B圖至第14B圖 的截面係對應於第1圖的截面B-B'，而第2C 圖至第14C圖的截面係對應於第1圖的截面 C-C '。本發明係使用新的蝕刻終止層以及一 蝕刻技術，以形成具有對光學微影有較大之容 忍度並同時在基板上形成所有插塞接觸之改良 式的DRAM電路。本發明亦同時形成Si3N4間 隙壁於窗口區域中的位元線上，而在基板上的 其他區域留下一毯覆式蝕刻終止層（Si3N4)。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公瘦） (請先閲讀背面之注意事項再填寫本!♦) Γ 經濟部智蒽財產局貝工消費合作钍印製 404053 Α7 Β7 五、發明説明（γ) 雖然本發明係以製作作爲存取電晶體之具有N 型通道FET的DRAM裝置記憶體單元做說明， 但是亦應爲熟習本技藝之人士所瞭解地是，除 了本實施例所述的製程步驟外，藉由施加額外 的製程步驟則其他形式的裝置將可被加入 DRAM晶片中。例如，藉由形成N型井區域 於P型摻雜基板中，則P型通道FET亦可被 提供，藉此可形成周邊電路所需的互補式金屬_ 氧化物半導體（CMOS)電路於DRAM晶片上。 爲更瞭解本發明用於製造DRAM的嶄新方 法，具有一共同位元線接觸的二相鄰記憶體單 元的上視圖請參考第1圖。該上視圖係表示定 義第三Si3N4蝕刻終止層後的DRAM製程，如 第10A、10B及10C圖所示的截面目。第1圖 的上視圖係表示具有場氧化物區域12的基板 10,該場氧化物係環繞裝置區域12'並將其隔 離。定義出第一多晶矽化金屬層以形成字元線 16,其係延伸超出裝置區12'可形成具有Si3N4 邊緣間隙壁的FET閘極電極16。形成一平坦 第一絕緣層於閘極電極16上後，電容器節點 接觸用的窗口 2被蝕刻於該第一絕緣層中，且 亦同時蝕刻位元線接觸窗口 3。接著，形成窗 口 2與3於多晶矽插塞24。其次，沈積第二 絕緣層成，並使接觸窗口 5於第二絕緣層中形 11 本紙張尺度適用中國國家標準（CNsl A4規格（釐） "" I-.---』------裝---_——l·訂：------丨線 (請先閲讀背面之注項再填寫本頁) 404C53 Μ Β7_ 五、奪明説明（|〇 ) 成與位元線用的多晶矽插塞24接觸。沈積第 二多晶矽化金屬層並定義以形成延伸超出接觸 窗口 5的位元線28，而與位元線多晶矽插塞24 接觸。本發明的一主要特徵係爲沈積51，4第 三蝕刻終止層32，該蝕刻終止層係使用一光 罩而被定義出窗口 7在電容器節點多晶矽接觸 插塞24上的層32，而同時形成間隙壁32'於 該位元線28上。殘留在基板上其他位置的第· 三Si3N4蝕刻終止層係作爲蝕刻終止層，以避 免在後續蝕刻步驟期間的過度蝕刻，如第11A 圖至第14C圖之順序所淸楚表示者。 現在，參考第2A圖至第14C圖，本方法 係以提供一半導體基板10開始，如第2A-2C 圖所示。該基板係典型地爲具有<100>結晶取 向的P_型摻雜單晶矽。一場氧化物（FOX) 12 係環繞基板10中及基板上之各裝置區並將其 隔離。一種形成場氧化物較佳的方法係爲淺溝 渠隔離（STI)。簡單地說，該STI形成法包 含選擇性地蝕刻淺溝渠至介於2000到4000A 間的深度，並沈積和蝕刻一用以塡充溝渠並與 基板頂端表面共平面的化學氣相沈積（CVD) 法所形成之Si02。 其次’該FET的形成首先係爲形成一薄閘 極氧化物14於該裝置區域上，如第2C圖所示。 12 本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） |_--_------裝-------訂.-------線 (請先閲讀背面之注 項再填寫本頁) 經濟部智慧財產笱S工消費合作社印製 404053 A7 B7_ 五、發明説明（) 該閘極氧化物係典型地以熱氧化法形成並被成 長至介於30到120A間的厚度。一第一多晶矽 化金屬層16係被沈積並定義以形成該FET閘 極電極16於裝置區上並同時形成字元線16於 場氧化物區域12上。該多晶矽化金屬層16在 頂端表面上通常用具有如：矽化鎢（WSi2)等 耐高溫金屬矽化物層16B的大量N+型摻雜多 晶矽層1όΑ所組成之材料。多晶矽16A可以-使用矽烷（SiH4 )的低壓化學氣相沈積法 (LPCVD)沈積之並以磷（P)等N型摻質做 導電性摻雜。WSi2層16B係使用六氟化鎢 (WF6)及矽烷做爲反應氣體的CVD法沈積 之。多晶矽化金屬層16沈積之總厚度介於1500 到2500埃，係由Si02及Si3N4所組成的一覆 蓋氧化層18沈積定義於該FET閘極電極16 之多晶矽化金屬層16上方。源極/汲極區17 係藉由諸如磷（P)等N型摻質的離子植入， 而被形成於閜極電極周圍。該源極/汲極區17 係典型地被植入介於1.0 E 17至1.0 E 19 atoms/cm3間的濃度。 再次參考第2C圖，沈積Si3N4層20作爲 第一蝕刻終止層係被沈積於閘極電極16上方 的基板上以及源極/汲極區17上。該Si3N4層 20係以使用諸如二氯矽烷（SiCl2H2)及氨氣 13 本紙張尺度適用中國國家標準（CNSH規格（210X297公釐） ^ ——r--：------裝---^--.丨訂^-------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^04053 A7 B7 經濟部智慧財產笱S工消費合作社印製 五、發明説明（/ο CNH3)做爲反應氣體的LPCVD法沈積之。 該Si3N4層20係被沈積至介於200到600A間 的厚度。Si3N4層20位於位元線接觸用之源極 /汲極區17上如第2A圖中所示，而位於電容 器節點接觸用之源極/汲極區17上Si3N4層20 係表示於第2B圖中，其各爲第1圖中的截面 A-A ^ 及 Β-Β Λ。 參考第3C圖，該Si3N4第一蝕刻終止層20 係於後續以非等向性電漿蝕刻法進行部份地回 蝕，以形成間隙壁20'於該閘極電極16上， 並留下作爲蝕刻終止層，其蝕刻終止層位於源 極/汲極區17上方（第一 Si3N4層20厚度之部 分的。該非等向性蝕刻最好使用高密度電漿 (HDP)蝕刻及諸如CF4、CHF3、〇2及Ar等 飩刻氣體混合物而執行。位元線接觸及電容器 節點接觸所相對應的截面係說明於第3A圖及 第3B圖中，其係表示位於源極/汲極區17上 之Si3N4層20的部份回蝕。 參考第4C圖，沈積並平坦化Si02所組成 之一第一絕緣層22。第一絕緣層22係以次大 氣壓（sub-atmospheric) CVD法或以電漿輔助 CVD法而沈積，其係使用一 HDP氧化物沈積 裝置以及諸如四乙基正矽酸鹽（TE0S )或 TE0S/臭氧（03)等反應氣體。其次，該第一 (請先閲讀背面之注意事項再填寫本頁) --° 丁 % 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財态局S工消費合作社印製 404053 A7 B7 五、發明説明（β ) 絕緣層22係以諸如化學機械硏磨法（CMP) 而平坦化，以留下一介於1000至4〇0〇A間的 厚度於具有覆蓋氧化物18的閘極電極16上以 及部份的該第一蝕刻終止層2〇上。 再次參考第4C圖，接觸孔2及3係在該 第一絕緣層22中選擇性地被蝕刻至位於源極/ 汲極區17上之蝕刻終止層20，並延伸超過閘 極電極16以形成自動對準接觸窗。蝕刻接觸 孔2作爲電容器節點接觸，如第4B圖所示， 而蝕刻接觸孔3係作爲位元線接觸，如第4A 圖所示。該蝕刻最好使用活性離子蝕刻（RIE) 以及對於Si3N4有蝕刻選擇性之蝕刻Si02的蝕 刻氣體執行之。例如，該蝕刻可以使用由C4F8、 CO、02及Ar等所組成的蝕刻氣體混合物而執 行之。此外，C5F8、CO、02及Ar等氣體混合 物亦可被使用。 參考第5C圖，選擇性地移除位於源/汲極 區17上方之接觸孔2及3中之第一蝕刻終止 層20。上述第一触刻終止層20之移除最好以 使用RIE及諸如CHF3、CH3F、02及Ar等蝕 刻氣體混合物的選擇性蝕刻而被移除至基板10 處。Si3N4層20的移除亦被說明於第5A圖及 第5B圖中，其係爲第1圖的截面A-A'及B- 15 --;----·---1 裝------Γ 訂-------—線 (請先閱讀背面之注意事項再填寫本頁) ^紙張尺度適用^國國家標準（CNS ) A4規格（210X297公釐） 404053 A7 -_B7__ 五、發明説明（4) (請先閱讀背面之注意事項再填寫本頁) 參考第6A-6C圖，一導電性摻雜第一多晶 矽層形成之多晶矽插塞24於該第一絕緣層22 上沈積至足以塡充窗口 2及3的厚度。多晶矽 插塞24最好以LPCVD法沈積，其係使用矽烷 做爲反應氣體並以N+導電型摻質即時地摻雜 至介於 1.0E19 至 1.0E20atoms/cm3 的濃度。 例如，該多晶矽插塞24可在該多晶矽沈積期 間藉由添加三氫化磷（PH3 )摻雜。該多晶砂· 插塞24係於後續被回蝕至第一絕緣層22的頂 端表面，以在接觸孔2及3中個別形成電容器 節點接觸用及位元線接觸用的多晶矽插塞24。 該多晶矽插塞24係使用一 HDP鈾刻機以及對 於Si02層22有蝕刻選擇性的諸如Cl2、HBr·、 〇2與He之蝕刻氣體混合物蝕刻之。 經濟部智慈財產局員工消費合作社印製 參考第7A-7C圖，沈積一第二絕緣層26 於該基板上，以將窗口 2及3中的多晶矽插塞 24絕緣。第二絕緣層26最好爲使用諸如 TE0S/03之反應氣體的LPCVD法所沈積的 Si02。此外，第二絕緣層26亦可爲使用諸如 SiH4、NH3及N20之反應氣體的LPCVD法所 沈積的氮氧化矽（SiON)。該第二絕緣層26 係被沈積至介於1〇〇〇到2000埃之間。 現在，請參考第7A圖及第1圖的上視圖， 蝕刻出位元線接觸孔5係於第二絕緣層26中 16 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 404053 A7 B7_ 五、發明説明（β ) 用於製作位元線接觸之窗口 3中的部份多晶矽 插塞24。該接觸孔5係使用HDP或活性離子 蝕刻以及諸如CF4、CHF3、02與Ar等之蝕刻 氣體混合物而被蝕刻。 參考第8Α圖至第8C圖，一第二多晶矽化 金屬層28係藉由沈積一摻雜多晶矽層28Α並 接著沈積一耐高溫金屬矽化物層28Β而形成。 該多晶矽層28Α係以使用SiCl2H2的LPCVD 法沈積，並以磷即時地摻雜至介於1.0 E 20到 1.0 E 22 atoms/cm3間的濃度。多晶砂層28A 係被沈積至介於500到1500A間的厚度。該矽 化物層28B最好爲使用諸如六氟化鎢（WF6) 及矽烷等作爲反應氣體的CVD法所沈積的矽 化鎢（WSi2)，並被沈積至介於1000到1500 埃之間的厚度。此外，一鎢金屬層可用以取代 該矽化物層28B。使用Si3N4的第二蝕刻終止 層30係以使用SiCl2H2及NH3的LPCVD法沈 積於該多晶矽化金屬層28上。該Si3N4蝕刻終 止層30係沈積厚度介於1500到3000埃之間。 其次，傳統光學微影技術及非等向性蝕刻係被 用以定義蝕刻Si3N4終止層30、多晶矽層28A 多晶矽化金屬層及28B，以形成位元線28。該 位元線係被定義以延伸超出位元線接觸孔5並 與接觸孔窗口 3中的多晶矽插塞24接觸，如 ——.——,--------裝---^———訂」------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產笱Μ工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公釐） 經濟部智慧財產'"S工消費合作社印製 Ο 4 C 5 3 Α7 Β7 五、發明説明（It) 第8A圖所示以及如第1圖的上視圖所示。第 8B圖係表示第1圖之二相鄰位元線28與一電 容器節點接觸多晶矽插塞24之B-B’區域的截 面目。 參考第9A-9C圖，沈積Si3N4材料之第三 蝕刻終止層32於位元線28上（如第9A圖及 第9B圖所示）以及該第二蝕刻終止層30上（如 第9C圖所示）。該Si3N4層32係以類似於該· 第一與第二蝕刻終止層沈積的CVD法沈積。 沈積第三蝕刻終止層32介於200到600埃之 間的厚度。 現在，參考第10A-10C圖，進入本發明的 一主要特徵，一光罩34及非等向性電漿蝕刻 係用以蝕刻窗口 7於該第三蝕刻終止層32中。 蝕刻窗口 7於該電容器節點接觸多晶矽插塞24 上方，如第1圖的上視圖及第10B圖與第10C 圖的截面圖所示。如第10A圖及第10C圖所 示，該第二餓刻終止層3 2係殘留於位於位元 線接觸多晶矽插塞24上方之基板10上的其他 位置，以避免在後續蝕刻步驟期間受到蝕刻的 影響。在Si3N4層32的非等向性蝕刻期間，Si3N4 間隙壁32'係同時被形成於窗口 7中的位元線 28上，如圖10B所示。 參考第11A-11C圖，沈積並平坦化一相當 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公慶） ——.--^-------- 裝---·--Γ 訂^------ 線 (請先閲讀背面之注意事項再填寫本頁) 404053 A7 B7_ 五、發明説明（^ ) 厚的第三絕緣層36係第三絕緣層36最好爲 Si02，並以使用TE0S/03的SACVD法沈積， 且以CMP法平坦化，而使其在位元線28上具 有介於8000至12000埃之間的厚度。一經光 罩38係被用以蝕刻形成下極電極板用的窗口 9。蝕刻窗口 9於該第三絕緣層36中，且係對 齊於第三蝕刻終止層32中的窗口 7並較窗口 7更大，如第11C圖所示。窗口 9係以對於下-面第二及第三蝕刻終止層30及32有蝕刻選擇 性的方式而被蝕刻，如第11B圖及第11C圖 所示；而Si3N4間隙壁32'係將位元線28絕緣， 如第1 1 B圖所示。該蝕刻終止層30及32亦作 爲用於在第二絕緣層26中選擇性地蝕刻窗口 至電容器節點多晶矽插塞24的硬式罩幕。該 蝕刻最好使用RIE以及諸如C4F8、CO、02與 Ar等蝕刻氣體混合物或C5F8、CO、02與Ar 等氣體混合物執行之；其中該蝕刻氣體混合物 係以對於Si3N4有蝕刻選擇性的方式蝕刻 Si〇2，並具有大於1:10的蝕刻速率選擇性。 具有窗口 7的第三蝕刻終止層32將簡化蝕刻 複雜性，並且更特別地是其對於光罩38所用 之光學微影對齊程度具有較大的容忍度。 參考第12A-12C圖，移除光罩38之後， 沈積第一導電層40於該第三絕緣層36上及電 19 丨丨，——^------裝---^——卜订^------丨線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財4苟員工消費合作社印製 本紙張尺度適用中國國家標率（CMS ) A4規格（210X 297公釐） 經濟部智慧財產ph工消費合作社印製 404053 ΑΊ Β7___ 五、發明説明（0) 容器窗口 9中，而與電容器節點多晶矽插塞24 接觸，如第12Β圖及第12C圖所示。第一導 電層40最好爲以LPCVD法所沈積的摻雜多晶 矽，並以磷即時地摻雜至介於1.0 Ε 20至1.0 Ε 22 atoms/cm3的濃度，且其介於300至[j 600埃 之間，此外，第一導電層40可爲使用諸如TiCl4 - 與SiH4等反應氣體的CVD法所沈積的氮化 駄。 再次參考第12A-12C圖，一高分子層42 係藉由旋轉塗佈法而被沈積至足以塡充電容器 窗口 9並可在基板上形成平坦表面的一厚度。 該高分子層42係藉由諸如氧氣電漿蝕刻而被 回蝕至該第三絕緣層36頂端表面上的第一導 電層40。其次，回飽該第一導電層40至該第 三絕緣層36頂端表面，以在電容器窗口 9中 形成一電容器下電極板陣列，而在電容器窗口 中的高分子42將可避免窗口 9中的第一導電 層40被蝕刻。此外，高分子層42及該第一導 電層40可以化學機械硏磨法硏磨至第三絕緣 層36的表面。 參考第13A-13C圖，殘留在電容器窗口中 的高分子層42可於後續使用氧氣電漿灰化法 移除。所殘留的第三絕緣層36係使用氫氟酸 (HF )溶液的濕式蝕刻法或蒸汽HF選擇性地 20 S紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） —.---^----丨裝----„---^訂l·-----•線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智毡財產局員工消費合作社印製 404053 五、發明説明（^) 被移除至第三蝕刻終止層32’因而產生直立 式下電極板，如第13B圖及第13C圖所示。 該第三蝕刻終止層32將保護其餘的基板表 面，不被蝕刻，如第1 3 A圖所示之位元線接 觸區域。 參考第14A-14C圖’ 一中間電極介電層44 •係被沈積於該下電極板（第一導電層40)上，如 第14B圖及第14C圖所示。中間電極介電層44_ 須具有高相對介電係數（介電常數k)的材料， 諸如五氧化二钽（Ta205 )。另一可被使用之 具有高相對介電係數的材料係爲通常被稱做 BST的鋇緦鈦氧化物（BaSr)Ti03。該中間電極 介電層44係被沈積至介於50到200A的厚度。 此外，其他諸如具有高介電係數的鐵電材料等 材料可被使用以形成非揮發性記憶體。例如， 通常被稱做PZT的PWZisJkJOs可被使用爲 中間電極介電層44。沈積上述這些材料的方 法係爲有機金屬化學氣相沈積法（MOCVD)。 繼續參考第14A-14C圖，一第二導電層 46，諸如使用以TiCl4及NH3爲反應氣體混合 物的C VD法所沈積的氮化鈦（TiN )。此外， 第二導電層46可爲一摻雜多晶矽；其係以使 用矽烷的LPCVD法沈積，並以！>1!3即時地摻 雜至介於1，〇 E 20至1.0 E 22 atoms/cm3間的 — 1^---f-----裝----.--訂^--------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） 404053 五、發明説明（外） 磷濃度。第二導電層46係被沈積至介於500 到1500^間的厚度，並被定義以形成上電極 板，而完成DRAM單元用的電容器。 雖然本發明已被特別地揭示並參考其較佳 實施例而被說明，然而應爲熟習本技藝之人士 所瞭解的是各種形式與細節的改變均將未脫離 - 本發明之精神與範疇。 --«---^---- ---抑衣-----^ -訂 “-------- 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐〉

Claims (1)

1. 經濟部中央標率局貝工消費合作杜印裝 404053 锰 _ gS__ 六、申請專利範圍 1. 一種用於在半導體基板上製造在位元線上的 電容器之動態隨機存取記憶體（dram)單 元的方法，包含下列步驟： 提供具有爲場氧化物所環繞之裝置區域 的半導體基板； 沈積並定義具有一覆蓋氧化物的第一多 晶矽化金屬層，以形成場效應電晶體（FET) 閘極電極於上述裝置區上，並形成延伸至該 場氧化物區域上方的字元線； 形成鄰接上述之閘極電極之摻雜源極/ 汲極區於上述之基板中； 沈積第一蝕刻終止層於上述之基板上， 並以非等向性電漿進行部份回蝕，形成間隙 壁於上述之閘極電極上，同時留下部份的上 述之第一蝕刻終止層於上述之源極/汲極區 上； 沈積並平坦化位於上述之基板上的一第 一絕緣層； 蝕刻上述之第一絕緣層以形成自形對齊 接觸孔於上述之源極/汲極區上方終止於上 述之第一蝕刻終止層； 選擇性地移除位於上述之源極/汲極區 上方的上述之第一鈾刻終止層； 沈積一導電摻雜第一多晶矽層並回蝕上 ---,---T----. I裝------訂 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 404053 cl D8 六、申請專利範圍 述之自形對齊接觸孔，形成連接至電容器節 點接觸用及位元線接觸用的上述之源極/汲 極區的多晶砍插塞； 沈積一第二絕緣層於上述之基板上； 蝕刻位元線接觸孔至部份的上述之位元 線接觸用的該多晶矽插塞； 沈積一第二多晶矽化金屬層； 沈積一第二蝕刻終止層於上述之第二多-' 晶矽化金屬層上； 定義上述之第二鈾刻終止層及上述之第 二多晶矽化金屬層，以形成延伸至上述之位 元線接觸孔上方的位元線； 沈積第三蝕刻終止層； 定義上述之上述之第三飩刻終止層，以 形成窗口於該電容器節點接觸用的上述之插 塞上方，同時上述之第三鈾刻終止層將保護 其餘的上述之基板表面不受蝕刻影響； 沈積並平坦化一第三絕緣層； 經濟部中央橾準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 選擇性地蝕刻電容器窗口於上述之第三 絕緣層中，並對齊於上述之第三蝕刻終止層 中的上述之窗口，並較其爲大，且連接至上 述之電容器節點接觸，同時在上述之電容器 窗口中的上述之第三蝕刻終止層將可避免過 度蝕刻； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標牟局員工消費合作社印製 A8 Βδ __404053_ο» __ 六、申請專利範圍 沈積第一導電層於第三絕緣層上方及上 述之電容器窗口中； 旋轉塗佈一高分子層以形成一平坦表 面，並回鈾在上述之第三絕緣層頂端表面上 的上述之高分子層及上述之第一導電層，使 之在上述之電容器窗口中形成一電容器下電 極板陣列； 移除在上述之電容器窗口中之其餘的上· 述之高分子層，並選擇性地移除上述之第三 絕緣層至上述之第三蝕刻終止層； 形成一中間電極介電質於上述之下電極 板上； 沈積並定義一第二導電層，以形成電容 器上電極板，而完成該DRAM單元。 2. 如申請專利範圍第1項所述之方法，其中位 於上述之源極/汲極區上述之第一蝕刻終止 層係爲以低壓化學氣相沈積法（LPCVD)所 沈積之厚度爲介於200至600A間的氮化矽， 且其係部份地回蝕。 3. 如申請專利範圍第1項所述之方法，其中上 述之第一絕緣層係爲氧化矽，且在平坦化後 於該字元線上具有介於1000至4000ή的厚 度。 4. 如申請專利範圍第1項所述之方法，其中上 - ' -- ITU - —Ί - - n. ! ; - - I . (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > Α4規格（210Χ297公釐） 404053 ?8s D8 六、申請專利範圍 述之第一多晶矽層係以LPCVD法所沈積， 並摻雜介於 1.0 E 19 到 1.0 E 20 atoms/cm3 間的濃度。 5. 如申請專利範圍第1項所述之方法，其中上 述之第二絕緣層係爲氧化矽，且沈積介於 1000到2000A的厚度。 6. 如申請專利範圍第1項所述之方法，其中上 述之第二多晶矽化金屬係爲一具有介於500. 至ΙΟΟΟΑ厚度的N+型摻雜多晶矽層以及一具 有介於1000至1500A厚度的頂端耐高溫金 屬矽化物層。 7. 如申請專利範圍第1項所述之方法，其中上 述之第三蝕刻終止層係爲以LPCVD法沈積 厚度介於爲200至60〇A的氮化矽。 8. 如申請專利範圍第1項所述之方法，其中上 述之第三絕緣層係爲氧化矽，且平坦化後在 該位元線上具有介於8000至12000A間的厚 度。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 9. 如申請專利範圍第1項所述之方法，其中上 述之第一及第二導電層係爲導電性摻雜多晶 政。 10. 如申請專利範圍第1項所述之方法，其中 上述之第一及第二導電層係爲氮化鈦。 11. 如申請專利範圍第1項所述之方法，其中 ____26_ 本紙張尺度適用中國國家梂準（CNS ) A4规格（210><297公釐） 經濟部中央標隼局另工消費合作社印製 ^04053 ?88 __ D8 六、申請專利範圍 上述之中間電極介電層係爲絕緣體，並形 成介於50至200A間的厚度。 12.—種用於在半導體基板上製造在位元線上 電容器的動態隨機存取記憶體（DRAM)單 元的方法，包含下列步驟： 提供具有爲場氧化物所環繞之裝置區 域的上述之半導體基板； 沈積並定義具有一覆蓋氧化物的第一 多晶矽化金屬層，以形成場效應電晶體’ (FET)閘極電極於上述之裝置區上，並形 成延伸至上述之場氧化物區域上方的字元 線， 形成鄰接上述之閘極電極之摻雜源極/ 汲極區於上述之基板中； 沈積第一氮化矽蝕刻終止層於上述之 基板上，並以非等向性電漿部份進行回蝕， 形成間隙壁於上述之閘極電極上，同時留 下部份的上述之第一蝕刻終止層於上述之 源極/汲極區上； 沈積並平坦化位於上述之基板上的一 第一絕緣層； 蝕刻上述之第一絕緣層以形自形對齊 接觸孔於該源極/汲極區上方終止於上述之 第一蝕刻終止層； ------^---，裝-------訂------^ (請先閲讀背面之注意事項再4寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X；297公釐） A8 B8 C8 -^-— 六、申請專利範圍 選擇性地移除位於上述之源極/汲極區 上方的上述之蝕刻終止層； 沈積一導電摻雜第一多晶矽層並回蝕 於上述之自形對齊接觸孔中形成連接至電 容器節點接觸用及位元線接觸用的上述之 源極/汲極區的多晶矽放置插塞； 沈積一第二絕緣層於上述之基板上； 蝕刻位元線接觸孔至部份的上述之位.· 元線接觸用的該多晶矽插塞； 沈積一第二多晶矽化金屬層； 沈積一第二氮化矽蝕刻終止層於上述 之第二多晶矽化金屬層上； 刻劃該第二蝕刻終止層及上述之第二 多晶矽化金屬層，以形成延伸至上述之位 元線接觸孔上方的位元線； 沈積第三蝕刻終止層； 經濟部中央標隼局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 定義該第三蝕刻終止層，以形成窗口 於上述之電容器節點接觸用的上述之放置 插塞上方，同時該第三蝕刻終止層將保護 其餘的上述之基板表面不受蝕刻影響； 沈積並平坦化一第三絕緣層； 選擇性地蝕刻電容器窗口於上述之第 三絕緣層中，對齊於該第三氮化矽蝕刻終 止層中的該窗口並較其爲大，且連接至上 — ,g 本紙張尺度適用中國國家梂準（CNS ) A4現格（210 X 297公釐） 經濟部中央標準局員工消費合作社印製 B8 404053 g! ^、申請專利範圍 述之電容器節點接觸，同時在上述之電容 器窗口中的上述之第三蝕刻終止層將可避 免過度蝕刻； 沈積第一導電層於第三絕緣層上方及 上述之電容器窗口中； 旋轉塗佈一高分子層以形成一平坦表 面，並回蝕在上述之第三絕緣層頂端表面 上的上述之高分子層及上述之第一導電層 以在上述之電容器窗口中形成一下電極板 陣列； 移除在上述之電容器窗口中之其餘的 上述之高分子層，並選擇性地移除上述之 第三絕緣層至上述之第三蝕刻終止層； 形成一中間電極介電質於該下電極板 上； 沈積並定義一第二導電層，以形成電 容器上電極板，而完成該dram單元。 13. 如申請專利範圍第12項所述之方法，其中 位於上述之源極/汲極區上之上述之第一氮 化矽蝕刻終止層係爲以低壓化學氣相沈積 法（LPCVD)所沈積之厚度爲介於200至 600A間的氮化矽，且其係部份地回蝕。 14. 如申請專利範圍第12項所述之方法，其中 上述之第一絕緣層係爲氧化矽，且在平坦 (請先H讀背面之注意事項再填寫本頁) -裝. ..訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） A8 B8 404053_S__ 六、申請專利範圍 化後於上述之字元線上具有介於1000至 4000A的厚度。 15. 如申請專利範圍第12項所述之方法，其中 上述之第一多晶矽層係以LPCVD法所沈 積，並被摻雜至介於1.0 E 19到1.0 E 20 atoms/cm3間的濃度。 16. 如申請專利範圍第12項所述之方法，其中 該第二絕緣層係爲氧化矽，且被沈積至介-於1000到2000A的厚度。 17. 如申請專利範圍第12項所述之方法，其中 上述之第二多晶矽化金屬係爲一具有介於 500至1000A厚度的N+型摻雜多晶矽層以 及一具有介於1000至1500A厚度的頂端耐 高溫金屬矽化物層。 18. 如申請專利範圍第12項所述之方法，其中 上述之第三氮化矽蝕刻終止層係以LPCVD 法沈積介於200至600A的厚度。 經濟部中央標牟局員工消費合作社印製 In In HI —^^1 ί ι_ Ε n^i 1 In ^^^1--aJ (請先閲讀背面之注意事項再填寫本頁) 19. 如申請專利範圍第12項所述之方法，其中 上述之第三絕緣層係爲氧化矽，且平坦化 後在該位元線上具有介於8000至12000A 間的厚度。 20. 如申請專利範圍第12項所述之方法，其中 上述之第一及第二導電層係爲導電性摻雜 多晶石夕。 ---—-3·α__________ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 404053 ! D8 六、申請專利範圍 21. 如申請專利範圍第12項所述之方法，其中 上述之第一及第二導電層係爲氮化鈦。 22. 如申請專利範圍第12項所述之方法，其中 上述之中間電極介電層係爲絕緣體，並形 成介於50至200A間的厚度。 ----------，裝----：--.訂 I J-----^ (请先閲讀背面之注^項再填寫本頁) 經濟部中央標準局員工消費合作社印策 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）