TW396419B - A method of manufacturing resistors with high ESD resistance and salicide CMOS transistor - Google Patents

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經濟部中央標準局員工消费合作社印製 Λ7 B7五、發明説明（）5-1發明領域： 本發明係有關於一種半導體元件之製程，特別是指， 以低罩幕數目製造具有高ESD電阻及具自行對準金屬矽 化物CMOS電晶體之方法。5-2發明背景： 現代微電子元件之趨勢，無疑的是將元件尺寸減小 用以降低每單位功能的單位成本，並改善元件效能。然 而，當元件尺寸從一微米降到次微米，甚至降到深次微 米尺寸時，將會遭遇到許多迫切的問題。例如，CMOS 電晶體尺寸中的兩大主要限制：熱載子效應與穿透效應 等為。另外，製造元件結構時需歷經數個微影製程，但 卻可能會發生累積光罩校準的誤差。要避免此類問題的 其中一個解決方式之一，便是儘量降低其罩幕數目。 由於Μ 0 S F E T尺寸減少而影響到元件效能的另一個 重要的問題為靜電放電（ESD)。輕微摻質没極（lightly doped drain, LDD)，一般用來防止在MOS元件中熱載子 的效應。尤其是，次微米第等級之元件。然而，眾所皆 知，具有LDD結構之電晶體有很差的ESD性質。ESD很 容易經由輸入/輸出端與電源導線連接到内部元件而破 壞元件。例如，當接面深度變得更淺之後，積體電路之 性質很容易因為人為而損壞。人們在手持此1C時，高電 (請先閱讀背面之注意事項再填，"本頁 -衣-- 訂 〇 線，， I - I - HH _ I m-— · 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X297公釐） A7 ___B 7_____ 五、發明说明（） 壓可能會意外的傳到1C封裝的接腳上。因而產生了閘極 氧化物元件的崩潰。因此，與功能性電晶體同時形成之 内建預防ESD之電路是有絕對必要的。Fukuda等人在參 考文獻中 ”Y. Fukuda, et al., EOS/ESD Symp. p.76( 1 996)” ’在偏位（0ffset)電晶體與LDD電晶體之間作 了特性的比較’顯示偏位電晶體可以有效防護人為所產 生的崩潰問題。 近年來，數種新製程已被--發展出來。例如，自 行對準之金屬矽化物（或稱sancide)之形成為其一，並且 其實務的應用已在近年吸引相當的注意，譬如salicide 對S/D區域與MOS元件中的閘極不只提供了低的片電 阻’也|^供了非常乾淨的梦化物-石夕界面。而且，sa〗icide 減少了至少一個罩幕數目。與傳統之金屬矽化物形成方 法比較，salicide也不需額外之蝕刻步驟。 不幸地’自行對準金屬矽化物接觸的元件比非梦化 物之元件顯示了更差的靜電放電效能。Amerasekera等人 在 ” IEDM Tech. Dig. (1996) p.893，，，也討論了自偏壓側向 NpN 電晶體（一在NMOS電晶體之寄生的雙載子電晶體）電流增益^ 舆ESD性能之關係。Amerasekera等人發現p值愈低則的 性能也將愈低。進一步，又發現β值強烈的受到金屬矽化物以 下之有效源/汲極擴散深度的影響。而擴散深度是可以藉由離子 佈植以及矽化反應消耗的擴散區的大小而加以調整的。再者’ 較厚的自行對準金屬矽化物將降低泛值。較低的占有較 3 本練尺度適用中國國規格（21〇χ;^ 請先閱讀背面之注意事項再稹巧本页 〇 —裝 、11 經濟部中央標準局員工消费合作社印製 經濟部中央標準局負工消费合作社印製 Λ7 B7五、發明説明（） 低之E S D效能。因此，要解決由自行對準金屬矽化物與 LDD所產生之問題之其中一個方法為：當具有自行對準 金屬矽化物之ESD防護電路與ULSI元件同時製造時， 增加接面深度並去除在E S D防護元件中的L D D結構。 Katto等人在 1 998年一月所獲得之美國專利號碼 4,717,684中，描述了 ESD防護電路與salicide製程之傳 統方法。由於前面提到ESD元件需要去除LDD結構，因 此同時形成ESD防護元件與MOSFET便需要數個罩幕。 J.S.Lee在1997年九月所獲得之美國專利號碼5,672,527 中描述了降低罩幕數目的一改良方法。Lee所提出之同時 製造ESD防護電路與MOSFET的新方法，特徵在於只用 一個光罩來形成ESD防護電路並且沒有自行對準金屬矽 化物與L D D結構，然而，對於E S D防護元件之源極/汲 極區域上的金屬層來說，以他所提之方法完成自行對準 金屬石夕化物之前，此金屬層需要選擇性的加以钮刻。值 得注意的是到在不同之材料上（例如石夕化物，氧化物間隙 壁，多晶矽與隔離層）要去除金屬層而不傷害到下面矽基 板相當的困難，因此需要複雜的蝕刻方法。 5-3發明目的及概述： 本發明揭露一種同時在矽基板上製造CMOS電晶體與 E S D防護電晶體之方法。其中每個元件區皆具有由隔離區 域所分開之一定義的閘極結構。此方法包含了下列之步 (請先閱讀背面之注意事項再填«;本買 .二 ---]±衣 ..........- 「... - 訂 ------碑 • tm un— 1^1 HKm l^nt ^Jtn mu 本纸張尺度適用中國國家標準（CNS ) A4規格（210'乂 297公釐） 五、 發明説明 Λ7 B7 經濟部中央標準局與工消费合作社印製 驟：首先以低劑量bf2+全面性佈植，以形成p_LDD區域， 接著完成低劑量η-型大傾斜角度之佈植，以便在每個電晶 體上形成抗透穿區域區域。然後，在pM〇s元件與ESD防 護區域上以一光阻覆蓋以形成罩幕，以曝露NMOS元件區 域。接著，執行一鱗離子之低劑量離子佈植以便在nm〇s 元件區域中形成n-LDD。值得注意的是，為了補償在nm〇s 疋件區域中所形成之p_LDD。磷離子佈植之n_LDD劑量應 比BF2 +離子之p_LDD劑量要大。在去除罩幕之後，在所 有的上表面上沉積一 CVD氧化層。接著，回银刻氧化層以 形成氧化物間隙壁。將PM0S元件加以罩幕，利用高劑量 砷離子之n+源極，汲極離子之佈植接著也加以佈植Y為了 :成原極/汲極’去除在P刪元件區上之光阻，另形 戍一罩幕層，此罩罩幕層僅曝露出pM〇s元件區，接著執 行高劑量之BF/離子佈植。然後去除矽基板上之所^罩 接著實行高溫熱退…活化雜質並形成淺接面。此 溫或貴金屬層。另一熱退火用以在源極= 仃對準金屬矽化物接觸以及在多晶矽閘極之表面上彤成户 ;=!層。在去除未反應之金屬層之後，執行第：熱ί 狂以形成低電阻及穩定之矽化物相。 5_4囷式簡單說明： 本發明之前述的情況及許多伴隨之優點可參考下面之 本紙張尺度適用中國國家標準（CMS ) Α4規格（21〇X2y·?公漦） (請先閲讀背而之注意事項4填ffi'·本I) ό

A 7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明（） 詳細描述並結合附圖之後將更為容易瞭解，其中： 第一圖為依照先前技術，在已定義閘極結構之PMOS 與NMOS元件與ESD防護元件施以p-LDD佈植矽基板之 截面視圖； 第二圖為依照本發明以大傾斜角度抗透穿區域佈植 石夕基板之截面視圖， 第三圖為依照本發明在NMOS元件中執行n-LDD佈植 之截面視圖； 第四圖為在所有的區域上形成 CVD氧化層之截面視 圖； 第五圖為依照本發明，回蝕刻C V D氧化層以形成氧化 物間隙壁之截面視圖； 第六圖為依照本發明，在N Μ 0 S元件與E S D防護元件 中執行n + S/D離子佈植之截面視圖； 第七圖為依照本發明，在PMOS元件中執行p + S/D離 子佈植之截面視圖； 第八圖為利用濺鍍沉積或 CVD方法在矽基板之所有 表面上形成之金屬層之截面視圖； 第九圖為依照本發明，在高溫熱退火之後摻雜離子分 佈結果之截面視圖； 第十圖為依照本發明，在沉積一金屬層，隨後以兩次 退火步驟之後以形成自行對準金屬矽化物接觸之結果的截 面視圖。 (請先閲讀背面之注意事項耳填?!;.本頁) ο 本纸張尺度適用中國國家標準（CNS ) A4規格（210X 297公疫） Λ7 B7

5發明詳細說明： 經濟部中央標準局員工消费合作社印製 如上所述，自行對準金屬矽化物製程與LDD結構將 ESD防護性能降低之間題需要加以解決。此外，在自行對 準金廣砂化物製程中如何簡化製程而非將飯刻步驟複雜化 也是基本的。本發明中提供了一種方法僅需低罩幕數目便 牙同時製造一自行對準金屬矽化物CMOS電晶體與一偏位 且高電阻之ESD防護結構。詳細之方法則如下所述。 第一圖顯示在一 <001>方向矽基板之區域上形成 pM〇S區101，NMOS區102，與ESD防護元件區之 截面視圖。每個區具有一已定義之多晶矽/氧化物閘極結構 1 〇 5。並且由一隔離區域1 〇 4分開。形成多晶矽閘極結構 1 0 5及形成隔離.區域1 〇 4之方法係一習.知技術，因此並不 在此詳述。接著’一 P-LDD技術佈植（依箭頭所示方向）所 有的區域以形成p-LDD區域1 06 °以—較佳的實施例而 言，p-LDD -區域106係利用BF2 +離子在約^1〇〇keV之低 能量，約5X1〇n/cm2到5xl〇13/cm2之劑量佈植。此步 驟用以改善PM0S電晶體低溫下之電流驅動能力。 第二圖顯示以全面性大傾斜角度（古a , 、… 門及（方向如箭頭所示）離 子佈植較低劑量，η-型離子，在所有的 1巧的&域中，以形成p_ 通道抗透穿（anti-punchthrough)區域 1 8 — υ δ。以一較佳的實施 例而言，佈植以η-型填離子之能量血奋丨县a -、Μ罝分別約為20-120 本紙張尺度適用中國國家標準（CMS ) Α4規格（2丨0Χ 297公聲~~ (請先閲讀背而之注意事項再填寫本頁) •裝· 〇

B 經濟部中央標準局Ά工消费合作社印製 五、發明説明（） keV 與 l〇12-5xl〇13/cm2 之離子，角度約為 i〇_6〇。。 參考第三圖’經由微影方法以一光阻110在ESD防遵 元件103與PMOS元件區域101上形成一罩.幕。然後，在 未罩幕之NMOS元件區102以一輕摻雜之汲極佈植（由箭頭 所示）LDD中形成η-區域112。佈植以磷離子且伟植能量與 劑量分別約為5keV到120keV，及5xl012/cm2到 1 0 14 / c m2。.，值得注意的是，在此製程中鱗之劑量要比先 前所形成之P-區域1〇6還要高以補償先前之p_ldd的劑 量。 接著，下一步驟是去除在PMOS 101與ESD防護元件 區103上之光阻Π0。’以一化學氣相沉積法（CVD)法沉積 介電層111於所有區域上，如第四圖中所示。 參考第五圖’以一非等向性乾式蝕刻法，蝕刻介電層 1 1 1以形成閘極側間隙壁（sPacer) 120。一般而言，用來形 成間隙壁之 C V D方法係利用 L P C V D Τ Ε Ο S (t e t r a et h y 1 orthosilicaie，Si(〇C2H5)4)來完成。此方法所形成之薄膜 具有極佳之均勻性與階梯覆蓋（steP coverage)的特性。於低 壓CVD(LPCVD)反應器以約650到750 °C的溫度中分解氣 相液體TE0S ’二氧化矽。此反應式如下：

Si(OC2H5)4— Si〇2 +有機矽化合物 本纸浪尺度適用中國國家標準（CNS ) Λ4規格（210X 297公漦） (請先閱讀背面之注意事項再4K本頁) .¾. 〇 經濟部中央標準局眞工消费合作社印裝 A7 __B7五、發明説明（） 第六圖顯示’在PMOS元件區域101以一第二光阻130 上形成罩幕。為了要形成源極/汲極（S/D)接面，高劑量， 低能量η -型離子佈植（如箭頭所示）於曝露之區域内。如 此’在NMOS元件區域1〇2之η -區112的一部分中形成一 n + S/D區域124’並且在ESD防護區域1〇3之ρ-區108的 一部分中也形成一 η + S/D區域1 24。以一較佳實施例而言， .離子的劑量與能量分別約為0.5-100 keV與5><10丨4- 5X 1 0 1 6/crn2。 為了形成P + S/D區域126。首先，去除在PMOS元件 區域101上之光阻130,接著在NMOS元件區域102與ESD 元件區域103上，以另一光阻140形成罩幕。接著，BF2 + 離子以大約 0.5-100 keV 之能量與大約 SXIOMjx 1016/cm2之劑量佈植（由箭頭表示）於PMOS元件區域101 中。結果如第七圖所示。 接著，如第八圖中所示，去除光阻140;接著，以高 溫退火方法活化雜質。P -區域中雜質擴散且重新分佈，並 形成一淺接面。例如，在PMOS元件101之S/D區域126 中P-型雜質已推進到P-LDD106中。另外，NMOS元件1〇2 與ESD防護元件103之S/D區域124中的η-型雜質也分別 擴散且重疊n-LDD區域1 12與p-LDD區域1 06。請注意ρ-通道抗透穿區域區域 1 〇 8將延伸到閘極結構以下之區域 中，如此圖中所示。以一較佳的實施例而言，退火方法可 (請先閱讀背而之注意事項""^•本頁) 〇

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I 經濟部中央標準局舅工消费合作社印製 A7 B7 ___ . ....... ..-. — - ' " -- —·.-——****五、發明説明（） 在一般擴散爐處理並在大約750-1 l〇〇t之溫度時退火5到 1 8 0分鐘。 參考第九圖，一高溫或貴金屬125，全面性的沉積在 所有區域至1〇11111到100nm之厚度。沉積方法吁使用CVD 或是濺鍍技術。以一較佳的實施例而言’金屬係選自Ti ’ W，C 〇，N i與P t或其組合所組成之族群。 接著，以兩階段退火依序實施，以形成自行對準金屬 矽化物之接觸。第一步驟係以快迷.退火製程（RTp)在大約 3 0(TC到70(TC之溫度下氮氣氣氛下’金屬層160與閘極結 構1 05上之多晶矽反應以形成一自行對準閘極金屬矽化物 層1 5 0。同時，經由消耗一層石夕基板而在源極/汲極區域1 〇 6 上形成一金屬矽化物層1 5 0。第十圖顯示了部分未反應之 金屬層（在隔離區與間隙壁上）以選擇性蝕刻方法加以去除 之結果。以一較佳的實施例而言，此未反應之金屬層的去 除係以包含NH4OH，H2〇，與H2〇2之濕式蝕刻液來完成。 接著，在爐中之第二階段退火係以7 5 0 °C到1 0 5 0 °C的 高溫5到60分鐘傳統爐退火，或者以快速退火製程在75〇 。<3到1 0 5 0 °C的溫度5到1 8 0秒來完成。先前退火所形成之 金屬矽化物將轉換成較低片電阻及穩定之金屬矽化物相。 特別要注意的是，對於ULSI，深次微來邏輯IC而言 —耐高溫之合金，例如，Ti-5总t%W要比只用Tl還要好° 此可參考 Fujii 等人在文獻”K. Fujii，et al.，IEDM Tech. 本'.氏張尺度通用中國國家橾準（CNS〉A4規格（21GX297公资） (請先閱讀背面之注意事項再項^.本頁 • n -- - 丁 Ύ5 〇 .1 ί • n^— Iff— A7 _ _B7 五、發明説明（）

Dig. p.893(1996)”中之建議。由於在傳統的Ti金屬矽化物 製程中’ T i S i 2之片電阻隨薄膜厚度之減少與線寬變窄而增 加。然而僅管’ Ti-5at%W金屬矽化物雖然於〇.〗8 # m閘極 與0.35 /zm擴散層之尺寸下於900°C以下溫度退火，仍然 維持C 4 9相，但是T i - 5 a t % W金屬石夕化物之表面要比τ丨g j 2 要平滑得多’且金屬矽化物薄膜之阻抗與線寬或薄膜厚度 幾乎沒什麼關係。 本發明可以獲得之好處為： (1) 由於功能性C Μ Ο S電晶體具有自行對準金屬矽化物 接觸，電路操作速度可有效的加以改善； (2) 如第八圖中所示之偏位M〇sFET結構，可因而得到 同ESD防護電壓（見蒼考文獻”Y,Fukuda，et ai.，& e〇s/esd Symp. p.76( 1 996)” ；且 (3) 與上述之先前技術比較’以本發明之方法形成高效 能PMOS元件，NM0S元件與ESD防護電路至少可以省下 一個罩幕，。 (請先閱讀背面之注意事項再填寫本頁 裝· 〇 、1Τ 所 人 的 術 技 此 悉 熟 而 例 範 之 明 發其 本離 同為脫 如只不 正例在 施中 實圍 經濟部中央標荜扃貨工消费合作社印裝 此 置 己 3 的 下之 圍義 範廣 及較 神有 精應 圍 構 結 的 佳範似似 較利類類 述專舆與 上請正正 之 申修修 明之的有 .發附有所 本所所含 ，在括包 的。包以 解制欲釋 瞭限意解 不 在 但 述 描 並 舉 例 以 加 已 例 施 實 佳 較 之 明 發 本 然 ，言 準 標 f家 國 一國 一中 用 一度· 尺 一浪 紙 一本

公 7 29 X 氣，

I 經濟部中央標準局員工消費合作社印製 Λ7 B7五、發明説明（） 偏離本發明之精神舆範圍下仍可有許多變化。例如，我們 所提的方法中製造具有高ESD電阻p -通道抗透穿區域區域 之自行對準CMOS電晶體也可在形成p-LDD區域之前形 成，如第一圖與第二圖中所示。另外，形成n + S/D區域與 p + S/D區域之順序在不影響元件之結構下也可以交換，如 第六圖與第七圖中所示。 (請先閱讀背面之注意事項再填S.本頁 -裝—— 訂 〇 本纸張尺度適用中國國家榇準（CMS ) A4規格（210 X 297公犮）

Claims (1)

1. 8888 ABCD @11 105 19 六、申請專利範圍 1. 一種在矽基板上同時製造一 PMOS電晶體，—NM〇s 電晶體與一 ESD防護電晶體之方法’每個區域由一隔離區 域所間隔並有包含有一閘極結構，該方法至少包含以下步 驟： 執行第一離子佈植階段’以P-型離子佈植該梦基板 中以之該PMOS、該NMOS與該ESD防護區域以形成p_ 區域； 執行第二離子佈植階段，以η-型之離子且以—角度 佈植該矽基板，以形成抗透穿區域； 形成第一罩幕於該PMOS電晶體區與該ESD防護電 晶體區上； 執行第三離子佈植階段，以η-型離子佈植該NM〇 s 電晶體區之矽基板以形成n-區域，以形成n_LDD結構； 去除該PMOS電晶體與ESD防護電晶體之第一罩 幕； 形成絕緣層於該矽基板之所有曝露之表面上； 回蝕刻該矽基板之所有曝露之絕緣層，用以在該閘極 結構之側壁上形成一間隙壁； 形成第二罩幕於該矽基板之該PM〇S電晶體區上； 執行第四離子佈植階段’以n _型之離子佈植該N M 〇 s 電晶體區與該ESD防護電晶體區之矽基板以形成複數個源 極/汲極區域； 去除該PMOS電晶體區之該第二罩幕； 13 本纸張尺度適用中國國家楳準（CNS ) A4C格（21〇χ 297公慶） (請先聞讀背面之注意事項再填寫本頁) 〇 —裝- 訂- 經濟部中央操準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 形成第三罩幕於該NMOS電晶體區與該ESD防護電 晶體區上； 執行第五離子佈植階段，以P·型之離子佈植該矽基 板之該PMOS電晶體區内以形成複數個源極/沒極區域； 去除該NMOS電晶體區與該ESD防護電晶體區之該 第三罩幕； 熱退火該矽基板； 形成一金屬層於該矽基板之所有表面上； 執行第一階段之金屬矽化物退火以便在該源極/汲極 上及該PMOS電晶體區，該NMOS電晶體區舆該ESD防護 電晶體區之該石夕基板之該閘極結構上形成金屬石夕化層； 蝕刻該矽基板之該間隙壁與隔離區域之所有未反應 之金屬；及 執行第二階段之金屬石夕化物退火，以便在該源極/及 極上及該PMOS電晶體，該NMOS電晶體與該ESD防護電 晶體之該石夕基板之該閘極結構上形成穩定相及低電阻的金 屬石夕化層。 2.如申請專利範圍第〗項之方法，其中上述之第一離子 佈植階段係以p-型離子以能量5-10keV及劑量5xl〇ll-5 Xl〇13/crn2 佈植。 3，如申請專利範圍第2項之方法，其中上述之p_型離 子係選自硼與BF2 +所組成之族群。 14 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） --·--.-----奸衣------、玎-------缔，， (請先聞讀背面之注意事項再填寫本頁) 8 8 8 8 ABCD 經濟部中央榇準局員工消費合作社印裂 六、申請專利範圍 4. 如申請專利範圍第1項之方法，其中上述之第二離子 佈植階段係以η-型離子以能量約為20-1 2OkeV且劑量約為 1 X 1012-5 X 1013/cm2 佈植。 5. 如申請專利範圍第4項之方法，其中上述之η -型離 子係選自磷，砷離子所組成之族群。 6. 如申請專利範圍第1項之方法，其中上述之第三離子 佈植階段係以能量約為5-1 20keV且劑量約為5 X 1 0丨2_} χ l〇14/cin2之η -型離子佈植。 7. 如申請專利範圍第1項之方法，其中上述之第四離子 佈植階段係以能量與劑量分別約為 0.5-1 OOkeV及5 X l〇14_5xl〇16/cm2i n_型離子佈植。 8. 如申請專利範圍第7項之方法，其中上述之η -型離 子之種類選自砷，銻與磷所組成之族群。 9. 如申請專利範圍第1項之方法，其中上述之絕緣層係 在大約600-800°C的溫度利用CVD方法形成。 1 0.如申請專利範圍第1項之方法，其中上述之第五離 子佈植階段係以P-型離子佈植，佈植的能量與劑量分別約 為 0.5-100keV 及 5xl014-5xl〇16/cm2。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝' 訂 S 8 8 ΟΛΑ BCD 經濟部中央標準局員工消費合作社印製 六、申請專利範園 11. 如申請專利範圍第ίο項之方法，其中上述之p_型 離子之種類係選自棚與BF2 +離子所組成之族群。 12. 如申請專利範圍第1項之方法，其中上述之熱退火 溫度約為7 5 0 - 1 1 0 0 °C。 13. 如申請專利範圍第1項之方法，其中上述之金屬層 係選自濺鍍與CVD所組成之族群，溫度約為25-5 00 °C且沉 積至約10-100nm之厚度。 14. 如申請專利範圍第1項之方法，其中上述之金屬層 選自Ti’ Co，W，Pt，Ni及其合金所組成之族群。 15. 如申請專利範圍第1項之方法，其中上述之第一金 屬矽化物熱退火階段約3 0 0 - 7 0 0 °C之温度下執行。 16·如申請專利範圍第1項之方法，其中上述之第二金 屬矽化物熱退火階段在傳統爐内以大約7 5 0 - 1 0 5 0°C之溫度 下執行。 17.如申請專利範圍第1項之方法，其中上述之第二金 屬矽化物熱退火階段在大約750- 1 050°C之溫度下以快速退 火製程加以執行。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁)