TW392284B - Method for removing polysilicon barrier using wet etching - Google Patents

Method for removing polysilicon barrier using wet etching Download PDF

Info

Publication number
TW392284B
TW392284B TW087114239A TW87114239A TW392284B TW 392284 B TW392284 B TW 392284B TW 087114239 A TW087114239 A TW 087114239A TW 87114239 A TW87114239 A TW 87114239A TW 392284 B TW392284 B TW 392284B
Authority
TW
Taiwan
Prior art keywords
polycrystalline silicon
layer
wet etching
silicon
etching
Prior art date
Application number
TW087114239A
Other languages
English (en)
Inventor
Jian-Hung Chen
Yi-Shin Jang
Wei-Shang Jin
Original Assignee
Mosel Vitelic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mosel Vitelic Inc filed Critical Mosel Vitelic Inc
Priority to TW087114239A priority Critical patent/TW392284B/zh
Priority to US09/264,600 priority patent/US6255188B1/en
Application granted granted Critical
Publication of TW392284B publication Critical patent/TW392284B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Description

經濟部中央標隼局員工消費合作社印掣 A7 B7 五、發明説明（I ) 技術領域： 本發明係有關於一種利用濕蝕刻去除複晶矽隔離層之 技術’特別是有關於一種使用對二氧化矽與複晶矽材質具 高蝕刻選擇性(Etching Selectivity)的溶劑來去除複晶砍 隔離層之技術。 發明背景： 在先進的積體電路VLSI製程上，可以在广2平方公分的 矽表面上放進數量多達數十萬的MOS電晶體。爲了使電晶體 與電晶體之間的操作不至於受到對方的干擾，就必須設法 將每個積體電路上的電晶體，與其他的電晶體相隔離，以 避免產生短路。這在大多數的MOS製作流程上，大多都採 用局部矽氧化(Local Oxidation Of Silicon; LOCOS)隔離 技術，來形成隔離積體電路電性元件所需的厚氧化層，一 般稱爲場氧化層(Field Oxide)。E.Kooi等人在美國專利 第3,970,486號中，詳細描述了該局部矽氧化隔離技術。 其方法大致如下··參考圖一A，在矽半導體基板11上依序形 成二氧化矽墊層（Pad 0xide)13與氮化矽層（Si 1 icon Nitride)15，並利用傳統微影蝕刻方法定義出主動元件區 域(Active Area)12，然後利用熱氧化技術在矽半導體基板 11上形成隔離電性元件所需之場氧化層17。 然而，如圖一B所示，局部矽氧化製程常伴隨氮化矽層 15下方的矽晶橫向氧化現象，使得場氧化層17連接氮化矽 層15與矽半導體基板11之間二氧化矽墊層13的部份，形成 2 本纸張尺度適用中國國家標準（CNS ) A4規格（.210X297公釐） (請先閱讀背面之注意事項再填"本頁) 、-=s 丁 A7 _B7 _ 五、發明説明（> ) 鳥喙(Bird’s Beak)19的形狀，即所謂的“鳥喙效應”，一 般二氧化矽墊層13厚度愈薄或氮化矽層15厚度愈厚，則鳥 喙19長度愈長，但同時在矽半導體基板11產生更大的晶體 缺陷(Crystal Defect)，若鳥喙19厚度不夠厚，則無法形 成有效的電性元件隔離，相對的，若鳥喙19厚度對主動元 件區域12而言太過厚，會阻止在該處形成電性元件，因此 減少了有效的電性元件面積；另一方面，傳統的局部矽氧 化製程，其鳥喙19長度隨著場氧化層17厚度的增加而增 加，所以爲了提高寄生元件的臨界電壓以避免產生元件之 間的漏電流(Leakage Current)時，必須增加場氧化層17的 厚度，卻造成鳥喙19的長度變長，由於在超大型積體電路 的應用上，電性元件的寬度已小於一個微米，因此，鳥喙 19長度太長時，很容易將主動元件區域12封阻起來，嚴重 影響到電性元件的特性，使得積體電路高集積度(High Packing Density)的需求受到限制。 Karen A. Fabricius 等人在美國專利第 4,508,757 號中，揭露了一種新穎的隔離技術，稱爲複晶矽緩衝層局 部矽氧化(PBL ; Poly Buffer LOCOS)隔離技術，該形成步 驟大致如下：參考圖二A，在矽半導體基板11上依序形成二 氧化矽墊層13、複晶矽緩衝層(Poly Buffer)21以及氮化矽 層15，接著，利用傳統微影蝕刻方法定義出主動元件區域 12，然後利用熱氧化技術，在矽半導體基板11上形成場氧 化層17。最後以濕触刻與乾蝕刻方式，分別去除所述氮化 矽層15與複晶矽緩衝層21，即可於主動元件區域12進行電 _____3_ ^紙張尺度適用中國國家標準（（：1^)八4規格（210><297公釐） A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明（j ) 性元件(如：閘極)的製作，如圖二B所示。上述複晶矽緩衝 層21的存在’可以允許二氧化矽墊層13厚度更薄或氮化矽 層15厚度更厚以降低鳥喙19長度；傳統局部矽氧化（LOCOS ) 技術所形成之鳥喙19長度約爲每邊〇. 5微米，但利用複晶 矽緩衝局部矽氧化（PBL )隔離技術所形成之鳥喙19長 度，每邊則約爲G. 1微米，亦即，複晶矽緩衝層局部矽氧 化隔離技術可以提供高集積度的積體電路。 雖然複晶矽緩衝層21大幅降低了鳥喙19的長度，然而 上述利用乾式蝕刻去除複晶矽緩衝層21的方法，卻會產生 一些副作用。參考圖二C，如上所述，最後在去除複晶矽 緩衝層21時，傳統上使用乾蝕刻方式來剝除，在主動元件 區域12邊緣的複晶矽材質，會先被蝕刻完畢，繼續往下蝕 刻的結果，便會在矽半導體基板11的表面造成蝕痕 (Pits)23，這使得電性元件的漏電流增加；而且因其非等 向性(Anisotropic)蝕刻特性，往往也會對主動元件區域12 邊緣的場氧化層17表面產生許多不必要的蝕痕23，因而 降低閘極氧化層(Gate Oxide)的崩潰電壓Qbd(Charge-to-breakdown)，嚴重影響積體電路的正常運作。 發明之概述： 本發明之主要目的爲提供一種利用濕蝕刻去除複晶矽 隔離層之技術，在複晶矽緩衝層局部矽氧化(PBL)製程中， 使用一種對二氧化矽與複晶矽材質具高蝕刻選擇性的溶劑 來去除複晶砍層，卻不至於傷害矽底材，可減少漏電流的 (請先閱讀背面之注意事項再填玲本頁) ---裳----- -訂-- i--^----------- --_------- 經濟部中央標準局員工消費合作社印製 A7 __B7 五、發明説明（Zf ) 產生。 本發明之另一目的爲提供一種利用濕蝕刻去除複晶矽 隔離層之技術，在複晶矽緩衝層局部矽氧化製程中，以一 種高蝕刻選擇性的溶劑來進行濕蝕刻，可有效地去除複晶 矽層，同時獲得較平滑的主動元件區域邊緣。 本發明之再一目的爲提供一種利用濕蝕刻去除複晶矽 隔離層之技術，在複晶矽緩衝層局部矽氧化製程中，利用 一種高蝕刻選擇性溶劑來進行濕蝕刻，以便有效地剝除複 晶矽層，同時提高閘極氧化層的崩潰電壓Qbd。 本發明係利用以下的方法，來達成上述之各種目的：於 複晶矽緩衝層局部矽氧化製程中，形成隔離所需場氧化層 之後，首先，去除最上層的氮化矽層，然後，利用濕蝕刻 之方式來去除複晶矽層，此步驟爲本發明之重點所在，係 調製一種酸性溶劑，使得該溶劑對二氧化矽材質的蝕刻速 率相對於複晶矽材質非常緩慢，等到複晶矽材質被蝕刻乾 淨之後，二氧化矽材質只被蝕刻一小部份，因而溶劑不至 於穿透二氧化矽墊層傷害到其下面的矽底材，減少漏電流 的產生；而且因爲溶劑對材質的蝕刻具有等向性 (Isotropic)特徵，可以有效地剝除複晶矽層，又不至於對 主動元件區域邊緣的場氧化層產生不必要的鈾痕，可獲得 較平滑的主動元件區域邊緣，進而提高閘極氧化層的崩潰 電壓Qbd 〇 圖式簡要說明： 批衣 訂 線 - : . * -------- (請先閱讀背面之注意事項再填r'本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公f ) 經濟部中央標準局員工消費合作社印製 A7 ' B7 五、發明説明（5) 圖一 A爲習知技藝LOCOS隔離製程中製定隔離所需場 氧化層之晶圓剖面圖； 圖一 B爲知技藝LOCOS隔離製程中產生鳥喙狀場氧 化層之晶圓剖面放大圖； 圖二A爲習知技藝PBL隔離製程中製定隔離所需場氧 化層之晶圓剖面圖； 圖二B爲習知技藝PBL隔離製程中形成場氧化層後去 除氮化矽層與複晶矽緩衝層之晶圓剖面圖； 圖二C爲習知技藝PBL隔離製程中對矽底材表面及主 動區域邊緣場氧化層形成蝕痕之晶圓剖面圖； 圖三A爲本發明隔離技術中於矽半導體基板上形成二 氧化矽墊層、複晶矽緩衝層與氮化矽層之晶圓 剖面圖； 圖三B爲本發明隔離技術中經傳統微影蝕刻方法定義 主動元件區域之晶圓剖面圖； 圖三C爲本發明隔離技術中形成隔離所需場氧化層後 之晶圓剖面圖； 圖三D爲本發明隔離技術中使用濕蝕刻去除複晶矽緩 衝層之晶圓剖面圖； 圖四爲電性元件損害率與崩潰電壓Qbd的關係圖。 圖號說明： 11 -矽半導體基板 12-主動元件區域 13-二氧化矽墊層 15-氮化矽層 17-場氧化層 19-鳥喙 本紙張尺度適用中國國家標準（CNS ) A4規格（2l〇xf97公釐) (請先閲讀背面之.注意事項吞填寫—本頁·)
*1T 線 A7 A7 經濟部中央標準局員工消費合作社印掣 五、發明説明（t) 21-複晶矽緩衝層 23-蝕痕 發明詳細說明： 本發明是有關於一種利用濕蝕刻去除複晶矽隔離層之 技術，在詳細說明中是運用具體實施例說明本發明的原則 與精神。在以下的具體實施例的說明中，是使用NMOS電晶 體作爲本發明的具體實施例，但是本發明的隔離技術不只 侷限於使用NMOS電晶體，本發明的技術應可運用在其他形 式的電晶體，仍不違反本發明的專利範圍。 參考圖三，首先，在P型矽半導體基板11上形成二氧化 矽墊層13，其厚度約爲100至400埃之間，所述二氧化 矽墊層13通常是以熱氧化技術長成(Thermal Growth)，氧 化溫度約爲700°C到1000°C左右，接著，形成一層複晶矽緩 衝層21，該複晶矽緩衝層21係以低壓化學氣相沉積法 (LPCYD ; Low Pressure Chemical Vapor Deposition)形 成，反應氣體是SiH4，反應壓力爲200 mTorr，反應溫度 約爲620°C，剛完成沉積時厚度介於100至600埃之間， 然後，在複晶矽緩衝層21上，再沉積一層氮化矽層15，所 述氮化矽層15係以低壓化學氣相沉積法形成，該反應溫度 爲760 °C，反應氣體爲SiH2Cl2和NH3，反應壓力爲350 mTorr，剛完成沉積時其厚度介於15GG至25GQ埃之 間，如圖三A所示。 接著，利用電漿蝕刻技術非等向性地製定所述二氧化矽 墊層13、複晶矽緩衝層21與氮化矽層15複合結構的圖案， 以定義出主動元件區域12，作爲後續熱氧化時的護罩 ---?-_____ ^張尺度適用中國國家標準（CNS ) A4規格（210X：297公釐） ^---IJ---:---襞------訂—^-----線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明（，） (Oxidation Mask) ’ 如圖三B所示。以美國 Lam research 公 司所生產的RAINBOW 4, 520電漿蝕刻機器爲例，蝕刻配方 設定爲反應室壓力400 mTorr、射頻功率525 watts、反 應氣體流量 Ar 320 seem、CHF3 20 seem、〇2 50 seem。然 後，將畢圓置於富含氧氣的高溫環境中，以所述氮化矽層 15作爲氧化保護罩來形成場氧化層Π，形成場氧化層Π之 溫度約爲1，〇〇〇°C，氧化時間約爲150〜480分鐘左右，如 此長成的場氧化層厚度介於3500到6000埃之間，如圖 三c所示。最後，使用經加熱的磷酸(hpo3)溶液來去除所述 氮化矽層15之後，再使用濕式蝕刻來剝除所述複晶矽緩衝 層21，即可於主動元件區域12進行電性元件的製作，如圖 三D所示。 本發明的特點在於使用一種高蝕刻選擇性的溶劑，來對 於複晶矽緩衝層21進行濕蝕刻，也就是在相同的蝕刻條件 下，該溶劑對於複晶矽緩衝層21的蝕刻速率遠大於對二氧 化矽墊層13的蝕刻速率，通常使用氫氟酸（册）與硝酸 (ΗΝ03)以適當濃度配製成的混合溶液，但也可以於上述的 混合溶液加入適當比例的醋酸(CH3C00H)，來達到上述高蝕 刻選擇性的目的。該溶劑對複晶矽緩衝層21與二氧化矽墊 層13之蝕刻速率比值’以ERR表示，一般ERR值介於13~18 之間，利用該溶劑高蝕刻速率比值ERR的特性，對複晶矽 緩衝層21進行快速地蝕刻，相對於二氧化矽墊層13則進 行緩慢地蝕刻’因此在完全清除複晶矽緩衝層21之前，蝕 刻溶劑只有侵蝕一小部份的二氧化矽墊層13，還來不及往 :- :· , I、摩-- (請先閱讀背面之注意事項再填{馬本頁) *τ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（ϊ ) 下蝕刻到位於二氧化矽墊層13下方的p型矽半導體基板 11，因而不會像傳統乾蝕刻’造成P型矽半導體基板11的 表面有許多蝕痕23的產生，有效地減少了電性元件(如：閘 極）的漏電流。而且因爲濕蝕刻具有等向性蝕刻的特性， 在触刻複晶砍緩衝層21的同時，對於主動元件區域12邊 緣的場氧化層17表面只進行緩慢而平滑的蝕刻，因而也較 不會在場氧化層Π的表面產生不必要的蝕痕23，可獲得 較平滑的主動元件區域12邊緣，進而提高閘極氧化層的崩 潰電壓Qbd。底下以實際的數據來證明本發明的優點。 參考圖四，該圖爲台灣茂矽電子股份有限公司之研發結 果，顯示了電性元件損害率(%)與崩潰電壓Qbd的關係圖》 圖中顯示，代表使用本發明濕蝕刻去複晶砍層的PBL隔離 技術之曲線I，其對於同一電性元件損害率(％)的Qbd值， 皆較高於代表使用傳統乾蝕刻去複晶矽層的PBL隔離技術 之曲線II，以電性元件損害率50%爲例，本發明之隔離技 術對應的Qbd值約爲19V(如A點所示）；而傳統乾蝕刻去複 晶矽層之隔離技術對應的Qbd值僅約爲9. 3V(如B點所 示），這確實證明了本發明所述隔離技術之優點。 上述說明係以較佳實施例來闡述本發明，而非限制本發 明，並且熟知半導體技藝之人士皆能明瞭，適當而作些微 的改變及調整，仍將不失本發明之要義所在，亦不脫離本 發明之精神和範圍》 (請先閲讀背面之注意事項再填耗本頁) 訂 ---------〇._ 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐}

Claims (1)

  1. 871 08 3 39- 六、申請專利範圍 1. 一種利用濕蝕刻去除複晶矽隔離層之技術，其步驟如下: 在矽半導體基板上沉積二氧化矽墊層； 在所述二氧化矽墊層上形成複晶矽緩衝層； 在所述複晶矽緩衝層表面上形成一氮化矽層； 蝕刻所述二氧化矽墊層、複晶矽緩衝層和氮化矽層，以定 義出主動元件區域； 進行氧化:製程，將晶圓置於富含氧氣的高溫環境中，以所 述氮化矽層作爲氧化保護罩來形成場氧化層； 以濕式蝕刻去除所述氮化矽層；以及 以一具蝕刻選擇性之溶劑去除所述複晶矽緩衝層，該蝕 刻選擇性是指該溶劑對複晶矽緩衝層之蝕刻速率大於對 二氧化砍墊層之蝕刻速率，前者對後者的蝕刻速率比值以 ERR來表不。 2. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔 離層之技術，其中所述二氧化矽墊層，厚度介於100至 400埃之間。 經濟部中央標準局員工消費合作社印装 (請先闞讀背面之注意事項再填寫本頁) 3. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔 離層之技術，其中所述複晶矽緩衝層，厚度介於100至 600埃之間。 4. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔離 層之技術，其中所述之氮化矽層，其厚度介於1500至2500 埃之間。 10 本纸張又度適用中國國家揉準（CNS ) A4规格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 5. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔 離層之技術，其中所述之場氧化層，其厚度約爲3500至 6000埃左右。 6. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔離 層之技術，其中所述去除氮化矽層之濕式蝕刻，乃使用經 加熱的磷酸溶液。 7. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔離 層之技術，其中所述該蝕刻選擇性之溶劑，乃氫氟酸（HF ) 與硝酸（hno3 )取適當濃度之混合溶液。 8. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔離 層之技術，其中所述該蝕刻選擇性之溶劑，乃氫氟酸 (HF )、硝酸（HN〇3 )與醋酸（CH3COOH )取適當濃度之 混合溶液。 9. 如申請專利範圍第1項所述利用濕蝕刻去除複晶矽隔離 層之技術，其中所述該蝕刻選擇性之溶劑，其蝕刻速率比 值ERR，一般介於13〜18之間。 10. —種利用濕蝕刻去除複晶矽隔離層之技術，其步驟如 下： 於矽半導體基板上依序形成二氧化矽墊層、複晶矽緩衝 層和氮化矽層； 利用複晶矽緩衝層局部矽氧化法，形成場氧化層； 以濕式蝕刻去除所述氮化矽層;以及 以一具蝕刻選擇性之溶劑去除所述複晶矽緩衝層，該蝕 刻選擇性是指該溶劑對複晶矽緩衝層之蝕刻速率大於 (請先鬩讀背面之注意事項再填寫本頁) 言 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 S92284 § D8 六、申請專利範圍 對二氧化矽墊層之蝕刻速率，前者對後者的蝕刻速率比 值以ERR來表示，該ERR值，一般介於13〜18之間。 11. 如申請專利範圍第10項所述利用濕蝕刻去除複晶矽 隔離層之技術，其中所述二氧化矽墊層，厚度介於100 至400埃之間。 12. 如申請專利範圍第10項所述利用濕蝕刻去除複晶矽 隔離層之技術，其中所述複晶矽緩衝層，厚度介於100 至600埃之間。 13. 如申請專利範圍第10項所述利用濕蝕刻去除複晶矽隔 離層之技術，其中所述氮化矽層，其厚度介於1500至 2500埃之間。 14. 如申請專利範圍第10項所述利用濕鈾刻去除複晶矽 隔離層之技術，其中所述場氧化層，其厚度約爲3500 至6000埃左右。 15. 如申請專利範圍第10項所述利用濕蝕刻去除複晶矽隔 離層之技術，其中所述去除氮化矽層之濕式蝕刻，乃使 用經加熱的磷酸溶液。 16. 如申請專利範圍第10項所述利用濕蝕刻去除複晶矽隔 離層之技術，其中所述該蝕刻選擇性之溶劑，乃氫氟酸 (HF )與硝酸（HN03 )取適當濃度之混合溶液。 17. 如申請專利範圍第10項所述利用濕蝕刻去除複晶矽隔 離層之技術，其中所述該蝕刻選擇性之溶劑，乃氫氟酸 (HF )、硝酸（HN〇3 )與醋酸（CH3COOH )取適當濃度 之混合溶液。 (請先闊讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
TW087114239A 1998-08-28 1998-08-28 Method for removing polysilicon barrier using wet etching TW392284B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW087114239A TW392284B (en) 1998-08-28 1998-08-28 Method for removing polysilicon barrier using wet etching
US09/264,600 US6255188B1 (en) 1998-08-28 1999-03-08 Method of removing a polysilicon buffer using an etching selectivity solution

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW087114239A TW392284B (en) 1998-08-28 1998-08-28 Method for removing polysilicon barrier using wet etching

Publications (1)

Publication Number Publication Date
TW392284B true TW392284B (en) 2000-06-01

Family

ID=21631174

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087114239A TW392284B (en) 1998-08-28 1998-08-28 Method for removing polysilicon barrier using wet etching

Country Status (2)

Country Link
US (1) US6255188B1 (zh)
TW (1) TW392284B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002044763A3 (en) * 2000-11-28 2003-04-17 Lightcross Inc Formation of a smooth surface on an optical component

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440818B1 (en) * 2001-04-10 2002-08-27 United Microelectronics Corp. Method of reducing leakage current of a semiconductor wafer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789426A (en) * 1987-01-06 1988-12-06 Harris Corp. Process for performing variable selectivity polysilicon etch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002044763A3 (en) * 2000-11-28 2003-04-17 Lightcross Inc Formation of a smooth surface on an optical component

Also Published As

Publication number Publication date
US6255188B1 (en) 2001-07-03

Similar Documents

Publication Publication Date Title
EP0428283B1 (en) Method for local oxidation of silicon
TW441005B (en) Method for producing dual gate oxide layer device
JPH0793437B2 (ja) 半導体装置のゲート酸化膜形成法
US20030049893A1 (en) Method for isolating semiconductor devices
TW312821B (en) Manufacturing method of shallow trench isolation
TW392284B (en) Method for removing polysilicon barrier using wet etching
JP2003197731A (ja) 半導体素子の素子分離膜の形成方法
TW379412B (en) Manufacturing method of shallow trench isolation structure
JPH05102292A (ja) アイソプレーナ分離型活性領域の製造方法
TW392249B (en) Method of removing polysilicon residue after formation of field oxide by wet etching
JPS5812732B2 (ja) 半導体装置の製法
US7358197B2 (en) Method for avoiding polysilicon film over etch abnormal
KR0167252B1 (ko) 반도체 집적회로의 소자격리방법
TWI794887B (zh) Finfet堆疊閘記憶體
TW405211B (en) Regional oxidation isolation method of poly-silicon buffer
JP2707901B2 (ja) 半導体装置の製造方法
Tsai et al. A new fully recessed-oxide (FUROX) field isolation technology for scaled VLSI circuit fabrication
TW527645B (en) Method for broadening active semiconductor area
JPS5911631A (ja) 半導体装置の製造方法
TW449827B (en) Formation method of field oxide layer
TW457626B (en) Method for reducing the generation of defects during forming shallow trench isolation
KR940009578B1 (ko) 반도체 장치 및 그 제조방법
TW432608B (en) Method for forming shallow trench isolation in integrated circuit
TW400611B (en) The manufacturing method of the Shallow Trench Isolation (STI)
TW425633B (en) Manufacturing process of device with dual gate oxide device

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees