TW301055B - Fabrication method of dynamic random access memory with vertical channel and structure thereof - Google Patents
Fabrication method of dynamic random access memory with vertical channel and structure thereof Download PDFInfo
- Publication number
- TW301055B TW301055B TW085107907A TW85107907A TW301055B TW 301055 B TW301055 B TW 301055B TW 085107907 A TW085107907 A TW 085107907A TW 85107907 A TW85107907 A TW 85107907A TW 301055 B TW301055 B TW 301055B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- patent application
- item
- well
- silicon layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 29
- 238000003860 storage Methods 0.000 claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 241000293849 Cordylanthus Species 0.000 claims abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 239000004576 sand Substances 0.000 claims description 12
- 210000003323 beak Anatomy 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 claims 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000013078 crystal Substances 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
- 239000011574 phosphorus Substances 0.000 claims 1
- 239000012495 reaction gas Substances 0.000 claims 1
- 210000002784 stomach Anatomy 0.000 claims 1
- 238000000407 epitaxy Methods 0.000 abstract 5
- 239000012212 insulator Substances 0.000 abstract 3
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910001922 gold oxide Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
經濟部中央楳率局員工消费合作社印裝 3 ί?1 (Jii5wF.DOC /002 A7 ____—_Β7_ 五、發明説明（丨） 本發明是有關於一種動態隨機存取記憶體之製造方法 與結構’且特別是有關於一種具備直立式通道之動態隨機 存取記憶體的製造方法與結構。 動態隨機存取記憶體已是廣泛使用的積體電路(ic)。一 般大記憶容量動態隨機存取記憶體之記憶單元（Memory Cell)如第1圖所示’第1圖是動態隨機存取記憶體之記憶 單元的電路圖，其包括一 MOSFET 100(金氧半場效電晶 體），其閘極連接到字元線WL(Word Line)，源/汲極區 (Source/Drain)的一端連接到位元線BL(BitLine)，另一端則 經由一用來儲存數據(Data)的電容102接地 早期的一種傳統動態隨機存取記憶體具積集度 (Integration)較小的缺點。以下特舉一習知之動態隨機存取 記憶體爲例，並配合圖示解釋其部份製程如下： 第2圖是一種傳統動態隨機存取記憶體的剖面示意 圖，槪述如下：首先，在一矽基底200上形成場區氧化層 201、閘極氧化層202、第一複晶矽層203、閘極氧化層邊 牆204(SpaCers)、以及在閘極氧化層202兩側下方之矽基底 200中植入源極區205和汲極區206，源極區205和汲極區 206之間即形成一水平式通道207。接著，形成氧化矽層 208，並在汲極區206上，蝕刻出接觸窗(Contact)，接著在 接觸窗上形成第二複晶矽層209。接下來，在第二複晶矽 層209露出的表面上，形成一介電質層210，介電質層例如 可爲NO (Nitride/Oxide ;氮化砂/二氧化砂）或ΟΝΟ (Oxide/Nitride/Oxide ;二氧化砂/氮化砂/二氧化砂）結構。 接著，再形成第三複晶矽層211，便完成電容結構。 3 本紙張尺度適用中國國家橾準（CNS > A4規格（210X297公釐] ~ II —— I I I 裝 I I I I —訂...I I I __ —線 * (請先Μ讀背面之注意事項再填寫本頁) 0526TWF.DOC/002
五、發明説明（> 隨著時代的記髓的密度要求更高，對於動態隨 機存取記憶體，其增加密度最經濟有效的方法，乃是縮小 每-s己憶胞的尺寸。由於傳統動態隨機存取記憶體之通道 結構均爲水平式，因此縮小記憶胞尺寸的方式通常係設法 縮短通道，麵，麵道 _ (Shcm Channei Effect) 就愈嚴重’使得閘極失去對金氧半場效電晶體進行開關控 制之作用。 、、因此，本發明的主要目的，就是在提供一種具備直立式 通道之動態隨機存取記憶體的製造方法與結構，使得此種 依照本發明一較佳實施例製造的動態隨機存取記憶體能有 較大之積集度，且不會因此產生短通道效應。 依照本發明的〜目的提出一種直立式通道之動態隨機 存取記憶體的製造方法，包括下列步驟： 提供一砂基底’並且該矽基底表面形成有一源極區； 於該源極區上方形成一磊晶矽層，並在該磊晶矽層表 面界定出主動區； 層表面之主動區外的區域形成具有鳥嘴結 構之場氧化層； 以該場氧化層爲罩幕，在該磊晶矽層中形成一井，該 井的底部與該源極區的上表面連接； 形成一槽溝’至少穿透該井，而與該源極區相接； 形成一第一絕緣層於該槽溝內壁，且形成一閘極以大 致塡滿該槽溝； 在該晶晶砂層中形成一汲極區，該汲極區位在該閘極 的一側邊與遠離該側邊的該場氧化層之鳥嘴邊緣間； 4 ---------^------、訂------^ _· (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 本紙張尺度逋用中國國家橾準（CNS > A4規格（2丨〇><297公釐）
約1055 0526TWF.DOC/002 五、發明説明（> ) 形成一第二絕緣層； 定義該第二絕緣層於該汲極區上方形成一接觸窗；以 及 於該接觸窗上方形成一儲存電容器。 依照本發明的另一目的提出一種直立式通道之動態隨 機存取記憶體的結構，包括： 一砂基底； 一源極區，該源極區位於該矽基底表面； 一井，該井位於該源極區表面； 一汲極區，該汲極區位於該井表面位在該閘極的一側 邊與遠離該側邊的該場氧化層之鳥嘴邊緣間； 一槽溝，該槽溝至少穿透該井，而與該源極區相接； 一第一絕緣層，該第一絕緣層位於該槽溝內壁； 一閘極，該閘極大致塡滿該槽溝； 一第二絕緣層； 一接觸窗，該接觸窗位於該汲極區上方的該第二絕緣 層中；以及 一儲存電容器，該儲存電容器位於該接觸窗上方。 爲讓本發明之上述和其他目的、特徵、和優點能更明顯 易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下= 圖式之簡單說明： 第1圖是一種動態隨機存取記憶體之記憶單元的電路 圖。 第2圖是一種傳統動態隨機存取記憶體的剖面示意 5 本紙張尺度適用中國國家橾準（CNS〉A4規格（210X297公釐） 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 -...... 卞 -...... 卞 經濟部中央標準局員工消費合作社印製 0526TWF.DOC/002 ^ B7 五、發明説明（4) 圖。 第3a〜3g圖是繪示本發明之一較佳實施例，一種直立式 通道之動態隨機存取記憶體的製造流程剖面示意圖。 實施例 請參照第3a〜3g圖，其繪示依照本發明一較佳實施例的 一種直立式通道之動態隨機存取記憶體製造流程剖面示意 圖。 首先，請參照第3a圖，在一 P型矽基底300中’利用 離子植入法植入N型離子，例如以約50〜lOOkev的能量’ 植入約1E15-1E16 atoms/cm2的砷，形成一 N型摻雜區302。 接著，在N型摻雜區302上方，形成一厚度約2μηι且摻雜 有Ν型離子之磊晶矽層304。磊晶矽層304的形成方法例 如是在約50T〇rr之壓力與約950 °C之溫度環境下，以 SiH2Cl2、HdDHCl爲反應氣體來沈積磊晶矽層304。 然後，請*參照第3b圖，界定出主動區，並在非主動區 形成具有鳥嘴結構的場氧化層306。之後以場氧化層306 爲罩幕，對磊晶矽層304進行離子植入，例如以約 100〜200kev的能量，植入約1E13〜lE14atoms/cm2的硼，以 形成P井308。P井308會延伸至場氧化層306的鳥嘴下 方，且其底部與N型摻雜區302之上表面連接。 然後，請參照第3c圖，利用傳統的光罩製版與蝕刻技 術，沿著場氧化層306的鳥嘴邊緣，往下形成一槽溝310 (Trench)，槽溝310至少穿過P井308與N型摻雜區302 相接。接著於槽溝310與磊晶矽層304表面，形成一閘極氧 化層312。再來，沈積一第一複晶矽層314，而後回蝕刻（Etch 6 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） I n 訂 線 (請先閲讀背面之注意事項再填寫本頁) 〇010555( ,6TWF.D〇C/0〇2 A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（i ) Back)第一複晶砂層314與關極氧化層312。結果如圖所示’ 閘極氧化層312只形成在槽溝310的內壁，而第一複晶砂層 314則大致塡滿槽溝310的空間。爲了提高第一複晶砂層314 的導電性，可將例如紳離子植入其中。 然後請參照第3d圖，利用傳統的光罩製版技術，在槽 溝310的邊緣至場氧化層306的鳥嘴邊緣間之？井308中’ 以N型離子進行離子植入製程，形成一^^型摻雜區316。 例如是以約50〜lOOkev的植入能量與1E15-1E16的植入劑 量，將砷離子植入而形成N型摻雜區316。至此完成一具 備直立式通道的金氧半元件，此金氧半元件包括一源極區 302、一汲極區316、與一閘極314。 接著，請參照第圖’利用化學氣相沈積法形成一氧 化矽層318，並利用光罩上光阻’在汲極區316上方形成一 接觸窗320。 接著，請參照第3f圖，先於接觸窗320上方，形成一 厚度約3000〜5000A的第二複晶矽層32〗，再利用傳統的光 罩製版與蝕刻技術，定義第二複晶矽層321，形成儲存電 容器之儲存電極（Storage Electrode)。之後於第二複晶矽 層321裸露的表面，形成一介電層322，其例如可爲二氧化 矽層'矽氮化物層的NO (矽氮化物/二氧化矽）結構、ΟΝΟ (二氧化矽/矽氮化物/二氧化矽）結構、或任何類似者。然 後，在介電層322的表面上，形成由第三複晶矽層製成的 相對電極(Opposed Electrode)324。相對電極的製程可由下 列步驟達成：以CVD法沈積一第三複晶矽層324，其厚度 例如約爲1000-2000A;再利用例如含磷摻雜源(p〇ci3)摻雜 7 (諳先閲讀背面之注意事項再填寫本頁) i 、τ Γ 本紙張尺度逋用中國國家橾车（CNS ) A4規格（2丨0X297公釐） 0526TWF.DOC/002 A7 B7 五、發明説明（6 ) 雜質，以提高其導電性；最後以傳統光罩製版和蝕刻技術 定義第三複晶矽層324，於預定之區域形成-接觸窗325， 完成動態隨機存取記憶體各記憶單元的儲存電容器。 接著，請參照第3g圖，進行平坦化製程 (Planarization)，先利用化學氣相沈積法，沈積一平坦化 絕緣層326，其例如爲硼磷矽玻璃層（BPSG)。再利用熱 流法在約850-950 °C的高溫下，將平坦化絕緣層326平坦 之。然後，利用光罩上光阻，依序蝕刻平坦化絕緣層326、 第三複晶矽層324、氧化矽層318、場氧化層306與磊晶矽 層304,直到源極區302上表面，形成一位元線接觸窗328。 之後於接觸窗328中形成一鎢插塞(Tungsten Plug)330，並 且，鎢插塞330與第三複晶矽層324係分離並無直接接觸。 接著陸續完成習知的其他後續製程，以完成一具備直立式 通道之動態隨機存取記憶體積體電路。 另外，熟悉本技藝者應瞭解’雖然本實施例以N型金 氧半場效電晶體爲例做說明，然本發明之應用顯然不限於 此，例如P型金氧半場效電晶體亦可依照本發明之精神實 施之。 熟悉本技藝者可瞭解，應用本發明具有如下之特點： 1. 形成之通道係爲直立式。 2. 應用本發明之記憶胞大小即爲儲存電容器的大小’故 記憶胞的平面尺寸較以習知作法形成者小’可提高晶片的 積集度。 3. 應用本發明形成之動態隨機存取記憶體具有埋入式 位元線。 8 本紙張尺度適用中國國家標準（CNS)A4現格（210X297公羡） ----------^------、訂------0 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消费合作社印製 05 26TWF.DOC/002 A7 B7 五、發明説明（1 ) 4.應用本發明形成之動態隨機存取記憶體的埋入式位 元線接觸窗係形成在場氧化層上。 雖然本發明已以一較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 I I裝— 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消费合作社印裝 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐）
Claims (1)
- °526TWF. D〇Cy〇 02 申請專利範圍 A8 B8 C8 D8 卡、胃：_11：；5:式通道之動態隨機存取記憶體的製造 万法，包括下列步驟·· a.提;伴:—·砂甚1 (請先閲讀背面之注意事項再填寫本頁) =、/¾底’並且該矽基底表面形成有一源極區； 寿面苗2該源極1£上方形成一磊晶矽層，並在該磊晶矽層 表面界定出主動區； 拉捃該嘉晶物表面之主動區外的區·成具有鳥嘴 結構之場氧化層； ，廿=該場讀®爲罩幕，在_晶而中形成一井， 該井的底部與該_軸上表面連接； e·形成一槽溝，^ , 至少穿透該井，而與該源極區相接； Γ ΤΓ^ Rr^_. > ^ 〜絕緣層於該槽溝內壁’且形成一閘極以大 效塡滿該槽溝； g·在該磊晶砂隐+ y層中形成一汲極區’該汲極區位在該鬧 、與逐離該側邊的該場氧化層之鳥嘴邊緣間； _成：第二絕緣層； 1 aF* • ~$〜絕緣層於該汲極區上方形成一接觸窗； 以及 接觸窗上方形成-儲存電容器。 經濟部中央樣窣局員工消費合作社印製 °請專利範圍第1項所述之方法，其中該砂基底以 及該井"(罕Ρ开(J ^ π/' & ’迎且該源極區、該汲極區以及該磊晶矽層 係Ν型。 3.如申請裒勤丨^ + e R刊％圍第丨項所述之方法，其中步驟b中之 該磊晶矽層之厚 心浮度約2 並且是在約5〇T〇rr之壓力 '約 950 C之溫度環谙γ _ X &境下，以SlH C1 出和HC1爲反應氣體來 10 本紙张尺度適用中關參標準（CNS ) A4%#· ( 210X297公釐） A8 B8 C8 D8 0526TWF.DOC/002 六、Ψ請專利範圍 沈積而成。 4. 如申請專利範圍第1項所述之方法，其中步驟j中之 該儲存電容器包括： 一至少在該第一接觸窗上方之第二複晶矽層，以作爲 該儲存電容器之儲存電極； 一形成在該第二複晶矽層表面之介電靥；以及 一形成在至少該介電層表面之第三複晶砂層，以作爲 該儲存電容器之相對電極。 5. 如申請專利範圍第4項所述之方法，其中該第二複晶 矽層之厚度約3000〜5000A。 6_如申請專利範圍第4項所述之方法，其中該介電層係 二氧化矽/氮化矽/二氧化矽層。 7. 如申請專利範圍第4項所述之方法，其中該第三複晶 矽層之厚度約1000〜2000A，並且摻雜有含憐慘雜源。 8. 如申請專利範圍第1項所述之方法，其中在步驟j之 前更包括 利用化學氣相沈積法，沈積一硼磷矽Ϊ皮璃層；以及 利用熱流法在約950〜850 °C的溫度下，將該硼磷矽玻 璃層平坦化。 9·如申請專利範圍第2項所述之方法，其中步驟&中之 該源極區，係利用離子植入法，以約50〜i〇〇kev的能量植 入約1E15〜1E16 atoms/cm2的砷來形成。 10_如申請專利範圍第2項所述之方法，其中步驟d中 之該井係利用離子植入法，以約100〜200kev的能量植入約 1E13〜1E14 atoms/cm2的硼來形成一 P井。 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） II II I 裝 — — I I 訂— — I I 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消费合作社印装 A8 0526TWF.DOC/002 B8 C8 D8 六、申請專利範圍 ---------^— (請先閲讀背面之注意事項再填寫本頁) 11. 如申請專利範圍第2項所述之方法，其中步驟g中 之該汲極區係利用離子植入法，以約50〜lOOkev的能量植 入約1E15〜1E16 atoms/cm2的砷來形成。 12. —種直立式通道之動態隨機存取記憶體的結構，包 括： 一矽基底； 一源極區，該源極區位於該矽基底表面； 一井，該井位於該源極區表面； 一汲極區，該汲極區位於該井表面位在該閘極的一側 邊與遠離該側邊的該場氧化層之鳥嘴邊緣間； 一槽溝，該槽溝至少穿透該井，而與該源極區相接； 一第一絕緣層，該第一絕緣層位於該槽溝內壁； 一閘極，該閘極大致塡滿該槽溝； 一第二絕緣層； 一接觸窗，該接觸窗位於該汲極區上方的該第二絕緣 層中；以及 -錄- 一儲存電容器，該儲存電容器位於該接觸窗上方。 經濟部中央梯準局貝工消费合作社印裝 13. 如申請專利範圍第12項所述之結構’其中該矽基底 以及該井係P型，並且該源極區、該汲極區以及該磊晶矽 層係N型。 14. 如申請專利範圍第13項所述之結構’該井係在一 N 型之磊晶矽層中形成，並且該磊晶矽層之厚度約。 15. 如申請專利範圍第13項所述之結構’其中該儲存電 容器包括： 一至少在該接觸窗上方之第二複晶矽層’以作爲該儲 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） 0526TWF.DOC/002 ^01055 g88 六、申請專利範圍 存電容器之儲存電極； 一形成在該第二複晶矽層表面之介電層；以及 一形成在至少該介電層表面之第三複晶矽層’以作爲 該儲存電容器之相對電極。 16. 如申請專利範圍第15項所述之結構，其中該第二複 晶矽層之厚度約3000〜5000A。 17. 如申請專利範圍第15項所述之結構，其中該介電層 係二氧化砂/氮化砂/二氧化砂層。 18. 如申請專利範圍第15項所述之結構，其中該第三複 晶矽層之厚度約1000〜2000A，並且摻雜有含磷摻雜源。 I I I I I I 裝 訂 絲 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印聚 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW085107907A TW301055B (en) | 1996-06-29 | 1996-06-29 | Fabrication method of dynamic random access memory with vertical channel and structure thereof |
| US08/706,700 US5710056A (en) | 1996-06-29 | 1996-09-06 | DRAM with a vertical channel structure and process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW085107907A TW301055B (en) | 1996-06-29 | 1996-06-29 | Fabrication method of dynamic random access memory with vertical channel and structure thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW301055B true TW301055B (en) | 1997-03-21 |
Family
ID=21625315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW085107907A TW301055B (en) | 1996-06-29 | 1996-06-29 | Fabrication method of dynamic random access memory with vertical channel and structure thereof |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5710056A (zh) |
| TW (1) | TW301055B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209212B1 (ko) * | 1996-10-22 | 1999-07-15 | 김영환 | 반도체메모리장치및그제조방법 |
| US6355520B1 (en) * | 1999-08-16 | 2002-03-12 | Infineon Technologies Ag | Method for fabricating 4F2 memory cells with improved gate conductor structure |
| US6566177B1 (en) | 1999-10-25 | 2003-05-20 | International Business Machines Corporation | Silicon-on-insulator vertical array device trench capacitor DRAM |
| US6426252B1 (en) | 1999-10-25 | 2002-07-30 | International Business Machines Corporation | Silicon-on-insulator vertical array DRAM cell with self-aligned buried strap |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833094A (en) * | 1986-10-17 | 1989-05-23 | International Business Machines Corporation | Method of making a dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| US4873205A (en) * | 1987-12-21 | 1989-10-10 | International Business Machines Corporation | Method for providing silicide bridge contact between silicon regions separated by a thin dielectric |
| US5362665A (en) * | 1994-02-14 | 1994-11-08 | Industrial Technology Research Institute | Method of making vertical DRAM cross point memory cell |
-
1996
- 1996-06-29 TW TW085107907A patent/TW301055B/zh active
- 1996-09-06 US US08/706,700 patent/US5710056A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5710056A (en) | 1998-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2673952B2 (ja) | メモリセル製造方法 | |
| TW477062B (en) | Dynamic random access memory | |
| US6426253B1 (en) | Method of forming a vertically oriented device in an integrated circuit | |
| TW454341B (en) | A trench capacitor with isolation collar | |
| TW312050B (zh) | ||
| TW469566B (en) | Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips | |
| TW404046B (en) | Improved controllability of a buried device layer | |
| TW459386B (en) | Memory with trench-capacitor and selection-transistor and its production method | |
| JP2002222873A (ja) | 改良たて型ｍｏｓｆｅｔ | |
| JPS61280654A (ja) | 縦型ｄｒａｍメモリセルアレイ | |
| US20050158961A1 (en) | Trench capacitor with buried strap | |
| JPH03209868A (ja) | Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル | |
| TW456035B (en) | DRAM-cell arrangement and its production method | |
| TW451425B (en) | Manufacturing method for memory cell transistor | |
| TW385542B (en) | Method for making deep trench capacitor by two stage ion implantment | |
| TW464871B (en) | 6 1/4 f2 DRAM cell structure with four nodes per bitline-stud and two topological wordline levels | |
| TW379417B (en) | Buried bitline structure and the manufacture method | |
| TW525261B (en) | Disposable spacers for improved array gapfill in high density DRAMs | |
| TW301055B (en) | Fabrication method of dynamic random access memory with vertical channel and structure thereof | |
| TW388877B (en) | Semiconductor device and its manufacturing process | |
| TW495925B (en) | DRAM cell arrangement and method to its manufacturing | |
| TW312829B (en) | Semiconductor memory device with capacitor(6) | |
| TW399327B (en) | The manufacturing method of DRAM capacitor | |
| TW306064B (en) | Semiconductor memory device with capacitor (part 6) | |
| TW409407B (en) | DRAM structure and its manufacture method |