2 ^^663 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（1 ) 技術領域 本創作係一個具有隱藏式預充電特性之動態隨 機存取記憶體（DRAM)。 背景說明 近年來，家用電腦在個人電腦（PC)之市場上，已 擁有最高的成長率。家用PC不僅可提升個人的生產 力，同時亦具備通訊、娛樂以及敎育等功能。現今之 家用PC科技已較傳統用於辦公室的商用PC更爲複 雜。尤其是當32位元視窗95作業系統問世之後，對 大多數的電腦設計者而言，設計一部家用PC已不再 是件微不足道的事。舉例來說，家用PC面臨了下列 挑戰：家用電腦不僅要具有極低的量產成本結構，並 且須具備高性能以滿足各種不同的應用。一部PC主 要是由下列四個部份所組成的，即：處理器（CPU)、 記億體、系統核心邏輯以及週邊子系統。目前CPU 已由英代爾（Intel)公司所主導，因此大部份的工程師 在這個領域中，無法自由地硏發。而工業標準PCI 匯流排已使I/O元件之性能大幅提升，所以近期內也 不太可能會將其更換爲其它新的匯流排。因此電腦工 程師們所能改良的只有記憶體系統了。它包括在系統 邏輯單元內的記體控制器以及DRAM本身。 傳統的記憶體子系統要求系統核心邏輯必須支 援一個非常高速的快取（Cache)記憶體結構，以充分 利用CPU之性能。但是由於快取靜態記憶體之成本 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝.
*1T 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（a*) 很高，上述方法在家用PC中是不可行的。因此若欲 製造一低價位的家用PC，首先必須刪除快取記憶 體。但是一個無快取記憶體之系統，其性能將降低 20%到50%。若是使用擴展數據輸出（EDO)DRAM等 新型DRAM，最多只能使性能增進5%。即使是成串 傳輸（Burst transfer)-EDO(BEDO)、同步 DRAM 或 RAMBUS DRAM ，最多也只能使性會g提升10%。有關 BEDO的詳細資料可參考MICRON公司之產品 MT4LC2M8F4 的資料單（data sheet)。至於同步 DRAM 的詳細資料，可參考NEC公司之產品PD45 16421、 PD45 16821或PD45 16161的資料單。目前沒有一種 DRAM技術可眞正地解決因刪除系統中的快取記憶 體所造成之性能下降。上述這些新的DRAM技術之 所以無法有效地增進系統性能，原因在於其在32位 元作業系統內之記憶體（Memory Locality>分配不 佳。這種不良的記憶體配置會使得快取-錯失率 (cache-miss)與 DRAM 頁-錯失率（page-miss)大幅上 升。在使用BEDO DRAM '同步DRAM或RAMBUS DRAM的系統中，頁-錯失將使得成串傳輸發生中 斷。另一種提升DRAM頁-命中率（page-hit)的方式就 是使用具有頁交錯（page-interleave)體系之多記憶庫 (Multiple Banks)DRAM，參考 US Patent No 4,924,375 可充分了解此架構。但是這種結構之週邊電路使得系 統較龐大而使得晶片尺寸變大。如此一來，其成本往 往會超過快取SRAM。因此到目前爲止，習知技術均 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝·
、1T 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3) 無法同時兼顧低成本與高性能。 爲了使性能可與典型快取SRAM相比，必須達到 下列兩項目標：1)記憶體頁錯失率不可高於典型快 取SRAM。2)須具有高資料成串傳輸率。基於上述目 標，本創作提出一種可兼具低成本與高性能（可與快 取SRAM相比）之新DRAM結構，且本創作仍滿足下 列兩項基本要求：1)與目前的快速頁模式DRAM單 面直列式記憶體模組（Single Inline Memory Module-SIMM)相容。2)具有與目前快速頁模式DRAM相似 的單一記憶庫（Single Bank)結構，以便與目前成本最 低的快速頁模式DRAM相抗衡。在本創作之DRAM 中，並未使用快速標籤（TAG) SRAM，因爲TAG之成 本對記憶體子系統而言太高了。有關快速頁模式 DRAM更詳細的資料，可參考US Patent No.5,265,236 或MICRON公司之產品MT4LC4M4A1/B1(S)的資料單》 綜上所述，本創作一種隱藏式預充電虛擬快取 (Hidden Precharge Pseudo Cache--HPPC) DRAM 可滿 足上述各種的設計要求。這種新的HPPC DRAM技術 可使所有低成本PC達成高性能的境界。HPPC DRAM之接腳定義與目前最先進的快速頁模式 DRAM相當，以便建構向後相容的（backward-compatible)DRAMSIMM。有關快速相模式DRAM之 接腳分佈更詳細的資料，請參考MICRON公司之產 品MT4LC4M4A1/B1(S)之資料單。而快速頁模式DRAM SIMM模組之詳細資料，可參考MICRON公司的產品 本紙張尺度適用中國國家榡準（CNS ) A4规格（210X297公釐） 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印製 五、發明説明（斗） MT8LD132(S)或 MT16LD232(S)之資料單。 創作槪要 本創作HPPC DRAM之接腳功能十分完備。經由 —命令組（packet command)的週期，可指示DRAM執 行下列七種DRAM週期之一，即：成串讀取、單一 讀取、記憶體更新、成串寫入、單一寫入、暫存器寫 入以及暫存器讀取。此外HPPC DRAM會使用一虛擬 時脈CAS#來控制內部順序器（sequencer)之動作。 在本創作的一個較佳實施例中，一 DRAM元件 包括：記憶體單元陣列' 一個頁暫存器/比較器以及 狀態機器（State Machine)元件。狀態機器元件係執行 處理中（on-going)記憶週期之讀取驅動操作，並同時 經由分別輸出第一與第二控制信號給暫存器與記憶 體單元陣列來完成待處理（pending)記憶體週期之預 充電操作。 本創作的另一個較佳實施例係提出一個單晶片 積體電路（單石）DRAM元件。此DRAM元件包括： 記憶體單元陣列以及一個狀態機器。此狀態機器輸出 許多時序信號以控制一連串的操作。 圖示的槪略說明 圖1所示爲本創作之一個HPPC DRAM結構。 圖2(A)所示爲本創作之成串讀取導管（pipeline) 操作。 4 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） 批农 I訂11 IM (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7__ 五、發明説明（5 ) 圖2(B)所示爲本創作之成串寫入導管操作。 圖3所示爲由本創作之HPPC DRAM所組成的 DRAM SIMM接腳圖。 圖4所示爲本創作歷經下列狀態之各信號詳細 時序圖，即：閒置狀態—成串寫入—佇列成串寫入（頁 -錯失）—佇列成串寫入（頁-命中）。 圖5所示爲本創作歷經下列狀態之各信號詳細 時序圖，即：閒置狀態—成串讀取—佇列成串讀取（頁 -錯失）—佇列成串讀取（頁-命中）。 本創作較佳實施例之詳細說明 圖1所示爲本創作之HPPC DRAM架構圖。其包 括一個列位址（RAS)緩衝器/解碼器21及一個行位 址（CAS)緩衝器/解碼器23。 RAS緩衝器/解碼器21與CAS緩衝器/解碼器 23均可同時解碼待處理（pending)週期與處理中（ongoing)週期 之位址 。因 此可允 許外部 記憶體 控制器 （圖 中未畫出）來執行高性能的導管存取。在此，內部順 序器25控制上述兩個位址緩衝器/解碼器以及其他 電路之操作時序，以形成一導管時序鍊（pipeline timing chain)，如此一來，DRAM存取時間的時序將 被分割（partitioned)成數段，而順序器25將可完成記 憶體成串週期（burst cycle)導管操作。 HPPC DRAM包含一成串位址計數器27，其爲一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（匕） 可載入（loadable)計數器。無論何時只要順序器25載 入一個新的行位址到CAS緩衝器/解碼器23，此位 址的A1與A0位元即被載入成串位址計數器27，以 作爲此成串週期的初始行位址。而成串位址計數器 27將視內部暫存器（圖1中並未顯示）之設定模式來執 行大家所熟知的交錯成串（interleave burst)傳輸或線 性成串（linear burst)傳輸。成串傳輸的位址（Mux-Demux Address)直 接控制 4 對 1 多工 / 解多工 暫存器 29。暫存器29 —方面經由四條信號線連到記憶體陣 列22，另一方面經由一內部匯流排連到資料緩衝器 20。在讀取週期，暫存器29依據成串位址計數器27 內之成串位址信號，將4位元資料多工（multiplex)爲 1位元的資料流，並送入資料緩衝器20。在寫入週期， 暫存器29將資料緩衝器20之1位元資料解多工（de-mux)爲4位元資料，並送入四條信號線。順序器25 則輸出控制信號至成串位址計數器2 7以決定何時要 將位址加1以及如何使位址加1。 當順序器25啓動控制信號線中的位址致能信號 (ROW-ΕΝ)，記憶體陣列週期便開始了。記憶體陣歹丨J 22中的一列將資料移入記憶體單元陣列中的感測放 大器（sense amplifier)，而CAS緩衝器/解碼器23啓 動A9-A2並選定四個感測放大器。當順序器25啓動 控制信號線中的讀取致能信號（C0LUMN-EN)，選定 的四個感測放大器便將4位元資料移入暫存器29。 若是在寫入週期，則啓動之COLUMN-ΕΝ信號會驅使 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） 裝 訂 鎮 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（1 ) 選定的資料由暫存器29寫入記憶體單元陣列的四個 感測放大器。換言之，在本圖示實施例中，記憶體陣 列22被規劃爲4位元存取。傳統的DRAM時序路徑 在本創作中被劃分爲兩部分：一個是由記憶體陣列 22到暫存器29，另一個則是由暫存器29到DRAM晶 片的I/O端（pad)。 頁暫存器/比較器24是用來保存目前的列位 址。只要順序器25啓動位址致能信號（ROW-ΕΝ)，列 位址就同時載入頁暫存器/比較器24。頁暫存器/ 較器24會將待處理週期的列位址與目前（current)位 址比較。順序器25則根據頁暫存器/比較器24所做 的頁比較結果來決定是否要在記憶體週期中，執行預 充電週期的竊取（precharge cycle stealing)。若順序器 內部狀態爲閒置（idle)狀態，或是沒有待處理記憶體 存取要求，則忽略頁比較結果。 資料緩衝器20不僅是輸入與輸出驅動器而且是 記憶體存取導管操作之暫存器。選通（strobing)輸入 資料或是驅動（driving)輸出資料的時序則是由順序 器25的輸出控制信號來控制。由順序器25所輸出的 控制時序負責控制DRAM的記憶體存取導管運作》 如前所述，HPPC DRAM包括一個順序器25， 它是一個由外部CAS#來推動的狀態機器。爲了節省 接腳數，我們使用了兩個外部信號RAS#與WE#構成 的指令組（command packet)來執行下列七個HPPC DRAM週期之一的命令指令，這七個週期包括：單一 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 裝 訂 絲 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3*) 讀取、成串讀取、記憶體更新（refresh)、單一寫入、 成串寫入、暫存器寫入以及暫存器讀取。在下面有關 WE#指令的說明中，有一附表說明本創作指令組解碼 週期的一較佳實施例。順序器25解碼指令組以決定 DRAM週期之形式。此指令組解碼方法在數據通訊的 領域中，已廣爲大家所熟知。一旦前述週期開始，便 產生一時序鍊以控制RAS緩衝器/解碼器21、CAS 緩衝器/解碼器23、成串位址計數器27、頁暫存器 /比較器24、資料緩衝器20、暫存器29以及記憶 體陣列22。順序器25會送出兩個回授信號BUSY# 與D-RDY#，給DRAM控制器。BUSY#是用來指示順 序器25已準備好要執行導管要求，還是仍有任何待 處理週期。D-RDY#則是用來指示資料已備妥，可供 外部記憶控制器讀取。在較佳實施例中，BUSY#與 D-RDY#均爲線結或（Wired-OR)驅動器輸出。 特別一提的是，內部順序器25執行下列功能來 控制週期導管操作：（1)何時啓動記憶體陣列之列存 取，（2)何時啓動記憶體陣列之行存取，（3>何時執行 記憶體預充電，（4)何時栓鎖（latch)外部列位址之値， (5)何時栓鎖外部行位址之値，（6)何時載入（load)成串 計數器、將計數器加1，以控制暫存器29。 順序器25以下列一組控制信號完成上述功能， 以控制圖1所示的各元件。 . (l)ROW-EN 信號 ROW-ΕΝ信號是用來控帋丨J言己憶體陣歹IJ 22之歹[J存 本紙張尺度適用中國國家標準（CNS ) Α4规格（2丨0><297公釐） (請先閱讀背面之注意事項再填寫本頁)
’•IT A7 B7 五、發明説明（1 ) 取以及預充電。當ROW-ΕΝ爲低準位，記憶體陣列 22進行預充電操作。當ROW-ΕΝ爲高準位，則啓動 記憶體陣列之列存取。 (2) COLUMN-EN 信號 COLUMN-ΕΝ致會g位元線感測放大器以讀取或 寫入暫存器29。當COLUMN-ΕΝ爲高準位，位元線 感測放大器之傳輸閘將導通以完成行讀取或寫入。當 COLUMN-ΕΝ爲低準位，位元線感測放大器之傳輸閘 將斷開。 (3) RA-LATCH-V 信號 RA-LATCH-V信號栓鎖外部位址値於歹丨J位址緩 衝器/解碼器21。當RA-LATCH-V信號爲高準位時， 外部位址將流入列位址緩衝器/解碼器21，而順序 器將栓鎖列位址緩衝器/解碼器21，直到有新的外 部位址出現。 ⑷CA-LATCH-V 信號 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) CA-LATCH-V信號栓鎖外部位址値於行位址緩 衝器/解碼器23。當CA-LATCH-V信號爲高準位時， 外部位址將流入行位址緩衝器/解碼器23，而順序 器將栓鎖行位址緩衝器/解碼器23，直到有新的外 部位址出現。 (5)LOAD-EXT 信號 LOAD-EXT信號可將CAS位址緩衝器23値載入 成串位址暫存器27。當LOAD-EXT被順序器25設定 爲高準位，成串位址計數器27將載入CAS位址緩衝 9 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（|〇) 器2 3的最低兩位元。 (6>INC-ADR 信號 INC-ADR信號可使成串位址計數器27之値加 1。只要有成串傳輸週期，順序器25就會將成串計數 器27加1。由成串位址計數器27所輸出之位址也將 會加1。 (7) RA-EN 信號 RA- EN爲另一條接到列位址緩衝器/解碼器2 1 的控制信號。它觸發列位址緩衝器/解碼器21將位 址値輸出到列位址線上。當RA-ΕΝ爲高準位，位址 値將流到列位址線上。記憶體單元陣列目前所被存取 的是列位址線上的列位置，而非列位址緩衝器/解碼 器2 1之內的列位置。 (8) CA-EN 信號 CA-EN爲另一條接至行位址緩衝器/解碼器23 的控制信號，它觸發行位址緩衝器/解碼器23將位 址値輸出到行位址線上。記憶體單元陣列目前被存取 的是行位址線上的行位置，而非行位址緩衝器/解碼 器23之內的行位置》 須說明的是，上述多個不同信號的功能，亦能以 高（低）準位、或低（高）準位代替，而仍能達成其期望 的功能。 此HPPC DRAM最重要的特色之一是：它具有可 與昂貴的快取SRAM相比之高頻寬（high bandwidth)。 此高頻寬是利用導管分割以及預充電週期竊取操作 10 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 裝 訂 被 (請先閲讀背面之注意事項再填寫本頁) A7 A7 經濟部中央標準局員工消費合作社印製 ___B7_ 五、發明説明（丨\ ) 來完成的。一般言之，一個DRAM週期是由一主動 週期以及一預充電週期所組成的。爲了改進頻寬，傳 統上我們總是利用分頁模式（page mode)來避免預充 電週期過長。但先前我們也曾指出：目前的作業系統 皆沒有良好的記憶體配置（locality)，因此頁錯失率非 常高而使得預充電週期過長，所以即使資料的每秒成 串傳輸率很高，其仍導致一低頻寬。本創作是藉由圖 2中所示的時序鍊分割來完成本創作的導管操作。 圖2(A)所示爲三個連續的週期，它們均以一列 的時序鍊來表示》最頂端的列爲記憶體第一次成串讀 取。中間的列爲記憶體第二次成串讀取，與第一次比 較，其爲頁-錯失。底層的列爲記憶體第三次成串讀 取，與第二次比較，其爲頁-命中。 在第一個週期中，順序器25送出控制信號給RAS 緩衝器/解碼器21、CAS緩衝器/解碼器23、成串 位址計數器27、頁暫存器/比較器24、資料緩衝器 2〇、暫存器29與記憶體陣列22，以依序完成位址預 解碼、記憶體感測、及成串驅動讀取等操作。當第一 個週期讀取成串傳輸驅動時，只要順序器25偵察到 有第二個成串讀取週期（待處理），並且經由頁暫存器 /比較器24之輸出發現到頁-錯失的情況，順序器25 會在第一個週期之成串讀取驅動的同時間，指示 HPPC DRAM同時進行一預充電週期，亦即本創作所 謂的預充電週期竊取操作。當第二週期之記憶體預充 電完成且於第一個週期之成串讀取驅動的後半週期 ______ 11 本紙張尺度適用中國國家標準（CNS ) A4規格(210X297&i) " (請先閲讀背面之注意事項再填寫本頁) •裝· >•11 B7 五、發明説明uu 時，順序器25下達執行位址預解碼操作。之後，便 依序完成第二週期之記憶體感測與成串讀取驅動。在 第二週期成串讀取驅動時，只要順序器25偵測到第 三個成串讀取週期（待處理或佇列）且經由頁暫存器 /比較器24發現有頁命中之情況，順序器25 —方面 免除此同一頁的預充電週期，另一方面指示HPPC DRAM直接完成位址預解碼操作。之後，便依序完成 第三週期之記憶體感測與成串讀取驅動。 成串傳輸讀取週期之導管時序鍊顯示：若有頁-錯失的情形發生，則當HPPC DRAM將讀取資料驅動 輸出時，可免除預充電週期以及位址預解碼週期之經 常（overhead)時間。因此，所須插入的最少等待狀態 (wait state)爲位址預解碼時間加上通常是兩個時脈 週期之記憶體單元感測時間。很顯然地，它將優於目 前典型DRAM結構之頁-錯失所需浪費的時間，即11 個時脈週期。若是頁-命中之情形，則當HPPC DRAM 將成串讀取資料驅動輸出，同時會執行位址預解碼以 及記憶體陣列感測。因此，若爲頁-命中則可達成零 等待狀態的連續成串傳輸。 經濟部中央標準局員工消費合作社印製 ----------裝-- (請先閲讀背面之注意事項再填寫本頁) 線 圖2(B)所示爲三個連續的週期，它們均以一列的 時序鍊來表示。頂端的是記憶體第一次成串寫入，中 間的一列是記憶體第二次成串寫入，其與第一個週期 比較，爲頁-錯失。底層的列爲記憶體第三次成串寫 入，其與第二個週期比較，爲頁-命中。
在第一個週期中，順序器25送出控制信號給RAS 12 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（β) 緩衝器/解碼器21、CAS緩衝器/解碼器23、成串 位址計數器27、頁暫存器/比較器24、資料緩衝器 20、暫存器29以及記憶體陣列22，以完成位址預解 碼、記憶體感測、記憶體寫入與成串寫入的選通 (strobe)。在此須注意，成串寫入選通首先與記憶體 感測並行運作，之後再與記憶體寫入並行運作。當順 序器25偵測有第二個成串寫入週期，且經由頁暫存 器/比較器24發現有頁-錯失狀況，順序器25便指 示HPPC DRAM執行第二個週期的預充電週期，接著 進行記憶體感測，第二個週期的預充電週期是與第二 個週期的位址預解碼同時進行，位址預解碼後再接著 進行第二個週期的成串寫入選通。須注意的是，在圖 2的第二個週期中（頁-錯失狀況），預充電週期大部分 與位址預解碼動作同時並行運作，而記憶體感測大部 分與成串寫入選通同時並行運作，但有一小段時間是 成串寫入選通與預充電週期同時並行運作（參考圖 2(B))。第二個週期的最後一部分爲記憶體寫入。在 第二個週期之記憶體寫入時，只要順序器25偵測有 第三個成串寫入週期（待處理）且經由頁暫存器/比 較器24發現有頁-命中之情況，順序器25 —方面跳 過預充電週期，另一方面指示HPPC DRAM直接進行 位址預解碼操作。之後便依序完成第三個週期之記憶 體感測與記憶體寫入。値得注意的是，成串寫入選通 的前半部是與記憶體感測同時並行運作，後半部是與 記憶體寫入同時並行運作。 13 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明（（斗） 成串寫入週期之導管時序鍊顯示：若發生頁-錯 失，則HPPC DRAM在執行預充電週期與記憶體感測 操作的同時，HPPC DRAM亦將外部成串資料流予以 選通（strobe-in)取入。所取入之資料暫時先存入暫存 器29。在拮取最後的資料時，順序器25會將暫存器 29的內容移入記憶體陣列22，並開始記憶體單元寫 入的動作。在這樣的時序鍊中，所需最小的等待狀態 等於位址預解碼的時間，其典型値是一個時脈週期。 若是頁-命中狀況，則因位址預解碼動作會與上一個 寫入週期之記憶體寫入動作同時操作，所以爲零等待 狀態。 不論是頁-命中或頁-錯失，HPPC DRAM均能以 上述導管時序鍊來達成高頻寬的傳輸。若有需要加入 等待狀態，此時間亦可與傳統導管成串快取SRAM相 比擬。與實際的快取SRAM相比，HPPC DRAM具備 下列優點：1)不需要快取TAG SRAM， 2)由快取- 錯失所造成的長時間等待狀態不復存在，3)記憶體 層次（hierarchy)較少，4)與SRAM技術相比，其成本 效益極高。 圖3所示爲本創作之HPPC DRAM與相關之 DRAM SIMM接腳圖。由圖3可知，此DRAM SIMM 具有72支接腳，其中55支爲信號連接腳，其餘爲電 源接腳或不連接（NC)接腳，它與目前市場上的快速頁 模式DRAM SIMM相容。 下列爲HPPC DRAM之外部接腳定義： (請先閱讀背面之注意事項再填寫本頁) .裝.
、1T 線 14 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 經濟部中央標準局員工消費合作社印製 〜❶ 5 ti 6 3 A7 B7 五、發明説明（丨5) (1) CAS#腳（輸入） CAS#爲虛擬（pseudo)時脈，高準位時爲停止動 作。HPPCDRAM在CAS#的下降緣取樣RAS#、WE# 與BYTE#信號。由記憶體控制器所驅動的所有資料 與位址，亦於CAS#之下降緣時取樣。HPPC DRAM 亦在CAS#的下降緣送出資料。而記憶體控制器會在 CAS#的下降緣讀入資料。CAS#應與處理器時脈同 步° (2) RAS#腳（輸入） HPPC DRAM使用一個雙時脈（two-clock)週期指 令組（command packet)控制內部順序器25。RAS#是 用來選擇SIMM中的DRAM頁以及作爲指令組的開 始。若在CAS#的下降緣取樣到RAS#爲低準位， HPPC DRAM之內部順序器25將啓動一記憶體存取程 序。記憶體控制器可導管化RAS#。記憶體控制器只 .有在取樣到BUSY#爲高準位時，方可啓動RAS#。記 憶體控制器不能在讀取週期之後將寫入週期導管 化。此時，只有在上一個週期的D-RDY#信號動作後， 記憶體控制器方可啓動寫入週期。這將容許一個時脈 週期供資料匯流排調整（turn-around)作業。HPPC DRAM可在寫入週期之後將讀取週期導管化。藉著 RAS#導管，我們可輕易地達到一多路徑交錯式記憶 體結構。 (3) WE#腳（輸入> 雙時脈指令組是由RAS#與WE#信號所構成的。 15 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 、言 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（) 在雙時脈週期中，RAS#與WE#的組合可指示HPPC DRAM執行下列七個主動週期。 表1 第一個時脈 第二個時脈週期 RAS# ： L WE# ： L RAS# ： L WE# ： L 成串寫入 RAS# ： L WE# ： L RAS# ： H WE# ： L 單一寫入 RAS# ： L WE# ： L RAS# ： L WE# ： H 暫存器寫入 RAS# ： L WE# ： L RAS# ： H WE# ： H 記憶體更新 RAS# ： L WE# ： Η RAS# ： L WE# ： H 成串讀取 RAS# ： L WE# ： Η RAS# ： H WE# ： H 單一讀取 RAS# ： L WE# ： Η RAS# ： H WE# ： L 記憶體更新 RAS# ： L WE# ： Η RAS# ： L WE# ： L 暫存器讀取 (4)BYTE#腳（輸入） BYTE#是用來致會g SIMM中單一 DRAM晶片之位 元傳輸（byte-transfer)運作。在讀取週期中，將忽略 BYTE#信號，而HPPC DRAM會將所有的位元資料驅 動到匯流排。記憶體控制器則負責拮取所要的資料。 HPPC DRAM亦可採用部分記憶體線淸除（flush)的方 式。記憶體控制器可啓動一成串寫入週期，且每個成 串週期之BYTE#信號能有不同的狀態。BYTE#信 號是與資料一起拮取的，因此在寫入週期中，在每個 時脈週期，BYTE#與資料信號均須爲有效的 16 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2.97公釐） (請先聞讀背面之注意事項再填寫本頁) -裝- 訂 線 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（I ^ ) (valid) 〇 (5) BUSY# 腳（輸出） BUSY#可允許HPPC DRAM執行導管存取。在 SIMM中，在解碼指令組之後，所被選定的DRAM會 將BUSY#設爲低準位，而在內部順序器25完成記憶 體存取指令後，會將BUSY#設爲高準位。因爲大家 已熟知如何設計一記憶體控制器，使在DRAM SIMM 中的所有晶片均具有相同之狀態，所以SIMM中任何 一個HPPC DRAM晶片之BUSY#輸出信號皆可做爲 SIMM之輸出信號PD-0。當BUSY#爲高準位時，內 部順序器25將準備好接受下一個指令組。HPPC DRAM記憶體控制器監控BUSY#，並在取樣BUSY# 爲高準位後的下一個時脈啓動待處理週期的RAS#信 號。BUSY#爲容許線結-或（wire-OR)連接之開汲極 (open drain)驅動器。 (6) D-RDY#腳（輸出） D-RDY#是由SIMM中被選定之DRAM晶片啓 動。因爲大家已熟知如何設計一記憶體控制器使 DRAM SIMM中，所有的記憶體晶片具有相同的狀 態，所以SIMM中任一 HPPC DRAM晶片之D-RDY# 輸出均可做爲SIMM之輸出信號PD-1。在寫入週期 時，HPPC DRAM不會啓動D-RDY#。記憶體控制器 會在第二個時脈（T2)之後負責傳輸成串資料。當 HPPC DRAM解碼得知目前的週期爲成串寫入週期 時，會在第一個時脈（T1)之後的四個週期中，拮取連 17 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------ΐ衣------訂------.^. (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（1¾) 續4個位元組的資料。在讀取週期，當資料已備妥以 便記憶體控制器讀取時，HPPC DRAM會將啓動D-RDY#。當D-RDY#爲低準位時，DRAM控制器會在 CAS#的下降緣拮取資料。D-RDY#爲容許線結-或連 接之開汲極驅動器。記憶體控制器可在記憶體控制器 晶片內部，將BUSY#與D-RDY#做或（OR)運算。 (7) A9-A0 腳（輸入） A9-A0爲位址輸入。所有的位址輸入均爲列位址 或行位址以多工方式輸入。對每個DRAM週期而言， 第一個指令時脈週期爲列位址，第二個指令時脈週期 爲行位址，並在CAS#的下降緣拮取位址。記憶體控 制器須使得新位址値與CAS#時脈週期同步。 (8) D7-D0腳（輸入/輸出） D7-D0爲資料輸入/輸出。在讀取週期之後、寫 入週期之前，HPPC DRAM會加入一個調整週期，以 解決可能發生的資料匯流排衝突（contention)。若記 憶體控制器在CAS#的下降緣取樣D-RDY#爲低準 位，則須讀入D7-D0。只有在最後一個D-RDY#被取 樣後，才可啓動寫入週期。如此，即會於資料匯流排 加入一個調整週期。於讀或寫週期，HPPC DRAM始 終假定爲零等待狀態。記憶體控制器有責任達成零等 待狀態的運作。 須說明的是，上述多個不同信號的功能，亦能以 高（低）準位、或低（高）準位代替，而仍能達成其期望 的功能。 18 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ ---------1¾衣------ΐτ------.^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印繁 A7 B7 五、發明説明（丨1) 參考圖3以及前述內容可知，與快速頁模式 DRAM相比，HPPC DRAM使用了三個額外的信號。 它們分別是位元組_選擇（BYTE#)、記憶體_忙碌 (BUSY#)以及資料_備妥（D-RDY#)，可用來支援記憶 體控制器的導管要求。DRAM SIMM辨識（IDENTITY) 接腳中的任三支腳，例如傳統快速頁模式dram SIMM 的 PRD1、PRD2、PRD3 以及 PRD4 腳，可用 來支援HPPC DRAM額外的信號。基於上述HPPC DRAM及其外部接腳的定義，可用以支援本創作之 HPPC DRAM以及傳統快速頁模式DRAM的記憶體控 制器是相當容易設計的。 總而言之，本創作之HPPC DRAM包括智慧型週 邊電路，可完成下列功能：1)將外部導管要求予以佇 列（Queue)，2)竊取隱藏式預充電週期，3)控制內 部週期的運作，4)將指令組解碼，5)頁-命中與否 的決定，6)產生成串傳輸的存取位址，7)與外部 DRAM控制器進行信號交換（handshaking)。 上述有關本創作之詳細描述，可歸納爲圖4與圖 5之詳細時序圖。 圖4所示爲本創作歷經下列狀態：閒置—成串寫 入傳輸—佇列成串寫入傳輸（頁-錯失）—佇列成串寫 入傳輸（頁-命中），之相關信號詳細時序圖。在圖4 中，RA-IN信號表示列位址緩衝器/解碼器21中的 値。MUX-ADR爲成串傳輸位址計數器27所送出之 信號，MA爲外部位址，而MD爲資料輸入/輸出線 19 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（ 上的資料。 圖5所示爲本創作歷經下列狀態：閒置-成串讀 取傳輸—佇列成串讀取傳輸（頁-錯失）—佇列成串讀 取傳輸（頁-命中），之相關信號詳細時序圖。在圖5 中’ CA-IN信號表示行位址緩衝器/解碼器23內的 値’ MUX-ADR爲成串傳輸位址計數器27所送出的 信號，MA爲外部位址，而MD爲資料輸入/輸出線 上之信號。 ----------种衣— (錆先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）