TW202424682A - 記憶體裝置時脈映射 - Google Patents

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納夫亞 斯理 斯里拉姆
史考特 Ｅ 史密斯
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Abstract

一種例示性記憶體設備包含時脈電路系統。該時脈電路系統可基於一系統時脈信號產生第一及第二時脈信號，其中該等第一及第二時脈信號相互異相。該設備可包含偵測電路系統以提供指示一自刷新退出操作之一初始操作是否與該第一時脈信號之一上升邊緣或該第二時脈信號之一上升邊緣重合之一偵測結果。該設備可包含處理電路系統以基於第一及第二時脈信號以及該偵測結果而提供一奇數時脈信號及一偶數時脈信號。該處理電路系統可取決於該偵測結果提供與該第一時脈信號及該第二時脈信號異相或同相之該奇數時脈信號及該偶數時脈信號。

Description

記憶體裝置時脈映射
本發明之實施例大體上係關於記憶體裝置。更明確言之，實施例係關於記憶體裝置中之時脈電路系統。
記憶體裝置係為一主機系統(例如，一電腦或其他電子裝置)提供資料之電子儲存之半導體電路。記憶體裝置可為揮發性的或非揮發性的。揮發性記憶體需要電力來維持資料且包含諸如隨機存取記憶體(RAM)、靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)或同步動態隨機存取記憶體(SDRAM)等之裝置。非揮發性記憶體可在未被供電時留存所儲存資料，且包含諸如快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM (EEPROM)、可抹除可程式化ROM (EPROM)、電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)或磁阻式隨機存取記憶體(MRAM))等之裝置。
一些記憶體裝置使用電路系統來將輸出資料與一系統時脈對準。然而，隨著系統時脈頻率增加，此對準變得愈來愈困難。因此，普遍需要在不斷增加的系統時脈速度下改良記憶體裝置操作。
以下描述及圖式充分繪示特定實施例以使熟習此項技術者能夠實踐其等。其他實施例可併入結構、邏輯、電、程序及其他變化。一些實施例之部分及特徵可包含於其他實施例之部分及特徵中或代替其他實施例之部分及特徵。發明申請專利範圍中所闡述之實施例涵蓋該等發明申請專利範圍之全部可用等效物。
圖1大體上繪示一記憶體裝置100之各種特徵之一簡化方塊圖。圖1之方塊圖可為繪示記憶體裝置100之各種功能之一功能方塊圖。根據一項實施例，記憶體裝置100可為一隨機存取記憶體(RAM)裝置、一動態RAM (DRAM)裝置、一靜態RAM (SRAM)裝置(包含雙倍資料速率SRAM裝置)、全息RAM (HRAM)快閃記憶體及/或一相變記憶體(PCM)裝置及/或其他基於硫屬化物之記憶體，諸如自選擇記憶體(SSM)。此外，記憶體裝置之記憶體胞元可各具有一對應邏輯儲存裝置(例如，一電容器、一電阻器或硫屬化物裝置)。
在一實例中，記憶體裝置100包括根據一平面架構配置之一胞元或胞元陣列，其中離散胞元或記憶體元件定位於字線(WL)及位元線(BL)之交叉點處。在一些實例中，包括硫屬化物材料之一記憶體元件可設置於此等WL及BL交叉點處且可充當一選擇器及一記憶體元件兩者。在二維陣列中，WL及BL之交替層疊可經設置或分層以提供3D記憶體陣列。
記憶體裝置100可包含記憶體分區102，且各記憶體分區102可包含一或多個胞元陣列(即，記憶體陣列)，諸如包括硫屬化物材料。可取決於整個系統之應用及設計而使用記憶體裝置100上之一記憶體分區102之各種組態、組織及大小。舉例而言，記憶體分區102之各者可包括一堆疊記憶體裝置中之一各自不同晶粒。在此一裝置中，至少一個晶粒可為使用一裝置間匯流排110與一主機或一記憶體控制器108介接之一初級晶粒，且一或多個其他晶粒可為使用一封裝內匯流排124與初級晶粒介接之次級晶粒。陣列亦可細分為多個可單獨定址部分(例如，細分為多個通道、記憶體庫、階級等)。替代地，一記憶體系統可包含多個記憶體裝置，諸如圖1之記憶體裝置100，其中各記憶體裝置表示系統之記憶體容量之一可單獨定址子部分(例如，階級等)。因此，一記憶體裝置或具有多個記憶體裝置、階級、通道、記憶體庫或類似者之一記憶體系統可包含專用於一或多個(但少於全部)可單獨定址部分之多個端子(例如，時脈端子、CMD/ADD端子、I/O端子等)。舉例而言，一多通道記憶體裝置可包含多個端子，各端子對應於記憶體之多個通道之一者。
記憶體裝置100可包含一命令介面104及一輸入/輸出介面106。命令介面104可從一外部主機裝置(諸如記憶體裝置100外部之一處理器或控制器(例如，一記憶體控制器108))接收各種信號。在一些實施例中，一裝置間匯流排110 (或一信號路徑或一信號路徑群組)可個別地或組合地允許在命令介面104與處理器或控制器(例如，記憶體控制器108)之間雙向傳輸信號。
在一實例中，記憶體裝置100可包含一第二匯流排112 (或一信號路徑或另一信號路徑群組)，其可個別地或組合地允許在輸入/輸出介面106與(舉例而言)處理器或控制器(例如，記憶體控制器108)之間雙向傳輸信號(包含(舉例而言)資料信號)。因此，處理器或控制器(舉例而言，記憶體控制器108)可向記憶體裝置100提供各種信號以促進傳輸及接收待寫入至記憶體裝置100或從記憶體裝置100讀取之資料。
在一實例中，命令解碼器120可對命令(諸如讀取命令、寫入命令、暫存器組命令、啟動命令等)進行解碼且諸如經由一封裝內匯流排124提供對對應於命令之記憶體分區102之一特定者之存取。命令解碼器120可經由一匯流排路徑(例如，一或多個全域配接線)將各種信號傳輸至一或多個暫存器126。在一實例中，記憶體裝置100可包含各種其他解碼器，諸如列解碼器及行解碼器，以促進對各種記憶體分區102之存取。在一項實施例中，各記憶體分區102可包含一各自控制區塊128，其提供解碼(例如，列及/或行解碼)以及其他特徵(諸如時序控制及資料控制)，以促進往返於各自記憶體分區102之命令之執行。
在一實例中，命令解碼器120或記憶體裝置100中之其他組件可向暫存器126之一或多者提供暫存器命令，其等可用於記憶體分區102、各控制區塊128及類似者之各者之操作中。舉例而言，暫存器126之一者可定義記憶體裝置100之可程式化操作及/或組態之各種模式。暫存器126可包含於半導體裝置中以定義各種類型之記憶體組件(諸如DRAM、同步DRAM、硫屬化物記憶體(例如，PCM)或其他類型之記憶體)之操作。暫存器126可經由可包含一共同資料路徑、一共同位址路徑、一共同寫入命令信號路徑或一共同讀取命令信號路徑之配接線從命令解碼器120接收各種信號。配接線可橫越記憶體裝置100且耦合到各暫存器126。
暫存器126可由記憶體控制器108存取或可以其他方式由其存取。暫存器126可跨記憶體裝置100分散且暫存器可表示或含有諸如記憶體裝置100及/或其中之特定組件之組態設定之資訊、關於記憶體裝置100及/或其中之特定組件之狀態資訊、記憶體裝置100參數及/或記憶體裝置100之組件之特定參數，或可跨記憶體裝置(例如，在記憶體分區102之一或多者中)寫入之預定型樣。因此，雖然圖1中繪示暫存器126，但應瞭解，額外及/或替代暫存器可定位於記憶體裝置中之其他位置且可藉由記憶體控制器108存取(即，當處於操作中時，藉由記憶體控制器108存取暫存器)。藉由記憶體控制器108進行之此等存取可包含(舉例而言)暫存器之讀取(例如，讀取存取)及/或寫入至暫存器(例如，寫入存取)。
在一實例中，記憶體裝置100基於從諸如一處理器之一外部裝置及/或藉由記憶體控制器108接收之命令/位址信號而執行諸如讀取命令及寫入命令之操作。在一個實例中，使用時脈信號將命令/位址信號計時到命令介面104。命令介面104可包含一命令/位址輸入電路116，命令/位址輸入電路116經組態以透過命令解碼器120接收及傳輸命令以提供對記憶體分區102之存取。命令介面104可接收記憶體選擇信號，該等記憶體選擇信號使記憶體裝置100能夠處理關於傳入命令/位址信號之命令。可在命令中編碼對記憶體裝置100內之特定記憶體分區102之存取。
命令介面104可經組態以接收各種其他命令信號。舉例而言，一重設命令可用於例如在電力開啓或待用退出期間重設命令介面104、狀態暫存器、狀態機及類似者。可提供促進記憶體裝置100之測試之各種信號。例如，測試信號可用於將記憶體裝置100置於用於連接能力測試之一測試模式中。命令介面104可用於針對可偵測到之某些錯誤向系統處理器或控制器提供一警報信號或其他警告信號。在一些實施例中，輸入/輸出介面106可額外地或替代地傳輸一警報信號，舉例而言，一熱警報。
在一實例中，命令介面104可包含或使用若干電路(諸如一時脈輸入電路114及一命令/位址輸入電路116)以確保所接收信號之適當處置。命令介面104可從諸如記憶體控制器108之一外部裝置接收一或多個時脈信號。命令介面104可接收可在(例如)時脈信號之正邊緣上鍵入之命令(例如，讀取命令、寫入命令等)且可接收諸如可在時脈信號之正及/或負邊緣上傳輸或接收之資料。在一些實例中，命令可具有一可變時脈長度(例如，可使用一或多個時脈來接收命令)。
時脈輸入電路114可接收一或多個時脈信號且從其產生一內部時脈信號CLK。在一些實施例中，將內部時脈信號CLK供應至一內部時脈產生器118，諸如一延遲鎖定迴路(DLL)電路。內部時脈產生器118基於所接收內部時脈信號CLK產生一相位控制內部時脈信號LCLK。相位控制內部時脈信號LCLK可被提供給例如輸入/輸出介面106且可用作用於判定讀取資料之一輸出時序之一時序信號。
內部時脈信號CLK可被提供給記憶體裝置100內之各種其他組件且可用於產生各種額外內部時脈信號。舉例而言，可將內部時脈信號CLK提供給一命令解碼器120。命令解碼器120可從命令匯流排122接收命令信號且可對該等命令信號進行解碼以提供各種內部命令。舉例而言，命令解碼器120可使用一內部匯流排向內部時脈產生器118提供命令信號以協調相位控制內部時脈信號LCLK之產生。在一些實例中，相位控制內部時脈信號LCLK可用於透過輸入/輸出介面106對資料進行計時。在一實例中，內部時脈信號CLK之一頻率可小於由記憶體控制器108使用之一時脈信號之一頻率以經由裝置間匯流排110通信。
舉例而言，藉由透過輸入/輸出介面106傳輸及接收資料信號，可使用上文所論述之命令及時脈信號將資料發送至記憶體裝置100及從記憶體裝置100發送資料。更明確言之，可經由一資料路徑130將資料發送至記憶體分區102或從記憶體分區102擷取資料，諸如可包含多條雙向資料匯流排。舉例而言，可在一或多條雙向資料匯流排中將資料I/O信號傳輸至輸入/輸出介面106及從輸入/輸出介面106接收資料I/O信號。對於諸如一DDR5 SDRAM記憶體裝置之特定記憶體裝置，可將I/O信號劃分成高及低位元組；然而，此分段通常不用於其他記憶體裝置類型。
諸如電力供應電路(用於接收外部VDD及VSS信號)、讀取/寫入放大器(在讀取/寫入操作期間放大信號)、溫度感測器(用於感測記憶體裝置100之溫度)等之各種其他組件可與記憶體裝置100合併。因此，應瞭解，僅提供圖1之方塊圖以突顯記憶體裝置100之某些功能特徵以輔助後續詳細描述。
如本文中先前所提及，記憶體裝置100可使用各種內部時脈信號。DRAM記憶體裝置特定言之使用內部時脈產生器118 (例如，一DLL)將輸出資料與系統時脈對準。在一些先前系統及設計中，時脈頻率足夠慢，以至於一傳入系統時脈信號用於捕獲命令及位址且用作至內部時脈產生器118之一輸入以在上升或下降邊緣上產生一輸出時間。然而，隨著時脈速度增加，記憶體裝置無法使用全頻率時脈來捕獲記憶體命令及位址。因此，可藉由產生以系統時脈之頻率的一半切換之多個內部時脈信號而針對此等較快速度調整一些記憶體系統。接著，取決於此等命令對準至偶數或奇數外部時脈信號之哪一上升邊緣，可使用一「偶數」時脈信號(例如，CLKE)或一「奇數」時脈信號(例如，CLKO)來捕獲命令及位址。偶數及奇數時脈信號可繼而由內部時脈產生器118使用以產生輸出控制時脈信號。因此，實際上，可藉由兩個不同時脈控制輸出位元之時序。
圖2大體上繪示諸如用於一記憶體裝置中之一系統時脈信號以及第一及第二內部時脈信號。圖2之實例展示第一及第二內部時脈信號之上升邊緣相對於外部時脈之邊緣之對準。
在圖2之實例中，在外部時脈信號200處展示一外部時脈信號。在信號202處展示用於一命令(在實例中，無操作，或「NOP」)之一晶片選擇(CS)信號。在第一時脈信號204處展示在外部時脈信號200之奇數週期具有一上升邊緣之一第一內部時脈信號。在第二時脈信號206處展示在外部時脈信號200之偶數週期具有一上升邊緣之一第二內部時脈信號。一第一時脈信號204及第二時脈信號206具有為系統時脈200之頻率之一半的一頻率。外部時脈信號200之上升邊緣在第一時脈信號204之上升邊緣或在第二時脈信號206之上升邊緣具有一上升邊緣，且外部使用者可能無法偵測內部信號之上升邊緣之哪一者將與外部時脈信號200之任何給定上升邊緣重合(例如，映射)。在一些實例中，第一及第二時脈信號路徑可為實體上不同路徑，此繼而可影響邊緣時序並導致記憶體裝置100之輸出資料失真或不一致。
為解決此等及其他問題，本文中之實施例提供允許記憶體裝置100之裝置及使用者將外部時脈信號200映射至一特定內部分頻時脈信號(例如，第一時脈信號204或第二時脈信號206)的系統及方法。在一實例中，外部使用者及系統可讀取輸出資料，分析工作週期且對系統時脈進行調整以校正可由具有一奇數時脈路徑及一偶數時脈路徑導致之工作週期失真。
圖3大體上繪示用於一記憶體裝置之一自刷新退出操作之一信號圖之一實例。在圖3之實例中，可使用自刷新退出操作來判定或定義一內部時脈信號。可在本文中稍後描述之工作週期調整器(DCA)訓練之前執行自刷新退出操作及時脈信號定義。在一些實例中，執行自刷新進入/自刷新退出(SRE/SRX)操作，且繼該等操作之後，記憶體裝置100 (或更明確言之，記憶體控制器108)可將時脈之一者(例如，第一時脈信號204 (圖2))與針對SRX發佈之第一NOP對準，如下文所描述。
在圖3之實例中，信號300繪示外部時脈信號(例如，類似於外部時脈信號200 (圖2))。信號302係一晶片選擇(CS)信號且信號304及306係命令信號。提供一自刷新操作，且自刷新操作可包含一自刷新進入(SRE，圖3中未展示)及一自刷新退出(SRX)操作308。在圖3之實例中，自刷新退出可包括三個NOP命令串310，諸如可設置為在外部時脈信號300之一第一奇數時脈週期tc+1上開始，其可對應於映射至一第一命令管線之NOP命令。繼此點之後，可進行DCA訓練。晶片選擇(CS)信號302被展示為對應於三個NOP命令串310之三個週期之低位準。雖然描述三個NOP命令串310，但此僅用於實例目的且實施例不限於此。
在一實例中，可使用偵測電路系統在DRAM中偵測到命令310中之第一NOP命令。當接收到第一NOP命令時，NOP命令從一第二(例如，「偶數」)命令路徑或管線到達，或從第一(例如，「奇數」)命令路徑或管線到達。第一命令路徑及第二命令路徑可為相同的或實質上相同的，但基於彼此偏移半個週期之時脈信號，使得時脈信號彼此異相。
在一實例中，偵測電路系統提供指示第一NOP命令(或與從自刷新操作退出相關聯之其他命令)到達第一命令管線或第二命令管線之一偵測結果。若NOP命令到達第一命令管線，則未指示時脈調換調整，舉例而言，此係因為第一命令管線可對應於NOP命令與外部時脈之一「奇數」週期(例如，在tc+1)重合。接著，實例可繼續進行DCA訓練。
否則，若NOP命令到達第二命令管線，則可指示一時脈調換調整，且可設定一「時脈調換」信號或指示符以用於如本文中所描述之稍後處理中。接著，實例可繼續進行DCA訓練。在任何後續SRE/SRX序列之情況下，可將內部時脈映射至在DCA訓練期間所存在者。然而，若發生任何後續「軟」重設，則可發佈一對SRE/SRX命令以確保如上文所描述般映射內部時脈。
在一實例中，一時脈調換操作可包含以下者。首先，使用一時脈分頻器將外部時脈(例如，外部時脈信號200 (圖2)或時脈信號300 (圖3))劃分成四個相位(例如，I (0度)、IB (相對於I之90度相移)、Q (相對於I之180度相移)及QB (相對於I之270度相移))。當設定「時脈調換」信號，或「時脈調換」信號為「高」時，諸如藉由反轉來自時脈分頻器之輸出，可調換時脈分頻器之輸出。當輸出反轉時，代替輸出I相位，輸出Q相位；類似地，代替輸出IB，輸出QB。一多工器(mux)可用於調換，如在本文中後面之一電路圖中所提供。
再次參考圖2，圖2繪示NOP命令與第一時脈信號204之一上升邊緣協調地發生(例如，當確證CS信號202時)。在此實例中，未指示「時脈調換」。
相比之下，圖4繪示根據一些實施例之時脈調換。在實例中，提供一外部時脈信號402。當NOP命令發生時(例如，當確證CS信號404時)，具有一對應上升邊緣之時脈信號可為第二(例如，「偶數」)時脈信號406，如在點407處所展示。因此，可在408舉例而言藉由將偶數及奇數時脈信號之各者之邊緣延遲一個完整系統(外部)時脈週期而調換時脈。在一實例中，可藉由成對「調換」 (I,Q)及(IB,QB)相位而達成延遲。
圖5大體上繪示包含命令鎖定信號及時脈調換信號之一信號圖。在調換時脈信號之實例中，一命令解碼鎖定信號500可與時脈調換事件協調地產生。鎖定信號500可用於強制執行一鎖定窗512，或在其期間未執行操作或命令之時間間隔，諸如以保護在時脈調換事件期間可能受(若干)不規則時脈信號型樣之不利影響之電路系統。舉例而言，可禁止在「調換」事件期間連接至劃分時脈信號或藉由劃分時脈信號控制之鄰近正反器(圖5中未展示)或其他鄰近元件在鎖定窗期間實行操作。
在圖5之實例中，在信號501處接收到一自刷新退出(SRX)命令。在信號502處展示一外部時脈。在504 (I相位或0度)、506 (Q相位或180度)、508 (IB相位或90度)及510 (QB相位或270度)處展示第一及第二內部時脈之四個相位信號。鎖定信號500變高，或被啓用，同時在鎖定窗512處發生調換，在此期間調換信號504及506，且調換信號508及510。
圖6A大體上繪示時脈分頻器電路系統600之一實例。在實例中，提供四個信號，各信號分離達一相位或若干度，例如，90度或一時脈週期之一部分。接腳602提供I相位或0度，接腳604提供Q相位或180度，接腳606提供IB相位或90度，且接腳608提供QB相位或270度。基於一系統時脈信號CLKT提供不同相位信號。
圖6B大體上繪示時脈調換電路系統及控制邏輯之一實例。實例包含一時脈調換電路612，時脈調換電路612可在針對I相位及Q相位信號指示之情況下提供信號調換。時脈調換電路614可在針對IB相位及QB相位信號指示之情況下提供信號調換。
圖6C大體上繪示時脈調換電路系統之一實例。在一實例中，圖6C提供根據一些實施例之關於時脈調換電路系統之進一步細節。舉例而言，調換616 (若高)指示不應發生調換，且調換信號618 (若高)指示應發生調換。方框620中之電路包括用於執行信號調換操作之一多工器(mux)且經組態以提供包含可為經調換信號或原始非調換信號之一對內部時脈信號622及624之一輸出。
圖7A及圖7B大體上繪示命令解碼電路系統之一部分之實例。解碼電路系統可經組態以識別第一及第二命令路徑上之一NOP命令(例如，諸如可與一自刷新進入及/或退出操作相關聯)。在實例中，區塊702包含經組態以偵測經由一第二(或「偶數」)管線到達之命令之一偶數解碼器。舉例而言，區塊702可包含經組態以識別第二命令管線上之NOP命令且在第二命令管線中識別一或多個NOP命令時提供一輸出信號或NOPE命令的電路系統。在實例中，區塊704包含經組態以偵測經由一第一(或「奇數」)管線到達之命令之一奇數解碼器。舉例而言，區塊704可包含經組態以識別第一命令管線上之NOP命令且在第一命令管線中識別一或多個NOP命令時提供一輸出信號或NOPO命令的電路系統。在一實例中，區塊702及704可包括相同電路之不同例項但應用於不同管線。
在圖7A之實例中，區塊706包含命令解碼器電路系統，該命令解碼器電路系統經組態以監測或捕獲關於第一及第二管線之NOP命令資訊且監測或捕獲關於一自刷新退出(SRX)命令之資訊。舉例而言，在觸發一時脈調換偵測及/或實施事件方面，接收一退出命令可具有與一NOP命令相同或類似之效應。在一實例中，區塊706包含經組態以識別是否接收到多個NOP命令之邏輯。在一些實例中，可禁止一時脈調換，除非或直至接收到指定數目個離散NOP命令(例如，一特定管線中之三個連續NOP命令)。
在圖7B中，命令解碼電路系統之所繪示部分可經組態以偵測一NOP命令首先或最早到達第一及第二命令管線之哪一者。基於關於自刷新退出NOP命令信號之偵測結果，可產生指示是否需要根據各項實施例調換時脈之一信號。
在一實例中，輸入通道708/710對耦合至偵測攜載SRX常式之第一NOP命令之管線之仲裁器電路系統。輸入通道708/710對可經組態以從(例如)區塊702及704之實例中分別繪示之解碼器電路系統之部分接收輸出信號，諸如NOPE及NOPO命令。仲裁器電路系統可舉例而言在較早捕獲NOPO命令時遮蔽NOPE命令，或可在較早捕獲NOPE命令時遮蔽NOPO命令。在圖7B之實例中，可根據指示是否需要一時脈調換之一偵測結果切換一時脈調換指示符信號712。
圖8A大體上繪示命令鎖定時序電路系統之一實例。在鎖定時序電路系統之一輸入處，電路系統可經組態以接收自刷新、NOP及/或電力開啓重設信號。作為回應，電路系統可提供一CLKSWAP_START信號以設定一正反器804。正反器之輸出可經處理或延遲(例如，使用一個或多個信號延遲元件)且可經由一回饋路徑806回饋至觸發器804，藉此形成一逾時機制。逾時可經組態使得信號流將在一指定命令鎖定窗內安定至一最終狀態，諸如對應於特定數目個時脈週期。鎖定窗可具有一足夠持續時間或間隔長度，使得一時脈調換事件可完成。在一實例中，可在回饋路徑806之一中間部分處引入一電力開啓重設信號以略過一些或全部延遲元件。
圖8B大體上繪示包含一命令鎖定窗之一信號圖。在圖8B之實例中，可在810處諸如與一自刷新進入或一自刷新常式之起始協調地觸發一命令鎖定窗。在實例中，一時脈調換事件可在一鎖定窗812期間發生。時脈調換事件期間之不規則時脈信號可導致錯誤命令，且因此諸如在鎖定窗812期間，可故意暫停或摒棄在時脈調換事件期間到達之命令。在一實例中，用於實行時脈調換之週期數目可小於鎖定窗812中之週期數目。在自刷新常式完成之後，可重設且接著重新鎖定內部時脈產生器118 (例如，圖1中所展示之DLL)。
圖9大體上繪示包含在一自刷新事件之後重設之一延遲鎖定迴路(DLL)之一實例之一信號圖。在一實例中，一自刷新常式可在時間900 (例如，在SRE)起始且自刷新常式可在時間902 (例如，在SRX)結束。在一實例中，在自刷新常式之某一部分期間，時脈同步(例如，與一系統時脈)可丟失且可在稍後重新建立，諸如在自刷新常式之後。在圖9之實例中，一時脈調換事件904可在一自刷新退出命令處或與一自刷新退出命令協調地起始。可確證一DLL重設命令信號906 (例如，在自刷新退出之後)且可使時脈信號重新同步。舉例而言，一DLL重設時間間隔可與自刷新退出常式協調地開始。可在若干時脈週期(例如，通常超過用於自刷新常式及/或時脈調換事件之週期數目之數目個時脈週期)內建立一粗略鎖定。在時間908處，可達成一DLL鎖定，且系統可繼續正常命令處理操作。
根據各種實例，可在一最早可能邏輯點(諸如在接收到一系統時脈信號時或之後不久(例如，在一記憶體晶片中))執行時脈調換事件。接著，諸如包含內部時脈產生器118之下游電路可接收且使用從時脈調換電路輸出之正確對準之時脈信號。
圖10大體上繪示使用NOP命令信號偵測來判定一時脈信號時序之一方法1000之一實例。在方法1000中，可提供內部時脈信號，諸如使用內部時脈產生器118 (例如，DLL)電路系統來將輸出資料與一系統時脈對準。在操作1002處，方法1000包含基於一系統時脈信號產生一第一時脈信號及一第二時脈信號。在一實例中，第一及第二時脈信號可相互異相。
在決策操作1004處，方法1000可包含判定一自刷新退出操作之一初始操作是否與第一時脈信號或第二時脈信號之一上升邊緣重合。在一實例中，自刷新退出操作之初始操作可包含一無操作(NOP)命令，或在一或多條各自命令匯流排上(諸如在一記憶體裝置中)之一系列多個時間鄰近NOP命令。在一實例中，可參考圖3來理解操作1004，圖3繪示與從一自刷新操作退出相關聯之命令可包括NOP命令306，但實施例不限於NOP命令。在一實例中，可使用各種命令偵測電路系統(諸如使用本文中至少參考圖6A及圖6B描述之電路系統)來執行NOP命令偵測。在一實例中，NOP命令偵測電路系統可經組態以提供一偵測結果，諸如可包含具有關於自刷新退出操作之初始操作是否與第一或第二時脈信號之上升邊緣重合之資訊之一信號。
若在決策操作1004處，NOP命令與第一時脈信號之一上升邊緣(例如，對應於一第一命令管線)重合，則方法1000可繼續操作1006。若在決策操作1004處，NOP命令與第二時脈信號之一上升邊緣(例如，對應於一第二命令管線)重合，則方法1000可繼續操作1008。
在方法1000之實例中，可使用偵測結果來切換一時脈調換電路之行為。時脈調換電路可接收偵測結果以及第一及第二時脈信號且作為回應可提供分別對應於第一及第二時脈信號之一奇數時脈信號及一偶數時脈信號。奇數及偶數時脈信號之時序或相位可取決於偵測結果之值。舉例而言，在操作1006處，方法1000可包含提供分別與第一及第二時脈信號異相之偶數及奇數時脈信號。在操作1008處，方法1000可包含提供分別與第一及第二時脈信號同相之偶數及奇數時脈信號。
圖11繪示可包含一或多個記憶體裝置及/或記憶體系統(諸如可包含或使用如本文中所描述之時脈調換電路系統)之一例示性機器(例如，一主機系統) 1100之一方塊圖。機器1100可獲益於因使用所描述記憶體裝置及/或記憶體系統之一或多者而增強之記憶體效能，從而促進機器1100之經改良效能(關於許多此等機器或系統，記憶體之高效讀取及寫入可促進一處理器或該機器之其他組件之經改良效能)，如下文進一步描述。
在替代實施例中，機器1100可操作為一獨立裝置或可連接(例如，網路化)至其他機器。在一網路部署中，機器1100可在伺服器-用戶端網路環境中作為一伺服器機器、一用戶端機器或該兩者操作。在一實例中，機器1100可充當同級間(P2P) (或其他分佈式)網路環境中之一同級機器。機器1100可為一個人電腦(PC)、一平板電腦PC、一機上盒(STB)、一個人數位助理(PDA)、一行動電話、一網路器具、一IoT裝置、汽車系統或能夠執行指定由該機器採取之動作之指令(循序或以其他方式)之任何機器。此外，雖然僅繪示一單一機器，但術語「機器」亦應被視為包含個別或聯合執行一指令集(或多個指令集)以執行本文中所論述之方法論之任一或多者的任何機器集合，諸如雲端運算、軟體即服務(SaaS)、其他電腦叢集組態。
如本文中所描述之實例可包含邏輯、組件、裝置、封裝或機構或可由其等操作。電路系統係在包含硬體(例如，簡單電路、閘、邏輯等)之有形實體中實施之一電路集合(例如，組)。電路系統成員資格可隨時間及基礎硬體可變性而為靈活的。電路系統包含可在操作時單獨或組合執行特定任務的部件。在一實例中，電路系統之硬體可不變地設計以實行一特定操作(例如，硬接線)。在一實例中，電路系統之硬體可包含可變連接之實體組件(例如，執行單元、電晶體、簡單電路等)，其等包含經實體修改(例如，不變集中式粒子之磁性、電性、可移動放置等)以編碼特定操作之指令的一電腦可讀媒體。在連接實體組件時，一硬體構成之基礎電性質舉例而言從絕緣體變成導體，或反之亦然。指令使參與硬體(例如，執行單元或一載入機構)能夠經由可變連接而產生硬體中之電路系統之部件，以在處於操作中時實行特定任務之部分。因此，電腦可讀媒體在裝置操作時通信耦合至電路系統之其他組件。在一實例中，實體組件之任一者可用於一個以上電路系統之一個以上部件中。舉例而言，在操作下，執行單元可在一個時間點用於一第一電路系統之一第一電路中且由第一電路系統中之一第二電路重用，或在一不同時間由一第二電路系統中之一第三電路重用。
機器(例如，電腦系統、一主機系統等) 1100可包含一處理裝置1102 (例如，一硬體處理器、一中央處理單元(CPU)、一圖形處理單元(GPU)、一硬體處理器核心或其等之任何組合等)、一主記憶體1104 (例如，唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)，諸如同步DRAM (SDRAM)或Rambus DRAM (RDRAM)等)、一靜態記憶體1106 (例如，靜態隨機存取記憶體(SRAM)等)及一儲存系統1108，其等之一些者或全部可經由一通信介面(例如，一匯流排) 1130彼此通信。在一個實例中，主記憶體1104包含如上文實例中所描述之一或多個記憶體裝置。
處理裝置1102可表示一或多個通用處理裝置，諸如一微處理器、一中央處理單元或類似者。更特定言之，處理裝置可為一複雜指令集運算(CISC)微處理器、精簡指令集運算(RISC)微處理器、超長指令字(VLIW)微處理器，或實施其他指令集之一處理器，或實施指令集之一組合之處理器。處理裝置1102亦可為一或多個專用處理裝置，諸如一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)、一數位信號處理器(DSP)、網路處理器或類似者。處理裝置1102可經組態以執行指令1124以用於執行本文中所論述之操作及步驟。電腦系統1100可進一步包含用以經由一網路1126通信的一網路介面裝置1120。
儲存系統1108可包含一機器可讀儲存媒體(亦稱為一電腦可讀媒體)，其上儲存體現本文中所描述之方法論或功能之任一或多者之一或多個指令集1124或軟體。指令1124在其藉由電腦系統1100執行期間亦可完全或至少部分地駐留在主記憶體1104或處理裝置1102內，主記憶體1104及處理裝置1102亦構成機器可讀儲存媒體。
術語「機器可讀儲存媒體」應被視為包含儲存一或多個指令集之一單個媒體或多個媒體，或能夠儲存或編碼一指令集以藉由機器執行且導致機器執行本發明之方法論之任一或多者之任何媒體。因此，術語「機器可讀儲存媒體」應被視為包含(但不限於)固態記憶體、光學媒體及磁性媒體。在一實例中，一集中式機器可讀媒體包括帶有多個粒子之一機器可讀媒體，該等粒子具有不變(例如，靜止)質量。因此，集中式機器可讀媒體並非暫時傳播信號。集中式機器可讀媒體之特定實例可包含：非揮發性記憶體，諸如半導體記憶體裝置(例如，電可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM))及快閃記憶體裝置；磁碟，諸如內部磁碟及可抽換式磁碟；磁光碟；及CD-ROM及DVD-ROM磁碟。
機器1100可進一步包含一顯示單元1110、一文數字輸入裝置1112 (例如，一鍵盤)及一使用者介面(UI)導覽裝置1114 (例如，一滑鼠)。在一實例中，顯示單元、輸入裝置或UI導覽裝置之一或多者可為一觸控螢幕顯示器。機器包含一信號產生裝置1118 (例如，一揚聲器)或一或多個感測器1116，諸如一全球定位系統(GPS)感測器、羅盤、加速度計或一或多個其他感測器。機器1100可包含一輸出控制器1128 (諸如串列(例如，通用串列匯流排(USB)、並行或其他有線或無線(例如，紅外(IR)、近場通信(NFC)等)連接)以通信或控制一或多個周邊裝置(例如，一印表機、讀卡器等)。
指令1124 (例如，軟體、程式、一作業系統(OS)等)或其他資料儲存於儲存系統1108上，其可由主記憶體1104存取以由處理裝置1102使用。主記憶體1104 (例如，DRAM)通常為快速的但揮發性的，且因此為與儲存系統1108 (例如，一SSD)不同類型之一儲存器，儲存系統1108適於長期儲存，包含在處於一「關斷」條件中時。由一使用者或機器1100使用之指令1124或資料通常載入於主記憶體1104中以由處理裝置1102使用。當主記憶體1104已滿時，可分配來自儲存系統1108之虛擬空間以補充主記憶體1104；然而，因為儲存系統1108裝置通常比主記憶體1104慢，且寫入速度通常至少為讀取速度之1/2，所以歸因於儲存系統延時，使用虛擬記憶體可極大地降低使用者體驗(與主記憶體1104 (例如，DRAM)相比)。此外，將儲存系統1108用於虛擬記憶體可極大地減少儲存系統1108之可用壽命。
指令1124可進一步經由網路介面裝置1120利用若干傳送協定(例如，訊框中繼、網際網路協定(IP)、傳輸控制協定(TCP)、使用者資料報協定(UDP)、超文本傳送協定(HTTP)等)之任一者使用一傳輸媒體經由一網路1126傳輸或接收。例示性通信網路可包含一區域網路(LAN)、一廣域網路(WAN)、一封包資料網路(例如，網際網路)、行動電話網路(例如，蜂巢式網路)、簡易老式電話(POTS)網路及無線資料網路(例如，稱為Wi-Fi®之電氣與電子工程師協會(IEEE) 1102.15系列標準、稱為WiMax®之IEEE 802.16系列標準)、IEEE 802.15.4系列標準、同級間(P2P)網路等。在一實例中，網路介面裝置1120可包含一或多個實體插口(例如，乙太網路、同軸或電話插口)或一或多個天線以連接至網路1126。在一實例中，網路介面裝置1108可包含多個天線以使用單輸入多輸出(SIMO)、多輸入多輸出(MIMO)或多輸入單輸出(MISO)技術之至少一者來無線通信。術語「傳輸媒體」應被視為包含任何無形媒體，其能夠儲存、編碼或攜載用於由機器1100執行之指令且包含數位或類比通信信號或其他無形媒體以促進此軟體之通信。
為更佳地繪示本文中所描述之方法及設備，下文闡述一組非限制性例示性實施例作為數字識別實例。
實例1包含一種設備，該設備包括：時脈電路系統，其經組態以基於一系統時脈信號而產生一第一時脈信號及一第二時脈信號，該第一時脈信號及該第二時脈信號相互異相；及偵測電路系統，其經組態以提供指示一自刷新退出操作之一初始操作是否與該第一時脈信號之一上升邊緣或該第二時脈信號之一上升邊緣重合之一偵測結果。實例1可進一步包含處理電路系統，該處理電路系統經組態以接收該第一時脈信號及該第二時脈信號以及該偵測結果且作為回應，提供分別對應於該第一時脈信號及該第二時脈信號之一奇數時脈信號及一偶數時脈信號，且在該偵測結果與該第一時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號異相之該奇數時脈信號及該偶數時脈信號，且在該偵測結果與該第二時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號同相之該奇數時脈信號及該偶數時脈信號。
在實例2中，如實例1之標的物可包含或使用經組態以改變該第一時脈信號及該第二時脈信號之至少一者之一工作週期特性的工作週期調整(DCA)電路系統。
在實例3中，如實例1至2中任一或多項之標的物可包含各處於該設備之該系統時脈信號之頻率之約一半的一頻率且彼此異相180度的該奇數時脈信號及該偶數時脈信號。
在實例4中，如實例1至3中任一或多項之標的物可包含或使用經組態以基於一命令匯流排上之指令而處理用於該設備之命令的一命令處理器，且該命令處理器可經組態以與該自刷新退出操作協調地起始針對該命令匯流排上之命令之一命令鎖定。
在實例5中，如實例1至4中任一或多項之標的物可包含提供與該第一時脈信號異相之該奇數時脈信號及該偶數時脈信號包括調換時脈分頻器對之輸出。
在實例6中，如實例1至5中任一或多項之標的物可包含包括一自刷新進入(SRE)命令及一自刷新退出(SRX)之該自刷新退出操作。
在實例7中，如實例6之標的物可包含包括一無操作(NOP)命令或依序之多個NOP命令串之該自刷新退出操作之該初始操作。
在實例8中，如實例1至7中任一或多項之標的物包含一記憶體裝置，該記憶體裝置包含該時脈電路系統、該偵測電路系統及/或該處理電路系統。
在實例9中，如實例8之標的物可包含包括一動態隨機存取記憶體(DRAM)裝置之該記憶體裝置。
實例10係一種用於一記憶體裝置之時脈調換電路，該時脈調換電路包括：一調換信號產生器，其經組態以提供指示一第一命令匯流排或一第二命令匯流排上之一指令(例如，一NOP指令或命令)之一較早到達者之一調換信號；及一多工電路，其經組態以接收來自一時脈分頻器電路之一輸入時脈信號及來自該調換信號產生器之該調換信號，且基於該調換信號選擇性地提供與該輸入時脈信號同相或與該輸入時脈信號異相之一奇數及偶數時脈信號。
在實例11中，如實例10之標的物可包含或使用該時脈分頻器電路以接收一系統時脈信號，且該輸入時脈信號具有低於該系統時脈信號之一頻率的一頻率。
在實例12中，如實例10至11中任一或多項之標的物可包含或使用該等第一及第二命令匯流排，其中該等第一及第二命令匯流排經組態以傳輸用於該記憶體裝置之記憶體命令。
在實例13中，如實例10至12中任一或多項之標的物可包含該第一命令匯流排或該第二命令匯流排上之該指令包括一自刷新命令之後之一指令。
實例14係一種方法，該方法包括：基於一系統時脈信號產生一第一時脈信號及一第二時脈信號，該第一時脈信號及該第二時脈信號相互異相；提供指示一自刷新退出操作之一初始操作是否與該第一時脈信號之一上升邊緣或該第二時脈信號之一上升邊緣重合之一偵測結果；接收該第一時脈信號及該第二時脈信號以及該偵測結果且作為回應，提供分別對應於該第一時脈信號及該第二時脈信號之一奇數時脈信號及一偶數時脈信號；及在該偵測結果與該第一時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號異相之該奇數時脈信號及該偶數時脈信號，且在該偵測結果與該第二時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號同相之該奇數時脈信號及該偶數時脈信號。
在實例15中，如實例14之標的物可包含起始一工作週期調整(DCA)常式以改變該第一時脈信號及該第二時脈信號之至少一者之一工作週期時序特性。
在實例16中，如實例14至15中任一或多項之標的物可包含該奇數時脈信號及該偶數時脈信號各處於一系統時脈之頻率之約一半的一頻率且彼此異相180度。
在實例17中，如實例14至16中任一或多項之標的物可包含與該自刷新退出操作協調地起始針對該記憶體裝置之一命令匯流排上之命令之一命令鎖定。
在實例18中，如實例14至17中任一或多項之標的物可包含提供與該第一時脈信號及該第二時脈信號異相之該奇數時脈信號及該偶數時脈信號，包含調換一時脈分頻器之輸出。
在實例19中，如實例14至18中任一或多項之標的物包含包括一自刷新進入(SRE)命令及一自刷新退出(SRX)之該自刷新退出操作。
在實例20中，如實例19之標的物可包含包括一無操作(NOP)命令或依序之多個NOP命令串之該SRX命令之該初始操作。
實例21係至少一種包含指令之機器可讀媒體，該等指令在由處理電路系統執行時引起該處理電路系統執行操作以實施實例1至20之任一者。
實例22係一種包括用以實施實例1至20之任一者之構件的設備。
實例23係一種用以實施實例1至20之任一者的系統。
實例24係一種用以實施實例1至20之任一者的方法。
此等非限制實例之各者可獨立存在，或可以各種排列或組合與其他實例之一或多者組合。
上文[實施方式]包含對隨附圖式之參考，隨附圖式形成[實施方式]之一部分。圖式藉由圖解展示其中可實踐本發明之特定實施例。此等實施例在本文中亦稱為「實例」。此等實例可包含除所展示或描述之元件以外之元件。然而，本發明者亦預期其中僅提供所展示或描述之該等元件之實例。此外，本發明者亦預期使用關於一特定實例(或其之一或多個態樣)或關於本文中所展示或描述之其他實例(或其等之一或多個態樣)展示或描述之該等元件(或其等之一或多個態樣)之任何組合或排列的實例。
在本文件中引用之全部公開案、專利及專利文件之全文以引用之方式併入本文中，如同以引用之方式個別併入。在本文件與以引用之方式如此併入之該等文件之間之使用不一致之情況下，(若干)併入參考中之用法應被視為對本文件之使用之補充；對於不可調和的不一致，以本文件中之使用為準。
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在各種實例中，本文中所描述之組件、控制器、處理器、單元、引擎或表可尤其包含儲存於一實體裝置上之實體電路系統或韌體。如本文中所使用，「處理器」意謂任何類型之運算電路，諸如但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任何其他類型之處理器或處理電路，包含處理器或多核心裝置之一群組。
本文中之[實施方式]不應以一限制意義理解，且僅藉由隨附發明申請專利範圍連同此發明申請專利範圍所授權之等效物之全範疇定義各項實施例之範疇。
將瞭解，當一元件被稱為「在」另一元件「上」、「連接至」另一元件或「與」另一元件「耦合」時，其可直接在另一元件上、與另一元件連接或耦合或可存在中介元件。相比之下，當一元件被稱為「直接在」另一元件「上」、「直接連接至」另一元件或「直接與」另一元件「耦合」時，不存在中介元件或層。若兩個元件在圖式中被展示為具有連接其等之一線，則兩個元件可經耦合或直接耦合，除非另有指示。
本文中所描述之方法實例可至少部分為機器或電腦實施。一些實例可包含用指令編碼之一電腦可讀媒體或機器可讀媒體，該等指令可操作以組態一電子裝置以執行如上文實例中所描述之方法。此等方法之一實施方案可包含程式碼，諸如微碼、組合語言程式碼、一較高階語言程式碼或類似者。此程式碼可包含用於執行各種方法之電腦可讀指令。程式碼可形成電腦程式產品之部分。此外，程式碼可諸如在執行期間或在其他時間有形地儲存於一或多個揮發性或非揮發性有形電腦可讀媒體上。此等有形電腦可讀媒體之實例可包含(但不限於)硬碟、可抽換式磁碟、可抽換式光碟(例如，光碟及數位視訊光碟)、卡式磁帶、記憶卡或棒、隨機存取記憶體(RAM)、唯讀記憶體(ROM)及類似者。
上文描述意欲為闡釋性的且非限制性的。舉例而言，上述實例(或其等之一或多個態樣)可彼此結合使用。諸如一般技術者在檢視上文描述之後可使用其他實施例。提供摘要以符合37 C.F.R. §1.72(b)以允許讀者快速確定技術揭示內容之本質。在理解其將不用於解釋或限制發明申請專利範圍之範疇或含義的情況下提交摘要。再者，在上文[實施方式]中，各種特徵可分組在一起以簡化本發明。此不應被解釋為期望一未主張揭示特徵對於任何發明申請專利範圍係必不可少的。實情係，本發明標的物可在於少於一特定所揭示實施例之全部特徵。因此，以下發明申請專利範圍特此併入至[實施方式]中，其中各請求項獨立作為一單獨實施例，且預期此等實施例可以各種組合或排列彼此組合。應參考隨附發明申請專利範圍連同此發明申請專利範圍所授權之等效物之全範疇判定本發明之範疇。
100:記憶體裝置 102:記憶體分區 104:命令介面 106:輸入/輸出介面 108:記憶體控制器 110:裝置間匯流排 112:第二匯流排 114:時脈輸入電路 116:命令/位址輸入電路 118:內部時脈產生器 120:命令解碼器 122:命令匯流排 124:封裝內匯流排 126:暫存器 128:控制區塊 130:資料路徑 200:外部時脈信號 202:信號 204:第一時脈信號 206:第二時脈信號 300:外部時脈信號 302:晶片選擇(CS)信號 304:命令信號 306:命令信號 308:自刷新退出(SRX)操作 310:三個NOP命令串 402:外部時脈信號 404:晶片選擇(CS)信號 406:第二(偶數)時脈信號 407:點 408:藉由將偶數及奇數時脈信號之各者之邊緣延遲一個完整系統(外部)時脈週期而調換時脈 500:命令解碼鎖定信號 501:信號 502:信號 504:信號 506:信號 508:信號 510:信號 512:鎖定窗 600:時脈分頻器電路系統 602:接腳 604:接腳 606:接腳 612:時脈調換電路 614:時脈調換電路 616:調換 618:調換信號 620:方框 622:內部時脈信號 624:內部時脈信號 702:區塊 704:區塊 706:區塊 708:輸入通道 710:輸入通道 712:時脈調換指示符信號 804:正反器 806:回饋路徑 812:鎖定窗 900:時間 902:時間 904:時脈調換事件 906:延遲鎖定迴路(DLL)重設命令信號 908:時間 1000:方法 1002:操作 1004:決策操作 1006:操作 1008:操作 1100:機器/電腦系統 1102:處理裝置 1104:主記憶體 1106:靜態記憶體 1108:儲存系統 1110:顯示單元 1112:文數字輸入裝置 1114:使用者介面(UI)導覽裝置 1116:感測器 1118:信號產生裝置 1120:網路介面裝置 1124:指令 1126:網路 1128:輸出控制器 1130:通信介面/匯流排 CLK:內部時脈信號 CLKE:「偶數」時脈信號 CLKO:「奇數」時脈信號 CLKT:系統時脈信號 CS:晶片選擇 DLL:延遲鎖定迴路 LCLK:相位控制內部時脈信號 NOP:無操作 SRE:自刷新進入 SRX:自刷新退出
在不一定按比例繪製之圖式中，相似元件符號可描述不同視圖中之類似組件。具有不同字母下標之相似元件符號可表示類似組件之不同例項。圖式大體上藉由實例而非限制方式繪示本文件中所論述之各項實施例。
圖1大體上繪示一記憶體裝置之一例示性方塊圖。
圖2大體上繪示用於一記憶體裝置之一系統時脈信號以及第一及第二內部時脈信號。
圖3大體上繪示用於一自刷新退出操作之一信號圖之一實例。
圖4大體上繪示一時脈信號調換之一實例。
圖5大體上繪示包含命令鎖定信號及時脈調換信號之一信號圖。
圖6A大體上繪示時脈分頻器電路系統之一實例。
圖6B大體上繪示時脈調換電路系統及控制邏輯之一實例。
圖6C大體上繪示時脈調換電路系統之一實例。
圖7A及圖7B大體上繪示命令解碼電路系統之一部分之實例。
圖8A大體上繪示命令鎖定時序電路系統之一實例。
圖8B大體上繪示包含一命令鎖定窗之一信號圖。
圖9大體上繪示包含在一自刷新事件之後重設之一延遲鎖定迴路(DLL)之一實例之一信號圖。
圖10大體上繪示使用NOP信號偵測來判定一時脈信號時序之一方法之一實例。
圖11繪示一例示性機器之一方塊圖，運用例示性機器、在其中或藉由其可實施本文中所論述之技術之任一或多者。
402:外部時脈信號
404:晶片選擇(CS)信號
406:第二(偶數)時脈信號
407:點
408:藉由將偶數及奇數時脈信號之各者之邊緣延遲一個完整系統(外部)時脈週期而調換時脈

Claims (20)

  1. 一種設備，其包括： 時脈電路系統，其經組態以基於一系統時脈信號而產生一第一時脈信號及一第二時脈信號，該第一時脈信號及該第二時脈信號相互異相； 偵測電路系統，其經組態以提供指示一自刷新退出操作之一初始操作是否與該第一時脈信號之一上升邊緣或該第二時脈信號之一上升邊緣重合之一偵測結果；及 處理電路系統，其經組態以： 接收該第一時脈信號及該第二時脈信號以及該偵測結果且作為回應，提供分別對應於該第一時脈信號及該第二時脈信號之一奇數時脈信號及一偶數時脈信號；且 在該偵測結果與該第一時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號異相之該奇數時脈信號及該偶數時脈信號，且在該偵測結果與該第二時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號同相之該奇數時脈信號及該偶數時脈信號。
  2. 如請求項1之設備，其進一步包括經組態以改變該第一時脈信號及該第二時脈信號之至少一者之一工作週期特性的工作週期調整(DCA)電路系統。
  3. 如請求項1之設備，其中該奇數時脈信號及該偶數時脈信號各處於該設備之該系統時脈信號之該頻率之約一半的一頻率且彼此異相180度。
  4. 如請求項1之設備，其進一步包括經組態以基於一命令匯流排上之指令而處理用於該設備之命令的一命令處理器，其中該命令處理器經組態以與該自刷新退出操作協調地起始針對該命令匯流排上之命令之一命令鎖定。
  5. 如請求項1之設備，其中提供與該第一時脈信號異相之該奇數時脈信號及該偶數時脈信號之指令包括調換時脈分頻器對之輸出。
  6. 如請求項1之設備，其中該自刷新退出操作包含一自刷新進入(SRE)命令及一自刷新退出(SRX)命令。
  7. 如請求項6之設備，其中該自刷新退出操作之該初始操作包括一無操作(NOP)命令。
  8. 如請求項1之設備，其進一步包括一記憶體裝置，該記憶體裝置包含該時脈電路系統、該偵測電路系統及該處理電路系統。
  9. 如請求項8之設備，其中該記憶體裝置包括一動態隨機存取記憶體(DRAM)裝置。
  10. 一種用於一記憶體裝置之一時脈調換電路，該時脈調換電路包括： 一調換信號產生器，其經組態以提供指示一第一命令匯流排或一第二命令匯流排上之一指令之一較早到達者之一調換信號；及 一多工電路，其經組態以接收來自一時脈分頻器電路之一輸入時脈信號及來自該調換信號產生器之該調換信號且基於該調換信號，選擇性地提供與該輸入時脈信號同相或與該輸入時脈信號異相之一奇數及偶數時脈信號。
  11. 如請求項10之時脈調換電路，其進一步包括經組態以接收一系統時脈信號之該時脈分頻器電路，其中該輸入時脈信號具有低於該系統時脈信號之一頻率的一頻率。
  12. 如請求項10之時脈調換電路，其進一步包括該第一命令匯流排及該第二命令匯流排，其中該第一命令匯流排及該第二命令匯流排經組態以傳輸用於該記憶體裝置之記憶體命令。
  13. 如請求項10之時脈調換電路，其中該第一命令匯流排或該第二命令匯流排上之該指令包括一自刷新退出命令之後之一指令。
  14. 一種方法，其包括： 基於一系統時脈信號而產生一第一時脈信號及一第二時脈信號，該第一時脈信號及該第二時脈信號相互異相； 提供指示一自刷新退出操作之一初始操作是否與該第一時脈信號之一上升邊緣或該第二時脈信號之一上升邊緣重合之一偵測結果； 接收該第一時脈信號及該第二時脈信號以及該偵測結果且作為回應，提供分別對應於該第一時脈信號及該第二時脈信號之一奇數時脈信號及一偶數時脈信號；及 在該偵測結果與該第一時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號異相之該奇數時脈信號及該偶數時脈信號，且在該偵測結果與該第二時脈信號之該上升邊緣重合時提供與該第一時脈信號及該第二時脈信號同相之該奇數時脈信號及該偶數時脈信號。
  15. 如請求項14之方法，其進一步包括起始工作週期調整(DCA)以改變該第一時脈信號及該第二時脈信號之至少一者之一工作週期特性。
  16. 如請求項14之方法，其中該奇數時脈信號及該偶數時脈信號各處於一系統時脈之該頻率之約一半的一頻率且彼此異相180度。
  17. 如請求項14之方法，其進一步包括與該自刷新退出操作協調地起始對一命令匯流排上之命令之一命令鎖定。
  18. 如請求項14之方法，其中提供與該第一時脈信號及該第二時脈信號異相之該奇數時脈信號及該偶數時脈信號包括調換一時脈分頻器之輸出。
  19. 如請求項14之方法，其中該自刷新退出操作包含一自刷新進入(SRE)命令及一自刷新退出(SRX)命令。
  20. 如請求項19之方法，其中該SRX之該初始操作包括一無操作(NOP)命令。
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* Cited by examiner, † Cited by third party
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US8879337B1 (en) * 2013-04-22 2014-11-04 Micron Technology, Inc. Dynamic burst length output control in a memory
KR102272259B1 (ko) * 2015-07-01 2021-07-06 삼성전자주식회사 커맨드 연동 클럭 생성 스키마를 갖는 반도체 메모리 장치
US10063234B1 (en) * 2017-07-13 2018-08-28 Micron Technology, Inc. Half-frequency command path
US10978117B2 (en) * 2019-03-26 2021-04-13 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices

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