TW202418964A - 半導體裝置及用以形成其之方法 - Google Patents

半導體裝置及用以形成其之方法 Download PDF

Info

Publication number
TW202418964A
TW202418964A TW111139464A TW111139464A TW202418964A TW 202418964 A TW202418964 A TW 202418964A TW 111139464 A TW111139464 A TW 111139464A TW 111139464 A TW111139464 A TW 111139464A TW 202418964 A TW202418964 A TW 202418964A
Authority
TW
Taiwan
Prior art keywords
hole
electrode
film
metal layer
semiconductor structure
Prior art date
Application number
TW111139464A
Other languages
English (en)
Inventor
丁言民
王泉富
葉宇寰
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW111139464A priority Critical patent/TW202418964A/zh
Priority to US18/074,548 priority patent/US20240130254A1/en
Publication of TW202418964A publication Critical patent/TW202418964A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

提供半導體裝置及用以形成其之方法。半導體裝置包含第一半導體結構與第二半導體結構。第二半導體結構沿著第一方向配置於第一半導體結構的一側。第一半導體結構包含第一電極、位於第一電極的一側的第二電極、及介於第一電極與第二電極之間的電阻轉換膜。第一電極、電阻轉換膜與第二電極沿著第一方向配置。第二半導體結構包含第一通孔元件及第一金屬層。第一金屬層沿著第二方向在第一通孔元件上且電性連接第一通孔元件。第一方向垂直於第二方向。其中第一電極的上表面、第二電極的上表面、電阻轉換膜的上表面與第一金屬層的上表面共平面。

Description

半導體裝置及用以形成其之方法
本發明係有關於半導體裝置與用以形成其之方法，且特別有關於包含電阻轉換膜的半導體裝置與用以形成其之方法。
電阻式隨機存取記憶體(Resistive Random Access Memory; RRAM)是下一代非揮發性記憶體中備受矚目的記憶體。電阻式隨機存取記憶體將資料儲存於電阻轉換膜中。通過施加適當的電壓，電阻轉換膜可以反復切換於高電阻狀態與低電阻之間以儲存數位資訊。然而，電阻式隨機存取記憶體的發展仍有幾個重要問題尚待解決，其中，如何降低電阻式隨機存取記憶體的臨界尺寸是一個亟需解決的問題。
因此，有需要提出改良的包含電阻式隨機存取記憶體的半導體裝置，其具有更小的臨界尺寸。
根據一實施例，提供半導體裝置。半導體裝置包含第一半導體結構與第二半導體結構。第二半導體結構沿著第一方向配置於第一半導體結構的一側。第一半導體結構包含第一電極、位於第一電極的一側的第二電極、及介於第一電極與第二電極之間的電阻轉換膜。第一電極、電阻轉換膜與第二電極沿著第一方向配置。第二半導體結構包含第一通孔元件及第一金屬層。第一金屬層沿著第二方向在第一通孔元件上且電性連接第一通孔元件。第一方向垂直於第二方向。其中第一電極的上表面、第二電極的上表面、電阻轉換膜的上表面與第一金屬層的上表面共平面。
根據一實施例，提供用以形成半導體裝置的方法。方法包含以下步驟。提供基板。在基板中形成電阻轉換膜。在電阻轉換膜的相對兩側形成第一電極與第二電極。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。
以下係提出相關實施例，配合圖式以詳細說明本揭露所提出之半導體裝置及其製造方法。然而，本揭露並不以此為限。實施例中之敘述，例如細部結構、製造方法之步驟和材料應用等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述態樣。
同時，須注意的是，本揭露並非顯示出所有可能的實施例。相關技術領域者當可在不脫離本揭露之精神和範圍之前提下，對實施例之結構和製造方法加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖式僅作敘述實施例之用，而非用以限縮本揭露保護範圍。相同或相似的元件符號用以代表相同或相似的元件。
再者，說明書與申請專利範圍中所使用的序數例如「第一」、「第二」、「第三」等用詞是為了修飾元件，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用，僅是用來使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚區分。
請參照第1圖。第1圖係繪示根據本發明之一實施例之半導體裝置10的剖面圖。半導體裝置10包含基板100。基板100可包含沿著第二方向D2堆疊的第一介電層101、第二介電層102與第三介電層103。基板100的一部分可定義為記憶體區11，基板100的另一部分可定義為邏輯區12。記憶體區11和邏輯區12可相鄰配置。邏輯區12可配置於記憶體區11的周邊。半導體裝置10包含位於記憶體區11且在基板100中的第一半導體結構110、以及位於邏輯區12且在基板100中的第二半導體結構120。第二半導體結構120沿著第一方向D1配置於第一半導體結構110的一側。第一方向D1垂直於第二方向D2。
第一半導體結構110包含第一電極111、第二電極112、以及介於第一電極111與第二電極112之間的電阻轉換(resistive switching)膜113。第二電極112位於第一電極111的一側。在此實施例中，第一電極111、電阻轉換膜113與第二電極112沿著第一方向D1配置。第一電極111、電阻轉換膜113與第二電極112在第三介電層103中。在此實施例中，電阻轉換膜113直接接觸該第一電極111與第二電極112。
第二半導體結構120包含第一金屬層121、第二金屬層122、以及介於第一金屬層121與第二金屬層122之間的第一通孔元件123。第二金屬層122在第一介電層101中。第一通孔元件123在第二介電層102與第三介電層103中。第二金屬層122沿著第二方向D2在第一通孔元件123下。第一金屬層121在第三介電層103中。第一金屬層121沿著第二方向D2在第一通孔元件123上。第一金屬層121、第二金屬層122與第一通孔元件123彼此電性連接。
第一電極111在第二方向D2上的高度H1可和第二電極112在第二方向D2上的高度H2相等。第一電極111在第二方向D2上的高度H1可大於電阻轉換膜113的高度H3，但本揭露不以此為限；在其他實施例中，第一電極111在第二方向D2上的高度H1可等於電阻轉換膜113的高度H3。第一電極111的上表面111U、電阻轉換膜113的上表面113U、第二電極112的上表面112U與第一金屬層121的上表面121U可共平面。第一電極111的下表面111B和第二電極112的下表面112B可共平面。在此實施例中，電阻轉換膜113的下表面113B可高於第一電極111的下表面111B及/或第二電極112的下表面112B，但本揭露不以此為限。在其他實施例中，第一電極111的下表面111B可與電阻轉換膜113的下表面113B共平面。
在一實施例中，半導體裝置10還可包含在基板100上的第四介電層104。第一半導體結構110還可包含在第四介電層104中的第二通孔元件114與第三通孔元件115。第二通孔元件114在第一電極111的上表面111U上。第三通孔元件115在第二電極112的上表面112U上。第二通孔元件114可和第一電極111電性連接。第三通孔元件115可和第二電極112電性連接。第二半導體結構120還可包含在第四介電層104中的第四通孔元件124。第四通孔元件124在第一金屬層121上。第四通孔元件124可和第一金屬層121電性連接。第二通孔元件114、第二半導體結構120與第三通孔元件115彼此電性連接。在一實施例中，半導體裝置10之第一半導體結構100還可包含在基板100之第一介電層101中的第三金屬層116與第四金屬層117。第三金屬層116可在第二方向D2上至少部分重疊於第一電極111。第四金屬層117可在第二方向D2上至少部分重疊於第二電極112。
第一電極111、第二電極112與電阻轉換膜113可形成電阻式隨機存取記憶體。通過對第一電極111與第二電極112施加適當的電壓，可誘發導電絲(conductive filament) 130形成於電阻轉換膜113中。導電絲130可貫穿電阻轉換膜113。導電絲130的相對兩端可分別接觸第一電極111與第二電極112，並可作為第一電極111與第二電極112之間的導電通路。在第1圖中以箭頭表示電流方向，但本揭露不以此為限，電流方向也可從第二電極112流向第一電極111。當導電絲130形成時，電阻式隨機存取記憶體處於低電阻狀態。接著，可對第一電極111與第二電極112施加另一電壓，使導電絲130中斷，電阻式隨機存取記憶體從低電阻狀態切換為高電阻狀態。
請參照第2圖。第2圖係繪示根據本發明之另一實施例之半導體裝置20的剖面圖。半導體裝置20和半導體裝置10的不同之處說明如下。半導體裝置20包含位於記憶體區11且在基板100中的第一半導體結構110A、以及位於邏輯區12且在基板100中的第二半導體結構120A。第2圖所示之第一半導體結構110A與第1圖所示之第一半導體結構110的不同之處在於，第一半導體結構110A更包含第一阻障膜211、第二阻障膜212、第三阻障膜216與第四阻障膜217。第一阻障膜211位於第一電極111的外表面上。第一阻障膜211可介於第一電極111與電阻轉換膜113之間。第一阻障膜211可介於第一電極111與第三介電層103之間。第二阻障膜212位於第二電極112的外表面上。第二阻障膜212可介於第二電極112與電阻轉換膜113之間。第二阻障膜212可介於第二電極112與第三介電層103之間。第三阻障膜216位於第三金屬層116的外表面上。第三阻障膜216可介於第三金屬層116與第一介電層101之間。第四阻障膜217位於第四金屬層117的外表面上。第四阻障膜217可介於第四金屬層117與第一介電層101之間。第一半導體結構110A中，導電絲130的相對兩端可分別接觸第一阻障膜211與第二阻障膜212，並可作為第一電極111與第二電極112之間的導電通路。第2圖所示之第二半導體結構120A與第1圖所示之第二半導體結構120的不同之處在於，第二半導體結構120A更包含第五阻障膜221、第六阻障膜222與第七阻障膜223。第五阻障膜221位於第一金屬層121的外表面上。第五阻障膜221可介於第一金屬層121與第三介電層103之間。第六阻障膜222位於第二金屬層122的外表面上。第六阻障膜222可介於第二金屬層122與第一介電層101之間。第七阻障膜223位於第一通孔元件123的外表面上。第七阻障膜223可介於第一通孔元件123與第三介電層103之間。第七阻障膜223可直接接觸第二金屬層122。
第3-9圖係示例性繪示根據本發明之一實施例之用以形成半導體裝置之方法。
請參照第3圖。提供基板100。第二金屬層122、第三金屬層116和第四金屬層117可形成於基板100中。遮罩層301可形成於基板100上。基板100可包含沿著第二方向D2堆疊的第一介電層101、第二介電層102與第三介電層103。基板100可為完成至某製程階段的半導體基板，例如是已經完成前段製程(FEOL)和部分後段製程(BEOL)的半導體基板，或者是其他可於其正面或背面製作電阻式隨機存取記憶體的基板材料。在一實施例中，可先在第一介電層101中形成第二金屬層122、第三金屬層116和第四金屬層117，接著在第一介電層101上沿著第二方向D2依序形成第二介電層102、第三介電層103與遮罩層301以形成如第3圖所示的結構。第二金屬層122、第三金屬層116與第四金屬層117可包含相同或不同材料。第二金屬層122、第三金屬層116和第四金屬層117可包含鋁(Al)、銅(Cu)或鎢(W)等導電材料，但不限於此。第一介電層101、第二介電層102與第三介電層103可包含相同或不同材料。第一介電層101、第二介電層102與第三介電層103可包含氧化矽(SiO 2)、未摻雜矽玻璃(USG)、氟摻雜矽玻璃層(FSG)、氮化矽(SiN)、氮氧化矽(SiON)或氮碳化矽(SiCN)等介電材料，但不限於此。遮罩層301可包含氧化矽(SiO 2)、氮化矽(SiN)、氮化鈦(TiN)等材料，但不限於此。基板100的一部分可定義為記憶體區11，基板100的另一部分可定義為邏輯區12。第三金屬層116和第四金屬層117可位於基板100的記憶體區11中。第二金屬層122可位於基板100的邏輯區12中。
請參照第4圖。在基板100的記憶體區11中形成開孔401。開孔401沿著第二方向D2貫穿遮罩層301與第三介電層103。開孔401使遮罩層301的側壁與第三介電層103的側壁暴露。開孔401的底部使第三介電層103暴露。在一實施例中，可藉由溼式蝕刻或乾式蝕刻等蝕刻製程移除部分的遮罩層301與部分的第三介電層103，以形成開孔401。
請參照第5圖。形成電阻轉換材料膜501A。在一實施例中，可藉由化學氣相沉積處理等沉積處理以在開孔401中與遮罩層301的上表面301U上形成電阻轉換材料膜501A。電阻轉換材料膜501A可包含氧化鉿(HfO x)、氧化鎢(WO x)、氧化鋁(AlO x)、氧化鉭(TaO x)、氧化鎳(NiO x)、氧化鈦(TiO x)、氧化鋯(ZrO x)等金屬氧化物。
請參照第6圖。形成電阻轉換材料膜501B。在一實施例中，可藉由化學機械研磨法(chemical-mechanical planarization; CMP)或其它合適的蝕刻製程移除電阻轉換材料膜501A在遮罩層301的上表面301U上的部分，並保留電阻轉換材料膜501A在開孔401中的部分。電阻轉換材料膜501A在開孔401中的部分即為電阻轉換材料膜501B。
請參照第7圖。形成電阻轉換膜113A、第一孔洞701、第二孔洞702與第三孔洞705。第三孔洞705與第二孔洞702位於第一孔洞701的相對兩側。第一孔洞701與第二孔洞702位於電阻轉換膜113A的相對兩側。第一孔洞701沿著第二方向D2貫穿遮罩層301與第三介電層103。第一孔洞701使電阻轉換膜113A的側壁113S、遮罩層301的側壁與第三介電層103的側壁暴露。第一孔洞701的底部701B使第三介電層103暴露。第二孔洞702沿著第二方向D2貫穿遮罩層301與第三介電層103。第二孔洞702使電阻轉換膜113A的側壁113S、遮罩層301的側壁與第三介電層103的側壁暴露。第二孔洞702的底部702B使第三介電層103暴露。第三孔洞705包含第三孔洞下部703與第三孔洞下部703上方的第三孔洞上部704。第三孔洞下部703與第三孔洞上部704連通。第三孔洞下部703沿著第二方向D2貫穿第三介電層103與第二介電層102。第三孔洞下部703使第三介電層103的側壁與第二介電層102的側壁暴露。第三孔洞下部703的底部703B（或可理解為第三孔洞705的底部）使第二金屬層122暴露。在一實施例中，第三孔洞下部703可沿著第二方向D2從第三介電層103往第二金屬層122的上表面122U逐漸變窄。第三孔洞上部704沿著第二方向D2貫穿遮罩層301與第三介電層103。第三孔洞上部704使第三介電層103的側壁與遮罩層301的側壁暴露。在一實施例中，可藉由溼式蝕刻或乾式蝕刻等蝕刻製程移除部分的電阻轉換材料膜501B、部分的遮罩層301與部分的第三介電層103以形成第一孔洞701與第二孔洞702，並移除部分的遮罩層301、部分的第三介電層103與部分的第二介電層102以形成第三孔洞705。第一孔洞701、第二孔洞702與第三孔洞705可形成於同一蝕刻製程中。此時，電阻轉換材料膜501B中未被移除的部分（或者被保留的部分）即為電阻轉換膜113A。在此步驟中，移除部分的電阻轉換材料膜501B以形成電阻轉換膜113A可有助於降低元件尺寸，但本揭露不以此為限。在其他實施例中，形成第一孔洞701與第二孔洞702的步驟可不移除部分的電阻轉換材料膜501B。
在第7圖中，第一孔洞701在第二方向D2上的高度H7與第二孔洞702在第二方向D2上的高度H8大於電阻轉換膜113A在第二方向D2上的高度H3，但本揭露不以此為限；在其他實施例中，第一孔洞701在第二方向D2上的高度H7可和電阻轉換膜113A在第二方向D2上的高度H3相等。在第7圖中，第一孔洞701的底部701B與第二孔洞702的底部702B在第二方向D2上低於電阻轉換膜113A的下表面113B，但本揭露不以此為限；在其他實施例中，第一孔洞701的底部701B與第二孔洞702的底部702B在第二方向D2上可和電阻轉換膜113A的下表面113B齊平。
請參照第8圖。形成導電材料層801以填充第一孔洞701、第二孔洞702與第三孔洞705。在一實施例中，可藉由化學氣相沉積處理等沉積處理以在遮罩層301的上表面301U上、電阻轉換膜113A的上表面113U上、以及在第一孔洞701、第二孔洞702與第三孔洞705中形成導電材料層801。導電材料層801可包含鋁(Al)、銅(Cu)或鎢(W)等導電材料，但不限於此。
請參照第9圖。在電阻轉換膜113的相對兩側形成第一電極111與第二電極112。在第二金屬層122上形成第一通孔元件123與第一金屬層121。在一實施例中，可藉由化學機械研磨法或其它合適的蝕刻製程移除導電材料層801在第三介電層103的上表面103U上的部分，保留導電材料層801在第三介電層103的上表面103U以下的部分。在被保留的導電材料層801中，形成於第一孔洞701中的導電材料層801即為第一電極111，形成於第二孔洞702中的導電材料層801即為第二電極112，形成於第三孔洞下部703的導電材料層801即為第一通孔元件123，形成於第三孔洞上部704的導電材料層801即為第一金屬層121。在移除導電材料層801在第三介電層103的上表面103U上的部分的過程中，遮罩層301與電阻轉換膜113A在第三介電層103的上表面103U上的部分亦被移除，而電阻轉換膜113A在第三介電層103的上表面103U以下的部分被保留。電阻轉換膜113A在第三介電層103的上表面103U以下的部分即為電阻轉換膜113。在此實施例中，電阻轉換膜113可直接接觸第一電極111與第二電極112。在其他實施例中，移除部分的導電材料層801以形成第一電極111、第二電極112、第一通孔元件123與第一金屬層121的步驟可不移除遮罩層301（未繪示）；也就是說，可移除導電材料層801在遮罩層301的上表面上的部分，保留導電材料層801在遮罩層301的上表面以下的部分，並保留如第8圖所示之遮罩層301與電阻轉換膜113A；此時的電阻轉換膜113A即為電阻轉換膜113。
在一實施例中，在形成第一電極111、第二電極112、第一金屬層121與第一通孔元件123之後，可在第三介電層103的上表面103U上形成第四介電層104（例如是透過化學氣相沉積處理等沉積處理）。接著，可在第四介電層104中形成第二通孔元件114、第三通孔元件115與第四通孔元件124。第二通孔元件114、第三通孔元件115與第四通孔元件124可包含相同或不同材料。第二通孔元件114、第三通孔元件115與第四通孔元件124可包含鋁(Al)、銅(Cu)或鎢(W)等導電材料，但不限於此。第四介電層104可包含氧化矽(SiO 2)、未摻雜矽玻璃(USG)、氟摻雜矽玻璃層(FSG)、氮化矽(SiN)、氮氧化矽(SiON)或氮碳化矽(SiCN)等介電材料，但不限於此。
在一實施例中，通過施行示例性繪示於第3-9圖之步驟，可得到如第1圖所示之半導體裝置10。
第10-17圖係示例性繪示根據本發明之另一實施例之用以形成半導體裝置之方法。
請參照第10圖。提供基板100。第三阻障膜216、第四阻障膜217、第六阻障膜222、第二金屬層122、第三金屬層116和第四金屬層117可形成於基板100中。遮罩層301可形成於基板100上。基板100可為完成至某製程階段的半導體基板，例如是已經完成前段製程(FEOL)和部分後段製程(BEOL)的半導體基板，或者是其他可於其正面或背面製作電阻式隨機存取記憶體的基板材料。在一實施例中，可先在第一介電層101中形成第三阻障膜216、第四阻障膜217與第六阻障膜222，接著分別在第三阻障膜216、第四阻障膜217與第六阻障膜222上形成第三金屬層116、第四金屬層117和第二金屬層122；然後，在第一介電層101上沿著第二方向D2依序形成第二介電層102、第三介電層103與遮罩層301以形成如第10圖所示的結構。第三阻障膜216、第四阻障膜217與第六阻障膜222可包含相同或不同材料。第三阻障膜216、第四阻障膜217與第六阻障膜222可包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)或上述材料之組合，但不限於此。基板100的一部分可定義為記憶體區11，基板100的另一部分可定義為邏輯區12。第三阻障膜216、第四阻障膜217、第三金屬層116和第四金屬層117可位於基板100的記憶體區11中。第六阻障膜222與第二金屬層122可位於基板100的邏輯區12中。
請參照第11-14圖。第11-14圖所示的步驟和第4-7圖所示的步驟相似，可參照前述搭配第4-7圖之說明進行第11-14圖所示的步驟。
請參照第15圖。阻障材料膜1501形成於遮罩層301上，且襯裡式地形成於第一孔洞701、第二孔洞702和第三孔洞705中。阻障材料膜1501可直接接觸第三介電層103、遮罩層301、電阻轉換膜113A、第二介電層102與第二金屬層122。在一實施例中，可藉由化學氣相沉積處理等沉積處理方式，以在遮罩層301的上表面301U上、電阻轉換膜113A的上表面113U上、以及在第一孔洞701、第二孔洞702與第三孔洞705之側壁形成阻障材料膜1501。阻障材料膜1501可包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)或上述材料之組合，但不限於此。
請參照第16圖。形成導電材料層1601以填充第一孔洞701、第二孔洞702與第三孔洞705剩餘的空間。在一實施例中，可藉由化學氣相沉積處理等沉積處理方式，以在阻障材料膜1501的上表面1501U上、以及在第一孔洞701、第二孔洞702與第三孔洞705中形成導電材料層1601。導電材料層1601可包含鋁(Al)、銅(Cu)或鎢(W)等導電材料，但不限於此。
請參照第17圖。在電阻轉換膜113的相對兩側形成第一電極111與第二電極112。在第二金屬層122上形成第一通孔元件123與第一金屬層121。在17圖所示的步驟中，第一阻障膜211形成於電阻轉換膜113與第一電極111之間，第二阻障膜212形成於電阻轉換膜113與第二電極112之間，第五阻障膜221形成於第一金屬層121與第三介電層103之間，第七阻障膜223的一部分形成於第一通孔元件123與第三介電層103之間，第七阻障膜223的另一部分形成於第一通孔元件123與第二介電層102之間。在一實施例中，可藉由化學機械研磨法或其它合適的蝕刻製程移除導電材料層1601在第三介電層103以上的部分以及移除阻障材料膜1501在第三介電層103以上的部分，保留導電材料層1601在第三介電層103以下的部分以及保留阻障材料膜1501在第三介電層103以下的部分。在被保留的阻障材料膜1501中，形成於第一孔洞701中的阻障材料膜1501即為第一阻障膜211，形成於第二孔洞702中的阻障材料膜1501即為第二阻障膜212，形成於第三孔洞下部703的阻障材料膜1501即為第七阻障膜223，形成於第三孔洞上部704的阻障材料膜1501即為第五阻障膜221。在被保留的導電材料層1601中，形成於第一孔洞701中的導電材料層1601即為第一電極111，形成於第二孔洞702中的導電材料層1601即為第二電極112，形成於第三孔洞下部703的導電材料層1601即為第一通孔元件123，形成於第三孔洞上部704的導電材料層1601即為第一金屬層121。在移除導電材料層1601在第三介電層103以上的部分以及移除阻障材料膜1501在第三介電層103以上的部分的過程中，遮罩層301與電阻轉換膜113A在第三介電層103以上的部分亦被移除，而電阻轉換膜113A在第三介電層103中的部分被保留。電阻轉換膜113A在第三介電層103中的部分即為電阻轉換膜113。在此實施例中，電阻轉換膜113可直接接觸第一阻障膜211與第二阻障膜212。在其他實施例中，移除部分的導電材料層1601以形成第一電極111、第二電極112、第一通孔元件123與第一金屬層121的步驟可不移除遮罩層301（未繪示）；也就是說，可移除導電材料層1601與阻障材料膜1501在遮罩層301的上表面上的部分，保留導電材料層1601與阻障材料膜1501在遮罩層301的上表面以下的部分，並保留如第16圖所示之遮罩層301與電阻轉換膜113A；此時的電阻轉換膜113A即為電阻轉換膜113。
在一實施例中，在形成第一電極111、第二電極112、第一金屬層121、第一阻障膜211、第二阻障膜212、第五阻障膜221與第七阻障膜223之後，可在第三介電層103的上表面上形成第四介電層104（例如是透過化學氣相沉積處理等沉積處理）。接著，可在第四介電層104中形成第二通孔元件114、第三通孔元件115與第四通孔元件124。在其他實施例中，第二通孔元件114與第四介電層104之間可包含阻障膜，及/或第三通孔元件115與第四介電層104之間可包含阻障膜，及/或第四通孔元件124與第四介電層104之間可包含阻障膜。
在一實施例中，通過施行示例性繪示於第10-17圖之步驟，可得到如第2圖所示之半導體裝置20。
根據本揭露之半導體裝置其用以形成其之方法至少具有以下益處。本揭露之半導體裝置中的電阻式隨機存取記憶體係為橫向式電阻式隨機存取記憶體，相較於縱向式電阻式隨機存取記憶體可減少通孔元件的數量，形成方法簡單且成本低，並有助於提升半導體裝置之空間利用效率。本揭露之半導體裝置中的電阻式隨機存取記憶體的臨界尺寸(critical dimension)（即電阻轉換膜在第二方向D2上的高度）可依需求自由調整，而不會受限於邏輯區的製程步驟，可形成臨界尺寸更小、速度更快的電阻式隨機存取記憶體。此外，記憶體區的電極與邏輯區的導電連接件（例如第一通孔元件與第一金屬層）可以相同的製程同時形成，而不需要使用額外的材料與製程以分別形成記憶體區的電極與邏輯區的導電連接件，形成方法簡單且成本低。
應注意的是，如上所述之圖式、結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖式之結構僅用以舉例說明之，而非用以限制本發明。通常知識者當知，應用本揭露之相關結構和步驟過程，例如半導體組件中的相關元件和層的排列方式或構型，或製造步驟細節等，都可能依實際應用樣態所需而可能有相應的調整和變化。
綜上所述，雖然本發明已以實施例揭露如上，然而其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍前提下，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10,20:半導體裝置 11:記憶體區 12:邏輯區 100:基板 101,102,103,104:介電層 110,110A,120,120A:半導體結構 111,112:電極 111B,112B,113B:下表面 113,113A:電阻轉換膜 113S:側壁 116,117,121,122:金屬層 111U,112U,113U,121U,122U,301U,1501U:上表面 114,115,123,124:通孔元件 211,212,216,217,221,222,223:阻障膜 130:導電絲 301:遮罩層 401:開孔 501A,501B:電阻轉換材料膜 701,702,705:孔洞 701B,702B,703B:底部 703:第三孔洞下部 704:第三孔洞上部 801,1601:導電材料層 1501:阻障材料膜 D1,D2:方向 H1,H2,H3,H7,H8:高度
第1圖係繪示根據本發明之一實施例之半導體裝置的剖面圖； 第2圖係繪示根據本發明之另一實施例之半導體裝置的剖面圖； 第3-9圖係示例性繪示根據本發明之一實施例之用以形成半導體裝置之方法；及 第10-17圖係示例性繪示根據本發明之另一實施例之用以形成半導體裝置之方法。
10:半導體裝置
11:記憶體區
12:邏輯區
100:基板
101,102,103,104:介電層
110,120:半導體結構
111,112:電極
111B,112B,113B:下表面
111U,112U,113U,121U:上表面
113:電阻轉換膜
114,115,123,124:通孔元件
116,117,121,122:金屬層
130:導電絲
D1,D2:方向
H1,H2,H3:高度

Claims (20)

  1. 一種半導體裝置，包含： 一第一半導體結構與一第二半導體結構，該第二半導體結構沿著一第一方向配置於該第一半導體結構的一側， 其中該第一半導體結構包含： 一第一電極； 一第二電極，位於該第一電極的一側；及 一電阻轉換膜，介於該第一電極與該第二電極之間，其中該第一電極、該電阻轉換膜與該第二電極沿著該第一方向配置， 該第二半導體結構包含： 一第一通孔元件；及 一第一金屬層，沿著一第二方向在該第一通孔元件上且電性連接該第一通孔元件，該第一方向垂直於該第二方向， 其中該第一電極的一上表面、該電阻轉換膜的一上表面、該第二電極的一上表面與該第一金屬層的一上表面共平面。
  2. 如請求項1所述之半導體裝置，其中該第一半導體結構包含一第二通孔元件與一第三通孔元件，該第二通孔元件在該第一電極的該上表面上，該第三通孔元件在該第二電極的一上表面上，其中該第二通孔元件、該第二半導體結構與該第三通孔元件彼此電性連接。
  3. 如請求項1所述之半導體裝置，其中該第一半導體結構位於一記憶體區，該第二半導體結構位於一邏輯區。
  4. 如請求項1所述之半導體裝置，其中該電阻轉換膜直接接觸該第一電極與該第二電極。
  5. 如請求項1所述之半導體裝置，其中該第一半導體結構包含介於該第一電極與該電阻轉換膜之間的一第一阻障膜、以及介於該第二電極與該電阻轉換膜之間的一第二阻障膜。
  6. 如請求項1所述之半導體裝置，其中該第一電極的一下表面與該電阻轉換膜的一下表面共平面。
  7. 如請求項1所述之半導體裝置，其中該第一電極的一高度大於該電阻轉換膜的一高度。
  8. 如請求項1所述之半導體裝置，其中該第二半導體結構包含一第二金屬層，該第二金屬層在該在該第一通孔元件下且電性連接該第一通孔元件。
  9. 一種用以形成半導體裝置之方法，包含： 提供一基板； 在該基板中形成一電阻轉換膜；以及 在該電阻轉換膜的相對兩側形成一第一電極與一第二電極。
  10. 如請求項9所述之方法，其中該第一電極與該第二電極形成於該電阻轉換膜形成之後。
  11. 如請求項9所述之方法，更包含： 在該電阻轉換膜與該第一電極之間形成一第一阻障膜；以及 在該電阻轉換膜與該第二電極之間形成一第二阻障膜。
  12. 如請求項9所述之方法，更包含： 在基板中形成一電阻轉換材料膜； 移除部分的該電阻轉換材料膜以形成該電阻轉換膜；以及 移除部分的該基板與部分的該電阻轉換材料膜以形成一第一孔洞與一第二孔洞，該第一孔洞與該第二孔洞在該電阻轉換膜的相對兩側。
  13. 如請求項12所述之方法，其中該第一孔洞與該第二孔洞使該電阻轉換膜的多個側壁暴露。
  14. 如請求項12所述之方法，其中該第一孔洞的一高度和該電阻轉換膜的一高度相等。
  15. 如請求項12所述之方法，其中該第一孔洞的一底部低於該電阻轉換膜的一底部。
  16. 如請求項12所述之方法，更包含： 分別在該第一孔洞與該第二孔洞中形成該第一電極與該第二電極，其中該電阻轉換膜直接接觸該第一電極與該第二電極。
  17. 如請求項12所述之方法，更包含： 在該基板中形成一第三孔洞， 其中該第三孔洞與該第二孔洞位於該第一孔洞的相對兩側，該第一孔洞、該第二孔洞與該第三孔洞形成於一蝕刻製程中。
  18. 如請求項17所述之方法，更包含： 以一導電材料層填充該第一孔洞、該第二孔洞與該第三孔洞； 移除部分的該導電材料層以在該第一孔洞中形成該第一電極、在該第二孔洞中形成該第二電極、以及在該第三孔洞中形成一第一通孔元件與位於該第一通孔元件上的一第一金屬層。
  19. 如請求項18所述之方法，其中該第一電極的一上表面、該電阻轉換膜的一上表面、以及該第一金屬層的一上表面共平面。
  20. 如請求項17所述之方法，其中該第一孔洞的一底部使該基板中的一介電層暴露，該第三孔洞的一底部使該基板中的一第二金屬層暴露。
TW111139464A 2022-10-18 2022-10-18 半導體裝置及用以形成其之方法 TW202418964A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW111139464A TW202418964A (zh) 2022-10-18 2022-10-18 半導體裝置及用以形成其之方法
US18/074,548 US20240130254A1 (en) 2022-10-18 2022-12-05 Semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111139464A TW202418964A (zh) 2022-10-18 2022-10-18 半導體裝置及用以形成其之方法

Publications (1)

Publication Number Publication Date
TW202418964A true TW202418964A (zh) 2024-05-01

Family

ID=90626172

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111139464A TW202418964A (zh) 2022-10-18 2022-10-18 半導體裝置及用以形成其之方法

Country Status (2)

Country Link
US (1) US20240130254A1 (zh)
TW (1) TW202418964A (zh)

Also Published As

Publication number Publication date
US20240130254A1 (en) 2024-04-18

Similar Documents

Publication Publication Date Title
US10629811B2 (en) Resistance variable memory structure and method of forming the same
CN107887393B (zh) 具有单一底部电极层的存储器装置
CN107393902B (zh) 用于rram技术的金属接合方法
CN104425716B (zh) 电阻式随机存取存储器及其制造方法
CN107046096B (zh) 半导体结构及其制造方法
TWI569272B (zh) 電阻式隨機存取記憶單元與其形成方法
KR102158807B1 (ko) 신규한 저항성 랜덤 액세스 메모리 디바이스
CN109390466A (zh) 电阻式随机存取存储器（rram）单元及其形成方法
KR102342467B1 (ko) 포밍 및 세트 전압을 감소시키기 위한 3d rram 셀 구조물
TW201731089A (zh) 電阻式隨機存取記憶體單元
CN106972038A (zh) 集成电路及形成电阻式随机存取存储器单元的方法
TWI711197B (zh) 記憶體單元、記憶體裝置、以及製造記憶體裝置的方法
TW201828515A (zh) 電阻式記憶體及其製作方法
KR102171619B1 (ko) 신규한 저항성 랜덤 액세스 메모리 디바이스
US11430953B2 (en) Resistive random access memory device
TWI508339B (zh) 半導體結構與電阻可變記憶結構的形成方法
TW202109767A (zh) 記憶胞、記憶體器件及用於形成記憶體器件的方法
CN111584711A (zh) 一种rram器件及形成rram器件的方法
TW201926751A (zh) 記憶單元及記憶體裝置
US11335730B2 (en) Vertical resistive memory device with embedded selectors
TW202418964A (zh) 半導體裝置及用以形成其之方法
US20220085288A1 (en) Rram bottom electrode
US20230413582A1 (en) Semiconductor device and method for fabricating the same
JP2015146343A (ja) 不揮発性記憶装置およびその製造方法
US20230138593A1 (en) Semiconductor device and method for manufacturing the same