TW202416447A

TW202416447A - 半導體結構及其製造方法

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Publication number: TW202416447A
Application number: TW112108173A
Authority: TW
Inventors: 饒孟桓; 黃麟淯; 蘇煥傑
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-06-28
Filing date: 2023-03-07
Publication date: 2024-04-16

Abstract

一種半導體結構之製造方法，包括：提供具有閘極結構、源極/汲極電極、第一及第二蝕刻停止層(ESL)及第一及第二層間介電(ILD)層的結構。上述方法包括：形成並透過第一蝕刻罩幕對第二層間介電(ILD)層、第二蝕刻停止層(ESL)及第一層間介電(ILD)層進行第一蝕刻以形成第一溝槽；在第一溝槽內沉積第三介電層；形成並透過第二蝕刻罩幕對第二層間介電(ILD)層、第二蝕刻停止層(ESL)、第一層間介電(ILD)層及第一蝕刻停止層(ESL)進行第二蝕刻，以形成第二溝槽。第二溝槽露出一些源極/汲極，而第三介電層則抵抗第二次蝕刻。上述方法更包括：將金屬層沉積至第二溝槽內。

Description

半導體結構及其製造方法

本發明實施例係關於一種半導體技術，且特別是關於一種半導體結構及其製造方法。

半導體積體電路(IC)行業經歷了快速的增長。積體電路材料及設計方面的技術進步產生了一代又一代的積體電路，其中每一代都具有比前一代更小、更複雜的電路。在積體電路的發展過程中，功能密度(即，每個晶片面積上內連接裝置的數量)普遍增加，而幾何尺寸(即，使用製造製程可以形成的最小部件(或線路))卻在減少。這種微縮化製程通常透過提高生產效率及降低相關成本而提供好處。這種微縮化也增加了製程及製造積體電路的複雜性，為了實現這些進展，需要在積體電路製程及製造方面有類似的發展。

舉例來說，當持續微縮化時，相鄰的源極/汲極(S/D)接點之間的隔離成為一個問題。非常需要增加相鄰源極/汲極(S/D)接點之間的隔離的方法及結構。

在一些實施例中，提供一種半導體結構之製造方法。上述方法包括：提供一結構，具有複數個閘極結構、與閘極結構相鄰的複數個源極/汲極電極、位於源極/汲極電極及閘極結構上的一第一蝕刻停止層、位於第一蝕刻停止層上的一第一層間介電層、位於閘極結構、第一蝕刻停止層及第一層間介電層上的一第二蝕刻停止層以及位於第二蝕刻停止層上的一第二層間介電層；形成一第一蝕刻罩幕，其在第二層間介電層上提供複數個第一開口；經由第一開口對第二層間介電層、第二蝕刻停止層及第一層間介電層進行一第一蝕刻，以形成複數個第一溝槽；沉積一第三介電層於第一溝槽內，其中第三介電層具有與第二層間介電層不同的材料；形成一第二蝕刻罩幕，其提供露出部分的第二層間介電層及部分的第三介電層的複數個第二開口；經由第二開口對第二層間介電層、第二蝕刻停止層、第一層間介電層及第一蝕刻停止層進行一第二蝕刻，以形成複數個第二溝槽，其中第二溝槽露出一些源極/汲極電極，其中第三介電層抵抗第二蝕刻；以及沉積一金屬層至第二溝槽內。

在一些實施例中，提供一種半導體結構之製造方法。上述方法包括：提供一結構，具有複數個半導體鰭部、相鄰於半導體鰭部的下部的一隔離結構、位於半導體鰭部上的複數個源極/汲極電極、位於半導體鰭部的複數個通道區上的複數個閘極結構、位於源極/汲極電極、隔離結構及閘極結構上的一第一蝕刻停止層、位於第一蝕刻停止層上的一第一層間介電層、位於閘極結構、第一蝕刻停止層及第一層間介電層上的一第二蝕刻停止層以及位於第二蝕刻停止層上的一第二層間介電層；形成一第一蝕刻罩幕，其在第二層間介電層上提供複數個第一開口；經由第一開口對至少第二層間介電層、第二蝕刻停止層及第一層間介電層進行一第一蝕刻，以形成複數個第一溝槽；以材料不同於第二層間介電層的一或多個第三介電層填充第一溝槽；形成一第二蝕刻罩幕，其在第二層間介電層及一或多個第三介電層的正上方提供複數個第二開口；經由第二開口對至少第二層間介電層、第二蝕刻停止層、第一層間介電層及第一蝕刻停止層進行一第二蝕刻，以形成複數個第二溝槽，其露出一些源極/汲極電極，其中第二蝕刻調整為未蝕刻一或多個第三介電層；以及形成複數個源極/汲極接觸插塞於第二溝槽內。

在一些實施例中，提供一種半導體結構，包括：複數個閘極結構；複數個源極/汲極電極，相鄰於閘極結構；一第一蝕刻停止層，位於源極/汲極電極及閘極結構上；一第一層間介電層，位於第一蝕刻停止層上；一第二蝕刻停止層，位於閘極結構、第一蝕刻停止層及第一層間介電層上；一第二層間介電層，位於第二蝕刻停止層上；複數個第一介電結構，從上視來看，其設置在閘極結構中的相鄰者之間，並從第二層間介電層的上表面垂直延伸至第一層間介電層內或下方的一點；以及複數個源極/汲極接點，延伸穿過第一及第二層間介電層以及第一及第二蝕刻停止層並落在一些源極/汲極電極上。

以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。

再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“之上”、“上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。此外，當用“大約”、“近似”等描述一數值或數值範圍時，除非另有規定，否則該用語包括在所描述的數值的某些變異(如+/-10%或其他變異)範圍內的數值，此符合所屬領域具有通常知識者在此所述的具體技術知識。舉例來說，用語“約5nm”可以包括從4.5nm至5.5nm、4.0nm至5.0nm等的尺寸範圍。

本揭露係有關於一種半導體裝置及其製造方法，特別是有關於一種關於源極/汲極(S/D)接點及其形成方法。在本揭露內容中，源極/汲極(S/D)可指電晶體的源極或汲極，單獨或一起則取決於上下文。源極/汲極(S/D)接點是指落在源極/汲極(S/D)電極或區域上的金屬接點或金屬化合物。形成源極/汲極(S/D)接點通常包括各種製程。其中之一製程是透過蝕刻罩幕來蝕刻在源極/汲極(S/D)電極上的一介電層，以便源極/汲極(S/D)電極可以露出來而與源極/汲極(S/D)接點進行連接。介電層的蝕刻可為異向性或等向性。有時，部分的蝕刻罩幕可能很窄，例如等於或接近製程的關鍵圖形尺寸(critical dimension, CD)，這些蝕刻罩幕的狹窄部分可能在蝕刻製程之前或期間剝落。因此，兩個接觸孔可能意外地合併成一個，兩源極/汲極(S/D)接點會意外地發生短路。本揭露透過使用一種製程解決了上述問題及其他問題，上述製程包括在設計為分離源極/汲極(S/D)接點的地方形成一或多個插塞介電層，形成圖案化罩幕，並透過使用圖案化罩幕及一或多個插塞介電層共同作為蝕刻罩幕來進行蝕刻製程，以形成源極/汲極(S/D)接觸孔。由於一或多個插塞介電層的存在，因此根據設計，源極/汲極(S/D)接點安全地相互隔離。

所揭露的方法及結構可應用於具有鰭式場效電晶體(FinFET)、閘極全繞式(gate-all-around, GAA)電晶體或其他類型電晶體的積體電路。閘極全繞式(GAA)電晶體是指具有圍繞電晶體通道的閘極堆疊(包括閘極電極及閘極介電層)的電晶體，例如垂直堆疊的全閘極水準奈米線或奈米片金屬氧化物半導體場效電晶體(MOSFET)裝置。以下將參照第2A至14C圖進一步說明本揭露內容的各個型態，圖中說明了具有鰭式場效電晶體(FinFET)的示例積體電路。所屬技術領域中具有通常知識者應該理解，可以很容易地將本揭露內容作為設計或修改其他結構(例如，具有閘極全繞式(GAA)電晶體的積體電路(IC))的基礎，以實現相同的目的及/或實現本文所述的實施例的相同優點。

第1A及1B圖繪示出根據本揭露的各個型態，形成半導體裝置200(或半導體結構200)的方法10的流程圖。上述方法10僅為示例，且未將本揭露的內容侷限在申請專利範圍中明確敘述的範圍之外。可以在方法10之前、期間及之後提供額外的操作，並且所述的一些操作可以替換、去除或重置，以用於上述方法的額外實施例。以下結合第2A至14C圖所述方法10，說明了製造過程各個階段的部分的半導體裝置20。特別是，第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A及14A圖是部分的半導體裝置200的平面示意圖；第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B及14B圖分別是部分的半導體裝置200沿第2A至14A圖中“B至B”線的剖面示意圖。第2C、3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C及14C分別是分別是部分的半導體裝置200沿第2A至14A圖中“C-C”線的剖面示意圖。“B至B”線是沿通道長度(或閘極長度，Lg)方向，而“C-C”線是垂直於通道長度方向。

所提供的半導體裝置200是為了說明性問題，而非需將本揭露的實施例侷限在任何數量的裝置、任何數量的區域、或任何結構或區域的配置。再者，半導體裝置200可為在積體電路(IC)的製程過程中所製造的中間裝置，或其一部分，其可以包括靜態隨機存取記憶體(static random access memory, SRAM)及/或邏輯電路、被動元件(例如，電阻器、電容器及電感器)以及主動元件(例如，p型場效應電晶體(PFET)、n型場效應電晶體(NFET)、多閘極場效應電晶體(例如，鰭式場效應電晶體(FinFET)及閘極全繞式裝置)、金屬氧化物半導體場效應電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元以及其組合。在第2A至14C圖中所繪的半導體裝置200具有鰭式場效應電晶體(FinFET)。在其他實施例中，半導體裝置200可以具有閘極全繞式(GAA)或其他類型的電晶體。為了清楚起見，已簡化第2A至14C圖，以便更好地理解本揭露的發明概念。在半導體裝置200中可以加入其他特徵部件，並且在半導體裝置200的其他實施例中可以替換、修改或去除以下所述的一些特徵部件。

在操作步驟12中，方法10(第1A圖)提供半導體裝置200的一中間結構，其一實施例繪示於第2A至2C圖。請參照第2A至2C圖，半導體裝置200包括一基底201及形成在基底201內或基底上的各種特徵部件。在所繪示實施例中，半導體裝置200包括從基底201突出的半導體鰭部202及設置在半導體鰭部202上的源極/汲極(S/D)電極260。半導體鰭部202沿“X”方向縱向延伸。半導體鰭部202包括通道區204，每個通道區連接兩個源極/汲極(S/D)電極260並作為電晶體通道。半導體裝置200更包括隔離結構203(例如，淺溝槽隔離(shallow trench isolation, STI))，將主動區(例如，半導體鰭部202)彼此隔離。在電晶體為閘極全繞式(GAA)電晶體的另一實施例中，通道區204包括垂直堆疊的多個半導體通道。半導體裝置200更包括位於通道區204上方的閘極結構240，以及閘極結構240側壁上的閘極間隙壁247。閘極結構240設置在隔離結構203的上方及通道區204的三個側面上。在所繪示的實施例中，半導體裝置200更包括位於閘極結構240的一閘極蓋層357、一第一蝕刻停止層(ESL)269、一第一層間介電(ILD)層270、一第二蝕刻停止層(ESL) 369、一第二層間介電(ILD)層370。下面將進一步說明這些部件。

在一實施例中，基底201為塊材矽基底(即，包括塊材單晶矽)。在各種實施例中，基底201可以包括其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP，或其組合。在另一實施例中，基底201為絕緣體上覆半導體基底，例如絕緣體上覆矽(silicon-on-insulator, SOI)基底，絕緣體上覆矽鍺(silicon germanium-on-insulator, SGOI)基底或絕緣體上覆鍺(germanium-on-insulator, GOI)基底。

半導體鰭部202可以包括一或多個半導體材料層，例如矽或矽鍺。半導體鰭部202可以透過任何合適的方法形成。舉例來說，半導體鰭部202可以使用一或多道微影製程進行圖案化，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影及自對準製程，允許形成的圖案具有，例如，比使用單一直接微影製程可獲得的更小的間距。舉例來說，在一實施例中，在基底上形成犧牲層，並使用微影製程進行圖案化。使用自對準製程在圖案化的犧牲層旁側形成間隔物。然後去除犧牲層，餘留的間隔物或芯軸可作為罩幕部件，用於圖案化半導體鰭部202。舉例來說，罩幕部件可用於在基底201上或基底201內的半導體層內蝕刻出凹槽，而在基底201上留下半導體鰭部202。

隔離結構203可以包括氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(fluoride-doped silicate glass, FSG)、低k值介電材料及/或其他合適的絕緣材料。在一實施例中，隔離結構203是透過在基底201內或上方蝕刻出溝槽(例如，作為形成半導體鰭部202的一部分的製程)，用絕緣材料填充溝槽，並對絕緣材料進行化學機械平坦化(chemical mechanical planarization, CMP)製程及/或回蝕刻製程，留下餘留的絕緣材料作為隔離結構203。其他類型的隔離結構也可能是合適的，例如場氧化物及局部矽氧化(LOCal Oxidation of Silicon, LOCOS)。隔離結構203可以包括多層結構，例如，在基底201及半導體鰭部202的表面上具有一或多個襯層(例如，氮化矽)，並且在一或多個襯層上具有主隔離層(例如，二氧化矽)。

源極/汲極(S/D)電極260包括磊晶生長的半導體材料，例如磊晶生長的矽、鍺或矽鍺。源極/汲極(S/D)電極260可以透過任何磊晶製程形成，包括化學氣相沉積(chemical vapor deposition, CVD)技術(例如，氣相磊晶及/或超高真空化學氣相沉積(UltrA至High Vacuum CVD)、分子束磊晶、其他合適的磊晶生長製程或其組合。源極/汲極(S/D)電極260可以摻雜n型摻雜物及/或p型摻雜物。在一些實施例中，對於n型電晶體，源極/汲極(S/D)電極260包括矽，並可摻雜碳、磷、砷、其他n型摻雜物或其組合(例如，形成Si：C磊晶源極/汲極(S/D)特徵部件、Si：P磊晶源極/汲極(S/D)特徵部件或Si：C：P磊晶源極/汲極(S/D)特徵部件)。在一些實施例中，對於p型電晶體，源極/汲極(S/D)電極260包括矽鍺或鍺，並可摻雜硼、其他p型摻雜物或其組合(例如，形成Si:Ge:B磊晶源極/汲極(S/D)特徵部件)。源極/汲極(S/D)電極260可以包括具有不同摻雜物密度等級的多個磊晶半導體層。在一些實施例中，進行退火處理(例如，快速熱退火(rapid thermal annealing, RTA)及/或鐳射退火)以活化磊晶源極/汲極(S/D)電極260內的摻雜物。在一些實施例中，源極/汲極(S/D)電極260的上表面可為平坦的，在其他一些實施例中可為不平坦的。

在所繪示的實施例中，每個閘極結構240包括一閘極介電層349及一閘極電極350。閘極介電層349可以包括高k值介電材料，例如，HfO ₂、HfSiO、HfSiO ₄、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO ₂、ZrSiO ₂、AlO、AlSiO、Al ₂O ₃、TiO、TiO ₂、LaO、LaSiO、Ta ₂O ₃、Ta ₂O ₅、Y ₂O ₃、 SrTiO ₃, BaZrO、BaTiO ₃(BTO)、(Ba,Sr)TiO ₃(BST)、二氧化鉿-氧化鋁(HfO ₂-Al ₂O ₃)合金、其他合適的高介電材料或其組合。閘極介電層349可以透過化學氧化、熱氧化、原子層沉積(atomic layer deposition, ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。在一些實施例中，每個閘極結構240更包括閘極介電層349及通道區204之間的界面層。界面層可包括二氧化矽、氧化矽或其他合適的材料。在一些實施例中，閘極電極350包括一n型或p型功函數金屬層及一金屬填充層。舉例來說，n型功函數金屬層可以包括具有足夠低的有效功函數的金屬，如鈦、鋁、碳化鉭、氮碳化鉭、氮化矽鉭或其組合。舉例來說，p型功函數金屬層可以包括具有足夠大的有效功函數的金屬，如氮化鈦、氮化鉭、釕、鉬、鎢、鉑或其組合。舉例來說，金屬填充層可以包括鋁、鎢、鈷、銅及/或其他合適的材料。閘極電極350可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍及/或其他合適的製程形成。由於閘極結構240包括高k值介電層及金屬層，其也稱為高k值介電金屬閘極。

在一些實施例中，閘極間隙壁247包括介電材料，例如包括矽、氧、碳、氮、其他合適的材料或其組合的介電材料(例如，氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN))。在一些實施例中，閘極間隙壁247可以包括La ₂O ₃、Al ₂O ₃、ZnO、ZrN、Zr ₂Al ₃O ₉、TiO ₂、TaO ₂、ZrO ₂、HfO ₂、Y ₂O ₃、AlON、TaCN、ZrSi或其他合適的材料。舉例來說，包括矽及氮的介電層(例如，氮化矽層)可以沉積在虛置閘極堆疊上(隨後由高k值金屬閘極240取代)，隨後進行蝕刻(例如，異向性蝕刻)以形成閘極間隙壁247。在一些實施例中，閘極間隙壁247包括多層結構，例如包括氮化矽的第一介電層及包括氧化矽的第二介電層。在一些實施例中，與閘極結構240相鄰形成一組以上的間隙壁物，如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛置間隙壁及/或主間隙壁。在一些實施例中，閘極間隙壁247可以具有例如約1nm至40nm的厚度。

在一些實施例中，閘極蓋層357可以包括鎢(W)、鈷(Co)、釕(Ru)、其他合適的金屬或其組合，並且可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)形成。在一些實施例中，閘極蓋層357的厚度可約在1nm至40nm的厚度。在一實施例中，閘極蓋層357及閘極間隙壁247的上表面實質上為共面的。在一些實施例中，省略了閘極蓋層357。

蝕刻停止層(ESL) 269位在閘極間隙壁247的側壁上，並位在源極/汲極(S/D)電極260上方。層間介電(ILD)層270位在蝕刻停止層(ESL) 269之上，並填充相鄰閘極結構240與源極/汲極(S/D)電極260之間的空間。在一些實施例中，蝕刻停止層(ESL) 269具有順應性形狀，即其在包括隔離結構203、源極/汲極(S/D)電極260及閘極間隙壁247在內的下方結構上具有實質上均勻的厚度。在一實施例中，閘極蓋層357的上表面，或閘極結構240的上表面(若省略閘極蓋層357)，與蝕刻停止層(ESL) 269及層間介電(ILD)層270的最上表面實質上共平面。蝕刻停止層(ESL) 369設置在閘極蓋層357，或在閘極結構240 (若省略閘極蓋層357)、閘極間隙壁247、蝕刻停止層(ESL) 269及層間介電(ILD)層270的上表面上。層間介電(ILD)層370設置在蝕刻停止層(ESL) 369上。在一些實施例中，蝕刻停止層(ESL) 269及369中各者可以包括Si ₃N ₄、SiCN、SiC、SiOC、SiOCN、HfO ₂、ZrO ₂、ZrAlO _x、HfAlO _x、HfSiO _x、Al ₂O ₃或其他合適的材料，並且可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他合適的方法形成。在一些實施例中，層間介電(ILD)層270及370中各者可以包括四乙基正矽酸鹽(tetraethylorthosilicate, TEOS) 形成的氧化物 (例如，使用化學氣相沉積(CVD)使四乙基正矽酸鹽(TEOS)與氧氣反應以沉積氧化矽)、未摻雜的矽酸鹽玻璃或摻雜的氧化矽(例如，硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、摻氟矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、摻硼矽玻璃(boron doped silicon glass, BSG)、低k值介電材料、其他合適的介電材料或其組合。層間介電(ILD)層270及370中各者可以透過電漿增強化學氣相沉積 (plasma enhanced CVD, PECVD)、流動式化學氣相沉積 (flowable CVD, FCVD)或其他合適的方法形成。

在操作步驟14中，方法10(第1A圖)在半導體裝置200上形成一蝕刻罩幕360，如第3A至3C圖中所示。蝕刻罩幕360包括在硬式罩幕層361上的阻劑(或光阻)層363。硬式罩幕層361可以包括無氮抗反射層(nitrogen-free anti-reflection layer, NFARL)、碳摻雜的二氧化矽(例如，SiO ₂:C)、氮化鈦(TiN)、氧化鈦(TiO ₂)、氮化硼(BN)及/或其他合適的材料。操作步驟14包括各種製程，包括沉積、微影及蝕刻製程。舉例來說，操作步驟14可以在半導體裝置200上沉積硬式罩幕層361，並在硬式罩幕層361上旋塗阻劑層363。然後，操作步驟14進行微影製程，包括將阻劑層363以輻射能量(例如，DUV光或EUV光)進行曝光，並在顯影液中對曝光後的阻劑層363進行顯影。顯影之後，阻劑層363圖案化成為阻劑圖案(稱為阻劑圖案363)而提供了各種開口362。開口362位於待形成一或多個插塞介電層273(第5A至5C圖)的區域正上方。然後，經由開口362蝕刻硬式罩幕層361，以形成圖案化的硬式罩幕(稱為硬式罩幕圖案361)。在一些實施例中，阻劑圖案363在硬式罩幕圖案361形成後去除。

在操作步驟16中，在蝕刻罩幕360(硬式罩幕圖案361或硬式罩幕圖案361及阻劑圖案363兩者)到位的情況下，方法10(第1A圖)蝕刻半導體裝置200，以形成溝槽272，如第4A至4C圖中所示。在一實施例中，操作步驟16將一或多道蝕刻製程施加於半導體裝置200。此外，上述一或多道蝕刻製程對層間介電(ILD)層370及270以及蝕刻停止層(ESL) 369及269的材料進行選擇性調整。蝕刻罩幕360會在蝕刻製程期間局部消耗。在一實施例中，蝕刻罩幕360的任何餘留部分可在溝槽272形成後去除。在另一實施例中，蝕刻罩幕360的任何餘留部分可在溝槽272形成後保留，並隨後在研磨一或多個插塞介電層273的化學機械平坦化(CMP)製程中去除(請參照第5A至5C圖)。溝槽272的深度在不同的實施例中會有變化。舉例來說，在第4B至4C圖所繪示的實施例中，溝槽272抵達並露出蝕刻停止層(ESL) 269，並局部進入蝕刻停止層(ESL) 269內。在第10B至10C圖中所繪示的另一實施例中，溝槽272(形成插塞介電層273之處)並未抵達蝕刻停止層(ESL) 269，並停止在層間介電(ILD)層270內。在第12B至12C圖中所繪示的又另一實施例中，溝槽272(形成插塞介電層273之處)完全穿過蝕刻停止層(ESL) 269並露出源極/汲極(S/D)電極260及/或隔離結構203。再者，溝槽272形成了錐形側壁。側壁的角度將在說明第9A至9C圖時描述。另外，溝槽272的側壁在各種實施例中可為平坦的或否，取決於層間介電(ILD)層370及270以及蝕刻停止層(ESL) 369及269的材料以及所使用的蝕刻劑。舉例來說，當使用單一蝕刻製程來蝕刻層間介電(ILD)層370及270以及蝕刻停止層(ESL) 369及269時，由於層間介電(ILD)層370及270以及蝕刻停止層(ESL) 369及269中的不同材料，溝槽272的側壁可能為不平坦的。

在操作步驟18中，方法10(第1A圖)在半導體裝置200上沉積一或多個插塞介電層(或介電插塞)273並填充溝槽272，如第5A至5C圖所示。在一實施例中，在操作步驟18之前，完全去除圖案化的硬式罩幕361。在另一實施例中，在操作步驟18之前，未去除圖案化的硬式罩幕361或其一部分。介電插塞273或至少其頂部部分包括一材料不同於層間介電(ILD)層370中所包括的材料，以便在後續的蝕刻製程中實現蝕刻選擇性(在以下操作步驟22中說明)。在一實施例中，介電插塞273包括La ₂O ₃、Al ₂O ₃、AlON、ZrO ₂、HfO ₂、Si ₃N ₄、ZnO、ZrN、ZrAlO、TiO ₂、Ta ₂O ₅、Y ₂O ₃、TaCN、SiOCN、SiOC、SiCN或其組合。介電插塞273可以使用CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合適的方法或其組合進行沉積。隨後，方法10(第1A圖)在操作步驟18中對介電插塞273及圖案化的硬式罩幕361(若存在)進行化學機械平坦化(CMP)製程，直至露出層間介電(ILD)層370，如第5B至5C圖所示。在一實施例中，層間介電(ILD)層370作為化學機械平坦化(CMP)的停止層。介電插塞273的餘留部分填滿溝槽272。

在操作步驟20中，方法10(第1A圖)在層間介電(ILD)層370及介電插塞273上形成一第二蝕刻罩幕463，如第6A至6C圖所示。在一實施例中，蝕刻罩幕463包括在硬式罩幕圖案上的阻劑圖案，如蝕刻罩幕360。在另一實施例中，蝕刻罩幕463只包括阻劑圖案。蝕刻罩幕463可以用沉積、微影及蝕刻製程形成，如操作步驟14所述的那些。蝕刻罩幕463在待形成一或多個源極/汲極(S/D)接點282(第8A至8C圖)的區域的正上方提供各種開口464。蝕刻罩幕463覆蓋了閘極結構240及閘極間隙壁247，使其不受後續蝕刻製程的影響。此外，開口464與插塞介電層273對齊。換言之，經由開口464露出插塞介電層273或其主要部分。

在操作步驟22中，方法10(第1B圖)蝕刻層間介電(ILD)層370及270以及蝕刻停止層(ESL) 369及269，以露出源極/汲極(S/D)電極260，形成源極/汲極(S/D)接觸孔465，如第7A至7C圖所示。在蝕刻製程期間，插塞介電層273及蝕刻罩幕463共同作為蝕刻罩幕，其提供了製造製程的餘裕，並防止與其他方法相關的硬式罩幕剝離問題。以第7C圖中的插塞介電層273(右)為例，插塞介電層273沿“X”及“Y”方向的長度可以非常小，例如等於或接近製造製程的關鍵圖形尺寸(CD)。在一些方法中，使用一個小的硬式罩幕來代替插塞介電層273。在蝕刻製程期間，小的硬式罩幕可能會剝落，例如，由於黏著力不足、過多橫向蝕刻等原因。當這種情況發生時，第7C圖右側的兩個接觸孔會變成一個，引發短路缺陷。相較之下，使用介電插塞273不存在此種剝離問題，因為插塞介電層273深深形成於介電層370、270、369及269內。

將介電插塞273及蝕刻罩幕463共同作為蝕刻罩幕的另一個優點是減輕長與短接觸孔465(其長度在第7A圖中定義為沿“Y”方向)之間的蝕刻負載效應。一般來說，在蝕刻製程中，一些高分子(例如，含有F、N、O及/或其他材料的高分子)可能會在產生接觸孔的側壁上。上述高分子可以減緩沿“X”方向的橫向蝕刻。一般來說，接觸孔越長，深寬比(定義為接觸孔的高度除以接觸孔的長度)就越低。一般來說，接觸孔的深寬比越低，在蝕刻製程中在接觸孔的側壁上產生的高分子就越多，而沿“X”方向的橫向蝕刻就越少。因此，當兩個接觸孔的深寬比有較大差異時，它們沿“X”方向的尺寸也可能有較大差異。當使用硬式罩幕代替介電插塞273時，由於硬式罩幕將形成在層間介電(ILD)層370上方，所以在沿“C-C” 線的剖面示意圖中，接觸孔(在蝕刻期間)將具有比本實施例更高的深寬比。相反，如第6C圖所示，在沿“C-C” 線的剖面示意圖中沒有硬式罩幕。因此，使用本實施例，不同接觸孔的深寬比具有較小的差異，使得接觸孔的寬度沿“X”方向的差異較小。

在操作步驟24中，方法10(第1B圖)去除蝕刻罩幕463，例如，使用阻劑剝離、蝕刻及/或其他合適的方法。

在操作步驟26中，方法10(第1B圖)在接觸孔465內形成各種結構。舉例來說，方法10可以在接觸孔465的側壁上形成襯層281，在接觸孔465的底部形成矽化物層280，並在矽化物層280及襯層281上形成源極/汲極(S/D)接點282(或源極/汲極(S/D)接觸插塞282)，如第8A至8C圖所示。襯層281可包括La ₂O ₃、Al ₂O ₃、AlON、ZrO ₂、HfO ₂、Si ₃N ₄、ZnO、ZrN、ZrAlO、TiO ₂、Ta ₂O ₅、Y ₂O ₃、TaCN、SiOCN、SiOC、SiCN或其組合，並可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、其他合適的方法或其組合進行沉積。襯層281可以沿著接觸孔465的表面(包括接觸孔465的底部)沉積，然後再回蝕刻。襯層281厚度可約在1nm至5nm。在一些實施例中，省略了襯層281。

為了形成矽化物層280，方法10可以將一或多種金屬沉積至接觸孔465內，對半導體裝置200進行退火處理，以引起一或多種金屬與源極/汲極(S/D)電極260之間的反應，因而產生矽化物層280，並且去除一或多種金屬的未反應部分，在接觸孔465內留下矽化物層280。矽化層280可以包括矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)或其他合適的化合物。在一些實施例中，省略了矽化物層280。

在一些實施例中，源極/汲極(S/D)接點282可以包括鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、銅(Cu)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)或其他金屬，並且可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他合適製程形成。在一些實施例中，源極/汲極(S/D)接點282包括作為外層的阻障層，並且阻障層可以包括TiN、TaN、TiSiN或其他合適的材料。

在一實施例中，方法10在操作步驟26中進行化學機械平坦化(CMP)製程，以去除半導體裝置200的上表面以上的源極/汲極(S/D)接點282的過量材料。這露出了層間介電(ILD)層370及介電插塞273的上表面，如第8A至8C圖所示。請參照第8A至8C圖，介電插塞273將相鄰的源極/汲極(S/D)接點282彼此隔離。由於介電插塞273在源極/汲極(S/D)接點282之前形成，並作為源極/汲極(S/D)接點282的阻斷特徵部件(或隔離器)，其也稱為預阻斷或反向阻斷介電插塞，並且源極/汲極(S/D)接點282藉由介電插塞273進行預阻斷或反向阻斷。

在操作步驟28中，方法10(第1B圖)在源極/汲極(S/D)接點282上形成源極/汲極(S/D)接觸介層連接(contact via)480，如第9A至9C圖所示。這牽涉各種製程，包括沉積及蝕刻。舉例來說，方法10可以在層間介電(ILD)層370及介電插塞273上形成一或多個介電層470，進行蝕刻製程以在源極/汲極(S/D)接點282上方形成介層孔，並在介層孔內沉積源極/汲極(S/D)接觸介層連接480。介電層470可以包括類似於層間介電(ILD)層370及/或蝕刻停止層(ESL) 369的介電材料。源極/汲極(S/D)接觸介層連接480可包括一或多種導電材料，例如Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、TaN、Ni、TiSiN或其組合，並可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍及/或其他合適的製程形成。源極/汲極(S/D) 接觸介層連接480穿透位於源極/汲極(S/D)接點282頂部的介電層470，並與源極/汲極(S/D)接點282進行電性接觸。在一些實施例中，源極/汲極(S/D)接觸介層連接480可局部落在插塞介電層273上，並可與介電插塞273直接接觸。

請參照第9A至9C圖，在一實施例中，介電插塞273具有厚度T1(沿“Z”方向)，其約在40nm至100nm的範圍。再者，介電插塞273具有傾斜的側壁，其與溝槽272的傾斜側壁相同(請參照第4A至4C圖)。在沿“B-B”線的剖面示意圖中(第9B圖)，介電插塞273與層間介電(ILD)層370的上表面形成一角度α1，並與蝕刻停止層(ESL) 269的上表面(或層間介電(ILD)層370的下表面)形成一個角度α2。在一實施例中，角度α1可以約在90.5度至100度的範圍，而角度α2可約在80度至89.5度的範圍。在沿“C-C”線的剖面示意圖中(第9C圖)，介電插塞273與層間介電(ILD)層370的上表面(或源極/汲極(S/D)接點282的上表面)形成一個角度α3，而與蝕刻停止層(ESL) 269的上表面(或層間介電(ILD)層370的下表面)形成一個角度α4。在一實施例中，角度α3可約在90.5度至100度的範圍，而角度α4可約在80度至89.5度的範圍。傾斜的側壁及上述角度改善了溝槽272的介電填充，因而使形成的介電插塞273沒有空孔。

在操作步驟30中，方法10(第1B圖)對半導體裝置200進行進一步的製造。舉例來說，方法10可形成閘極介層連接落在閘極結構240及/或閘極蓋層357上。方法10還可以在介電層470及源極/汲極(S/D)接觸介層連接480上形成多層內連接結構。

第10A至10C圖繪示出半導體裝置200的另一實施例。在此實施例中，溝槽272(請參照第4A至4C圖)並未抵達蝕刻停止層(ESL) 269，並停止在層間介電(ILD)層270內。因此，介電插塞273並未抵達蝕刻停止層(ESL) 269，並且介電插塞273的下表面高於層間介電(ILD)層270的下表面一距離P1。在一實施例中，距離P1約在1nm至30nm的範圍。再者，在第10B至10C圖所繪示的實施例中，介電插塞273的下表面低於層間介電(ILD)層270的上表面。在另一實施例中，介電插塞273的下表面可高於層間介電(ILD)層270的上表面或高於蝕刻停止層(ESL) 269的最上表面。由於本實施例中的溝槽272淺於第9A至9C圖所示的實施例，本實施例使溝槽272的介電填充更加容易。本實施例的其他型態相同於第9A至9C圖所示的實施例。

第11A至11C圖繪示出半導體裝置200的另一實施例。在此實施例中，局部蝕刻溝槽272(請參照第4A至4C圖)至蝕刻停止層(ESL) 269內。如此一來，介電插塞273也局部位在蝕刻停止層(ESL) 269內，且介電插塞273的下表面低於層間介電(ILD)層270的下表面，高於蝕刻停止層(ESL) 269的最下表面。另外，介電插塞273的下表面高於源極/汲極接觸282的下表面。本實施例的其他型態相同於第9A至9C圖所示的實施例。

第12A至12C圖繪示出半導體裝置200的另一實施例。在此實施例中，溝槽272(請參照第4A至4C圖)完全穿過蝕刻停止層(ESL) 269。如此一來，介電插塞273完全穿透蝕刻停止層(ESL) 269，且介電插塞273的下表面直接接觸源極/汲極(S/D)電極260及/或隔離結構203。本實施例的其他型態相同於第9A至9C圖所示的實施例。

第13A至13C圖繪示出半導體裝置200的另一實施例。在此實施例中，各個介電插塞273包括兩部分，即下部273L及上部273U。下部273L首先沉積至溝槽272內，然後上部273U沉積在下部273L的頂部。在一實施例中，兩部分273L及273U包括不同的絕緣材料。舉例來說，下部273L可以包括比上部273U的材料更適合填充窄孔的材料，而上部273U可以包括比下部273L相對於層間介電(ILD)層370提供更大蝕刻選擇性的材料。在不同實施例中，上部273U可包括La ₂O ₃、Al ₂O ₃、AlON、ZrO ₂、HfO ₂、Si ₃N ₄、ZnO、ZrN、ZrAlO、TiO ₂、Ta ₂O ₅、Y ₂O ₃、TaCN、SiOCN、SiOC、SiCN或其組合，而下部273L可以包括La ₂O ₃、Al ₂O ₃、AlON、ZrO ₂、HfO ₂、Si ₃N ₄、ZnO、ZrN、ZrAlO、TiO ₂、Ta ₂O ₅、Y ₂O ₃、TaCN、SiOCN、SiOC、SiCN或其組合，與上部273U的材料不同。再者，在第13B至13C圖所繪示的實施例中，下部273L的上表面低於層間介電(ILD)層270的上表面。在其他實施例中，下部273L的上表面可以高於層間介電(ILD)層270的上表面或高於蝕刻停止層(ESL) 269的最上表面。上部273U具有厚度T2，在不同的實施例中，其可約在10nm至30nm的範圍。在不同的實施例中，下部273L具有厚度T3，其可約在10nm至30nm的範圍。本實施例的其他型態相同於第9A至9C圖所示的實施例(例如，傾斜的側壁及角度)、第10A至10C圖所示的實施例(例如，下部273L的下表面可高於蝕刻停止層(ESL) 269)、第11A至11C圖所示的實施例(例如，下部273L可局部延伸入蝕刻停止層(ESL) 269)及第12A至12C圖所示的實施例(例如，下部273L可完全穿透蝕刻停止層(ESL) 269並落在源極/汲極(S/D)電極260及/或隔離結構203)相同。

第14A至14C圖繪示出半導體裝置200的另一實施例。在本實施例中，半導體裝置200更包括一介電襯層271，位於各個介電插塞273的側壁及底部上。介電襯層271可以包括Si ₃N ₄、SiCN或其他合適的材料。在一實施例中，介電襯層271包括具有比介電插塞273中的材料更低的介電常數(更低k值)的介電材料。介電襯層271有助於防止介電插塞273的材料遷移至閘極結構240並使其氧化。在一實施例中，介電襯層271的厚度約在1nm至5nm。本實施例的其他型態相同於第9A至9C圖所示的實施例相同(如傾斜的側壁及角度)。再者，介電襯層271可以提供於第10A至10C圖、第11A至11C圖、第12A至12C圖、第13A至13C圖及其變化所示的實施例。一些非限制性的示例繪示於第15至17圖。

儘管並未限制，但本揭露的一或多個實施例為半導體裝置及其形成製程提供了許多好處。舉例來說，本揭露的實施例提供了一種用於形成源極/汲極(S/D)接點的製程。在形成源極/汲極(S/D)接點之前，形成介電插塞，作為相鄰源極/汲極(S/D)接點之間的分離器或隔離器。在形成接觸孔期間，介電插塞有助於防止硬式罩幕剝離問題，並減輕短與長接點之間的蝕刻負載效應。所提供的發明標的可以很容易整合至現有的積體電路(IC)製造流程中，並且可以應用於諸多不同的製程節點。

在一示例型態中，本揭露內容提供一種半導體結構之製造方法，上述方法包括：提供一結構，具有複數個閘極結構、與閘極結構相鄰的複數個源極/汲極電極、位於源極/汲極電極及閘極結構上的一第一蝕刻停止層、位於第一蝕刻停止層上的一第一層間介電層、位於閘極結構、第一蝕刻停止層及第一層間介電層上的一第二蝕刻停止層以及位於第二蝕刻停止層上的一第二層間介電層。上述方法更包括形成一第一蝕刻罩幕，其在第二層間介電層上提供複數個第一開口，以及經由第一開口對第二層間介電層、第二蝕刻停止層及第一層間介電層進行一第一蝕刻，以形成複數個第一溝槽。上述方法更包括沉積一第三介電層於第一溝槽內，其中第三介電層具有與第二層間介電層不同的材料。上述方法更包括：形成一第二蝕刻罩幕，其提供露出部分的第二層間介電層及部分的第三介電層的複數個第二開口，以及經由第二開口對第二層間介電層、第二蝕刻停止層、第一層間介電層及第一蝕刻停止層進行一第二蝕刻，以形成複數個第二溝槽，其中第二溝槽露出一些源極/汲極電極，其中第三介電層抵抗第二蝕刻。上述方法更包括：沉積一金屬層至第二溝槽內。

在一實施例中，上述方法更包括：在沉積金屬層之前去除第二蝕刻罩幕。在另一實施例中，上述方法更包括形成一第三層間介電層於第二層間介電層、第三層介電層及金屬層上；蝕刻第三層間介電層以形成露出金屬層的複數個介層孔；以及形成複數個金屬介層連接於介層孔內。又一實施例中，至少一金屬介層連接設置於第三介電層的正上方。

在上述方法的一實施例中，第一蝕刻也蝕刻第一蝕刻停止層。在另一實施例中，上述方法更包括在沉積第三介電層之前，形成一介電襯層於第一溝槽的表面上，其中第三介電層沉積於介電襯層上。

在上述方法的一些實施例中，第二層間介電層包括SiO ₂，且第三介電層包括La ₂O ₃、Al ₂O ₃、AlON、ZrO ₂、HfO ₂、Si ₃N ₄、ZnO、ZrN、ZrAlO、TiO ₂、Ta ₂O ₅、Y ₂O ₃、TaCN、SiOCN、SiOC或SiCN。在一些實施例中，第三介電層包括一第一子層及位於第一子層上的一第二子層，其中第一子層的上表面低於第二蝕刻停止層的上表面，其中第一及第二子層包括不同的介電材料。

在上述方法的一些實施例中，上述結構更包括一隔離結構相鄰於閘極結構及源極/汲極電極，並位於第一蝕刻停止層下方，其中第一溝槽露出一部分的隔離結構。在一些實施例中，第一溝槽露出源極/汲極中的至少一個。

在另一示例型態中，本揭露提供一種半導體結構之製造方法，上述方法包括：提供一結構，具有複數個半導體鰭部、相鄰於半導體鰭部的下部的一隔離結構、位於半導體鰭部上的複數個源極/汲極電極、位於半導體鰭部的複數個通道區上的複數個閘極結構、位於源極/汲極電極、隔離結構及閘極結構上的一第一蝕刻停止層、位於第一蝕刻停止層上的一第一層間介電層、位於閘極結構、第一蝕刻停止層及第一層間介電層上的一第二蝕刻停止層以及位於第二蝕刻停止層上的一第二層間介電層。上述方法更包括形成一第一蝕刻罩幕，其在第二層間介電層上提供複數個第一開口；經由第一開口對至少第二層間介電層、第二蝕刻停止層及第一層間介電層進行一第一蝕刻，以形成複數個第一溝槽；以材料不同於第二層間介電層的一或多個第三介電層填充第一溝槽；形成一第二蝕刻罩幕，其在第二層間介電層及一或多個第三介電層的正上方提供複數個第二開口；經由第二開口對至少第二層間介電層、第二蝕刻停止層、第一層間介電層及第一蝕刻停止層進行一第二蝕刻，以形成複數個第二溝槽，其露出一些源極/汲極電極，其中第二蝕刻調整為未蝕刻一或多個第三介電層；以及形成複數個源極/汲極接觸插塞於第二溝槽內。

在一實施例中，上述方法更包括在以一或多個第三介電層填充第一溝槽之前，去除第一蝕刻罩幕。

在另一實施例中，以一或多個第三介電層填充第一溝槽包括沉積上述一或多個第三介電層至第一溝槽內及於第二層間介電層上，以及對上述一或多個第三介電層進行化學機械平坦化(CMP)製程。

在一些實施例中，上述一或多個第三介電層與第一蝕刻停止層直接接觸。在一些實施例中，一或多個第三介電層與隔離結構直接接觸。

在另一示例型態中，本揭露提供一種半導體結構。上述半導體結構包括：複數個閘極結構；複數個源極/汲極電極，相鄰於閘極結構；一第一蝕刻停止層，位於源極/汲極電極及閘極結構上；一第一層間介電層，位於第一蝕刻停止層上；一第二蝕刻停止層，位於閘極結構、第一蝕刻停止層及第一層間介電層上；一第二層間介電層，位於第二蝕刻停止層上；複數個第一介電結構，從上視來看，其設置在閘極結構中的相鄰者之間，並從第二層間介電層的上表面垂直延伸至第一層間介電層內或下方的一點；以及複數個源極/汲極接點，延伸穿過第一及第二層間介電層以及第一及第二蝕刻停止層並落在一些源極/汲極電極上。

在一些實施例中，半導體結構更包括：一第三層間介電層，位於第二層間介電層、第一介電結構及源極/汲極接點上；以及複數個金屬介層連接，位於第三層間介電層內，並落在源極/汲極接點上。又一實施例中，金屬介層連接中的至少一者設置於第一介電結構的其中一者正上方。

在一些實施例中，半導體結構更包括：一隔離結構，相鄰於閘極結構及源極/汲極電極，並位於第一蝕刻停止層下方，其中第一介電結構中的其中一者與隔離結構直接接觸。在一些實施例中，第一介電結構的其中一者與源極/汲極電極的其中一者直接接觸。

以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。

10:方法 12, 14, 16, 18, 20, 22, 24, 26, 28, 30:操作步驟 200:半導體裝置/半導體結構 201:基底 202:半導體鰭部 203:隔離結構 204:通道區 240:閘極結構 247:閘極間隙壁 260:源極/汲極(S/D)電極 269, 369:蝕刻停止層(ESL) 270, 370:層間介電(ILD)層 271:介電襯層 272:溝槽 273:插塞介電層/介電插塞 273L:下部 273U:上部 280:矽化物層 281:襯層 282:源極/汲極(S/D)接點/源極/汲極(S/D)接觸插塞 349:閘極介電層 350:閘極電極 357:閘極蓋層 360:蝕刻罩幕 361:硬式罩幕層 362, 464:開口 363:阻劑層/阻劑圖案 463:(第二)蝕刻罩幕 465:接觸孔 470:介電層 480:源極/汲極(S/D)接觸介層連接 P1:距離 T1, T2, T3:厚度 α1, α2, α3, α4:角度

第1A及1B圖繪示出根據本揭露的實施例之半導體裝置的形成方法流程圖。第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A及14A圖繪示出根據本揭露的實施例之第1A及1B圖中的方法在各個製造階段期間部分的半導體裝置的平面示意圖。第2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B及14B圖分別繪示出根據本揭露的實施例之第1A及1B圖中方法在各種製造階段期間沿第2A至14A圖的B至B線的部分的半導體裝置的剖面示意圖。第2C、3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C及14C圖分別繪示出根據本揭露的實施例之第1A及1B圖中方法在各種製造階段期間沿第2A至14A圖的C-C線的部分的半導體裝置的剖面示意圖。第15、16及17圖分別繪示出根據本揭露的實施例之第1A及1B圖中方法在各種製造階段期間沿第2A的B至B線的部分的半導體裝置的剖面示意圖。

200:半導體裝置/半導體結構

201:基底

202:半導體鰭部

203:隔離結構

204:通道區

240:閘極結構

247:閘極間隙壁

260:源極/汲極(S/D)電極

269,369:蝕刻停止層(ESL)

270,370:層間介電(ILD)層

273:插塞介電層/介電插塞

280:矽化物層

281:襯層

282:源極/汲極(S/D)接點/源極/汲極(S/D)接觸插塞

349:閘極介電層

350:閘極電極

357:閘極蓋層

470:介電層

480:源極/汲極(S/D)接觸介層連接

α1,α2:角度

Claims

一種半導體結構之製造方法，包括：提供一結構，具有複數個閘極結構、與該等閘極結構相鄰的複數個源極/汲極電極、位於該等源極/汲極電極及該等閘極結構上的一第一蝕刻停止層、位於該第一蝕刻停止層上的一第一層間介電層、位於該等閘極結構、該第一蝕刻停止層及該第一層間介電層上的一第二蝕刻停止層以及位於該第二蝕刻停止層上的一第二層間介電層；形成一第一蝕刻罩幕，其在該第二層間介電層上提供複數個第一開口；經由該等第一開口對該第二層間介電層、該第二蝕刻停止層及該第一層間介電層進行一第一蝕刻，以形成複數個第一溝槽；沉積一第三介電層於該等第一溝槽內，其中該第三介電層具有與該第二層間介電層不同的材料；形成一第二蝕刻罩幕，其提供露出部分的該第二層間介電層及部分的該第三介電層的複數個第二開口；經由該等第二開口對該第二層間介電層、該第二蝕刻停止層、該第一層間介電層及該第一蝕刻停止層進行一第二蝕刻，以形成複數個第二溝槽，其中該等第二溝槽露出一些該等源極/汲極電極，其中該第三介電層抵抗該第二蝕刻；以及沉積一金屬層至該等第二溝槽內。
如請求項1之半導體結構之製造方法，更包括：在沉積該金屬層之前去除該第二蝕刻罩幕。
如請求項1之半導體結構之製造方法，更包括：形成一第三層間介電層於該第二層間介電層、該第三層介電層及該金屬層上；蝕刻該第三層間介電層，以形成露出該金屬層的複數個介層孔；以及形成複數個金屬介層連接於該等介層孔內。
如請求項3之半導體結構之製造方法，其中該等金屬介層連接中的至少一者設置於該第三介電層的正上方。
如請求項1之半導體結構之製造方法，其中該第一蝕刻也蝕刻該第一蝕刻停止層。
如請求項1之半導體結構之製造方法，更包括：在沉積該第三介電層之前，形成一介電襯層於該等第一溝槽的表面上，其中該第三介電層沉積於該介電襯層上。
如請求項1之半導體結構之製造方法，其中該第二層間介電層包括：SiO ₂，且該第三介電層包括：La ₂O ₃、Al ₂O ₃、AlON、ZrO ₂、HfO ₂、Si ₃N ₄、ZnO、ZrN、ZrAlO、TiO ₂、Ta ₂O ₅、Y ₂O ₃、TaCN、SiOCN、SiOC或SiCN。
如請求項1之半導體結構之製造方法，其中該第三介電層包括一第一子層及位於該第一子層上的一第二子層，其中該第一子層的上表面低於該第二蝕刻停止層的上表面，其中該第一及該第二子層包括不同的介電材料。
如請求項1之半導體結構之製造方法，其中該結構更包括一隔離結構，相鄰於該等閘極結構及該等源極/汲極電極，並位於該第一蝕刻停止層下方，其中該等第一溝槽露出一部分的該隔離結構。
如請求項1之半導體結構之製造方法，其中該等第一溝槽露出該等源極/汲極中的至少一個。
一種半導體結構之製造方法，包括：提供一結構，具有複數個半導體鰭部、相鄰於該等半導體鰭部的下部的一隔離結構、位於該等半導體鰭部上的複數個源極/汲極電極、位於該等半導體鰭部的複數個通道區上的複數個閘極結構、位於該等源極/汲極電極、該隔離結構及該等閘極結構上的一第一蝕刻停止層、位於該第一蝕刻停止層上的一第一層間介電層、位於該等閘極結構、該第一蝕刻停止層及該第一層間介電層上的一第二蝕刻停止層以及位於該第二蝕刻停止層上的一第二層間介電層；形成一第一蝕刻罩幕，其在該第二層間介電層上提供複數個第一開口；經由該等第一開口對至少該第二層間介電層、該第二蝕刻停止層及該第一層間介電層進行一第一蝕刻，以形成複數個第一溝槽；以材料不同於該第二層間介電層的一或多個第三介電層填充該等第一溝槽；形成一第二蝕刻罩幕，其在該第二層間介電層及該一或多個第三介電層的正上方提供複數個第二開口；經由該等第二開口對至少該第二層間介電層、該第二蝕刻停止層、該第一層間介電層及該第一蝕刻停止層進行一第二蝕刻，以形成複數個第二溝槽，其露出一些該等源極/汲極電極，其中該第二蝕刻調整為未蝕刻該一或多個第三介電層；以及形成複數個源極/汲極接觸插塞於該等第二溝槽內。
如請求項11之半導體結構之製造方法，更包括：在以該一或多個第三介電層填充該等第一溝槽之前，去除該第一蝕刻罩幕。
如請求項11之半導體結構之製造方法，其中以該一或多個第三介電層填充該等第一溝槽包括：沉積該一或多個第三介電層至該等第一溝槽內及於第二層間介電層上；以及對該一或多個第三介電層進行化學機械平坦化製程。
如請求項11之半導體結構之製造方法，其中該一或多個第三介電層與該第一蝕刻停止層直接接觸。
如請求項11之半導體結構之製造方法，其中該一或多個第三介電層與該隔離結構直接接觸。
一種半導體結構，包括：複數個閘極結構；複數個源極/汲極電極，相鄰於該等閘極結構；一第一蝕刻停止層，位於該等源極/汲極電極及該等閘極結構上；一第一層間介電層，位於該第一蝕刻停止層上；一第二蝕刻停止層，位於該等閘極結構、該第一蝕刻停止層及該第一層間介電層上；一第二層間介電層，位於該第二蝕刻停止層上；複數個第一介電結構，從上視來看，其設置在該等閘極結構中的相鄰者之間，並從該第二層間介電層的上表面垂直延伸至該第一層間介電層內或下方的一點；以及複數個源極/汲極接點，延伸穿過該第一及該第二層間介電層以及該第一及該第二蝕刻停止層，並落在一些該等源極/汲極電極上。
如請求項16之半導體結構，更包括：一第三層間介電層，位於該第二層間介電層、該第一介電結構及該等源極/汲極接點上；以及複數個金屬介層連接，位於該第三層間介電層內，並落在該等源極/汲極接點上。
如請求項17之半導體結構，其中該等金屬介層連接中的至少一者設置於該等第一介電結構的其中一者正上方。
如請求項16之半導體結構，更包括：一隔離結構，相鄰於該等閘極結構及該等源極/汲極電極，並位於該第一蝕刻停止層下方，其中該等第一介電結構中的其中一者與該隔離結構直接接觸。
如請求項16之半導體結構，其中該等第一介電結構的其中一者與該等源極/汲極電極的其中一者直接接觸。