TW202414839A - 形成具有矽鍺通道之環繞式閘極裝置 - Google Patents

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Abstract

本文中的實施例包括半導體結構，其可包括用於改良一第一電晶體的切換速度之一半導體結構。該第一電晶體可包括一第一源極/汲極(S/D)、一金屬閘極、在該第一S/D與該金屬閘極之間的一間隔件以及一第一奈米薄片通道。該第一奈米薄片通道可包括：一閘極區段，其具有由該金屬閘極包圍的矽鍺(SiGe)；及一接面區段，其包含由該間隔件包圍的矽。

Description

形成具有矽鍺通道之環繞式閘極裝置
本發明大體上係關於半導體裝置的製造領域，且更特定言之，係關於形成具有在矽中具有一定百分比之鍺的一閘極區段及具有一不同百分比之鍺的一接面區段的一奈米薄片通道。
在製造半導體裝置時，數百萬個裝置可一起位於單個基板上。金屬氧化物半導體場效電晶體(MOSFET)之持續縮放已使得能夠有效控制此等數百萬個裝置。堆疊奈米薄片設計試圖藉由使用若干具有閘極電極之薄通道而繼續改良效能。奈米薄片電晶體通常以Si/SiGe異質結構開始，其中與成品裝置一樣多的層對將具有通道。通道經製造為奈米薄片層，其在晶圓的表面上方累積為毯覆層，其中虛設層替代地製造或生長為通道層之間的毯覆層。
製造該等通道中之一個挑戰為通道材料之選擇及施加。對於nFET (亦即，n+型場效電晶體)裝置，通道之最合乎需要的材料為電子更快地行進之材料(例如，矽)，以使得閘極更快速且高效地接通/斷開通道中之信號。另一方面，pFET裝置應使用電洞更快行進之材料(例如，矽鍺(SiGe))。產生多種類型的通道材料歸因於毯覆式層製造方式而具有挑戰性。
根據本發明之一個實施例，揭示一種用於改良一第一電晶體的切換速度之半導體結構。該第一電晶體可包括一第一源極/汲極(S/D)、一金屬閘極、在該第一S/D與該金屬閘極之間的一間隔件以及一第一奈米薄片通道。該第一奈米薄片通道可包括：一閘極區段，其具有由該金屬閘極包圍的矽鍺(SiGe)；及一接面區段，其包含由該間隔件包圍的矽。SiGe可為均勻的或漸變的，此取決於鍺至經修整矽奈米薄片通道中之擴散。SiGe具有更快回應於第一電晶體內的某些切換條件的特性。舉例而言，當第一電晶體為pFET半導體結構的部分時，SiGe內的電洞移動更快。藉由增大電洞遷移率之速度且降低金屬閘極所使用之信號電壓來總體上改良效能。當第一奈米薄片通道具有閘極區段及接面區段時，則第一奈米薄片通道最初可用已知奈米薄片製造方法製造，且接著隨後在閘極區段內轉換成SiGe。
某些實施例可包括其中第一電晶體為pFET裝置，使得第一電晶體的S/D包括p+材料且鄰近nFET裝置包括n+ S/D材料的結構。第一奈米薄片亦可為堆疊場效電晶體(FET)的部分，使得第二奈米薄片通道與第一奈米薄片通道堆疊以增大整個半導體結構的密度。
某些實施例可包括接面區段接觸第一S/D之定向。接面區段可由間隔件包圍，且與第一S/D的接觸使得存在自第一S/D至奈米薄片通道的電信號且該電信號為強信號。SiGe亦可至少部分地在金屬閘極與接面區段之間，使得接面區段的矽不接觸金屬閘極。SiGe的此組態亦可展示已使用包覆及熱擴散方法製造奈米薄片通道。
根據本發明之一個實施例，揭示一種方法。該方法可包括修整一pFET電晶體之一第一奈米薄片通道的一閘極區段。該奈米薄片通道可由一接面區段處之間隔件支撐。該方法亦可包括：用矽鍺(SiGe)包覆該閘極區段；及使該SiGe之該鍺在該閘極區段內均勻地擴散。包覆及擴散鍺對於電晶體有益，此係由於所得SiGe開關更快，且因此允許信號更快速地且在自金屬閘極遞送的較小電壓/功率下傳遞通過pFET電晶體。
某些實施例可藉由鄰近於或靠近nFET電晶體形成的pFET電晶體形成。可在修整奈米薄片通道期間遮蔽nFET電晶體。可在使鍺在閘極區段內擴散之前或之後移除nFET內的虛設層。此外，某些實施例可包覆及擴散鍺而不使鍺擴散至接面區段中。此提供接面區段與閘極區段之組合物之間相異之益處。
根據本發明之一個實施例，揭示一種半導體結構。該半導體結構可包括在一第一源極/汲極(S/D)與一第二S/D之間的一第一奈米薄片通道。該第一奈米薄片可包括具有矽及第一百分比之鍺的第一接面區段，以及具有第二百分比之鍺的矽鍺(SiGe)的閘極區段。將第一奈米薄片通道劃分成接面區段及閘極區段提供更快切換的益處。舉例而言，當第一電晶體為pFET半導體結構的部分時，SiGe內的電洞移動更快。當第一奈米薄片通道具有閘極區段及接面區段時，則第一奈米薄片通道最初可用已知奈米薄片製造方法製造，且接著隨後在閘極區段內轉換成SiGe。
在以下詳細描述中，參考隨附圖式，該等隨附圖式展示本發明之實施例之特定實例。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐該等實施例，且應理解，在不脫離所描述之實施例的情況下，可利用其他實施例且可進行結構、邏輯及電改變。因此，以下詳細描述不應被視為限制性意義，且所包括之實施例由所附申請專利範圍界定。
本文中揭示所主張結構及方法之詳細實施例；然而，應理解，所揭示實施例僅說明可以各種形式體現的所主張之結構及方法。另外，結合各種實施例給出之實例中之各者意欲為說明性而非限制性的。此外，各圖未必按比例，可誇示一些特徵以展示特定組件之細節。因此，本文中所揭示之特定結構及功能細節不應解釋為限制性的，而僅為用於教示熟習此項技術者以各種方式使用本發明之方法及結構的代表性基礎。亦應注意，相同及對應元件由相同參考編號指代。
在以下描述中，闡述眾多特定細節，諸如特定結構、組件、材料、尺寸、處理步驟及技術，以便提供對本申請案之各種實施例的理解。然而，一般熟習此項技術者應瞭解，可在無此等特定細節之情況下實踐本申請案之各種實施例。在其他情況下，尚未詳細地描述熟知結構或處理步驟以避免混淆本申請案。
本說明書中對「一個實施例」、「一實施例」、「一實例實施例」等之參考指示所描述之實施例可包括特定特徵、結構或特性。此外，此等片語未必指代相同實施例。此外，在結合一實施例來描述一特定特徵、結構或特性時，應主張，無論是否予以明確描述，結合其他實施例實現此特徵、結構或特性在熟習此項技術者之認識範圍內。
在下文中出於描述之目的，術語「右」、「左」、「豎直」、「水平」、「頂部」、「底部」、「下部」、「上部」及其衍生詞應與所揭示之結構及方法相關，如附圖中所定向。術語「上覆」、「頂上」、「定位於……上」或「定位於……頂上」意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如界面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之界面處沒有任何中間導電、絕緣或半導體層之情況下連接。
應理解，當諸如層、區或基板之元件稱作「在」另一元件「上」或「上方」時，其可直接在另一元件上或亦可存在介入元件。相比之下，當元件稱為「直接在」另一元件「上」或「直接在」另一元件「上方」時，不存在介入元件。亦應理解，當一元件稱作「在」另一元件「之下」或「下方」時，該元件可直接在另一元件之下或下方，或可存在介入元件。相比之下，當元件稱作「直接在」另一元件「底下」或「直接在」另一元件「下方」時，不存在介入元件。
關於電晶體及積體電路之製造，主表面係指半導體層之例如在平面製程中在其中及其周圍製造有複數個電晶體的表面。如本文中所使用，術語「豎直」意謂相對於主表面實質上正交，且「水平」意謂實質上平行於主表面。通常，主表面沿著製造有電晶體裝置之單晶矽層之平面。
對於積體電路，裝置組件之遮罩、圖案化及蝕刻使得有可能在微米及奈米尺度下製造半導體裝置。此等小組件大小意謂效能改良在用於完整裝置中之尺寸及材料中需要高精度。對於本發明，改良包括對形成於電晶體裝置之源極/汲極(S/D)之間的通道的改變；詳言之，pFET (p+場效電晶體(FET))裝置之S/D。雖然nFET (n+ FET)裝置依賴於電子的移動以接通或斷開裝置，但pFET裝置使用「電洞」(亦即，缺乏電子之空間)之移動來接通或斷開裝置。此差異意謂自一種材料形成的通道可能使接通/斷開一種類型的裝置的速度變差。由於大多數積體電路係在一個晶片上用nFET及pFET裝置製造，因此本文中所揭示的本發明包括自矽閘極區段轉換為矽鍺(SiGe)閘極區段的pFET通道。自矽閘極區段至SiGe閘極區段的此轉換致能對奈米薄片通道的已知/有效製造，對於具有半導體裝置的nFET裝置及pFET裝置兩者皆具有快速信號切換的附加益處。
現轉至圖式，圖1A至圖1D描繪在一製造階段處之半導體裝置100之橫截面側視圖。半導體裝置100可製造為nFET裝置及pFET裝置的列及行的關係。圖1A以跨越閘極的第一方向上之橫截面圖展示pFET裝置102。圖1B以跨越閘極的第一方向上的橫截面圖展示nFET裝置104。圖1C以垂直於第一方向之跨越奈米薄片的第二方向上的橫截面圖展示pFET裝置102。圖1D以跨越奈米薄片的第二方向上之橫截面圖展示nFET裝置104。可鄰近於nFET裝置104製造pFET裝置102，但其並非本發明的要求。以下各別A、B、C及D圖將保持pFET裝置102及nFET裝置104的此等相同橫截面圖(亦即，在第一方向及第二方向上)。
各種及日光乾燥製造方法可用以獲得圖1A至圖1D中所展示之半導體結構100。舉例而言，半導體裝置100可製造於基板106上。基板106最常包括矽，但亦可使用其他材料。在基板106上方，半導體結構100包括將變成用於pFET裝置102及nFET裝置104兩者的奈米薄片通道110的層。奈米薄片通道110藉由隔離層108與基板106隔開。奈米薄片層可例如藉由在基板106上方的最底部半導體層上方依序形成磊晶半導體層而製造。最初，矽層及BOX SiO 2層可製造於矽基板106上方。接著，可使用矽之交替的虛設層112及通道層110磊晶地生長該等層。其他方法可用以形成奈米薄片通道110及虛設層112。某些實施例亦可包括其他形式之電晶體。在某些實施例中，底部高百分比SiGe層可用以稍後形成介電隔離層。
一旦製造奈米薄片通道110的矽層及SiGe虛設層112，個別鰭片可經切割或蝕刻以形成奈米薄片結構。在某些實施例中，虛設閘極形成於奈米薄片鰭片結構上方。此外，間隔件可沈積於奈米薄片鰭片結構的側面上，隨後進行犧牲SiGe凹痕及內部間隔件沈積及回蝕。奈米薄片通道110及SiGe虛設層112亦可包括源極/汲極圖案化及藉由在鰭片的每一側上的源極/汲極(S/D)生長完成的生長。某些實施例亦可包括作為用於製造半導體結構100之序列之部分的虛設多晶矽牽拉步驟。
前述製造步驟的結果為半導體結構100，其包括：pFET 102的第一閘極區114a具有生長於一側上的第一(pFET) S/D 116a及生長於另一側上的第二(pFET) S/D 116b；且nFET 104的第二閘極區114b具有生長於一側上的第一(nFET) S/D 118a及生長於另一側上的第二(nFET) S/D 118b。在生長於半導體結構100上之後，S/D 116a、b、118a、b在圖1A、圖1B、圖1C以及圖1D中所繪示的製造階段處由層間介電質(ILD) 120覆蓋。閘極區114a、b亦可例如由保護層122覆蓋。
半導體結構100之其他組件包括在隔離pFET 102及nFET 104中之每一者與半導體結構100中之其他裝置的基板106之閘極區114a、b之間的淺溝槽隔離(STI) 124。此外，半導體結構100亦可包括在SiGe虛設層112自S/D 116、118的方向凹入時形成的間隔件126。虛設層112中之凹部以介電質填充以形成S/D 116、118與閘極區114a、b之間的間隔件126。間隔件126通常並不突出至S/D區116、118中，且因此間隔件126與奈米薄片通道110彼此齊平。間隔件126可包括基於氮化物之材料，諸如碳氮化矽硼(SiBCN)、SiOCN、SiN、SiOC等或其他基於非氮化物的遮蔽材料。
圖2A至圖2D描繪在一製造階段處之半導體裝置100之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。意即，圖2A以第一方向上的橫截面圖展示pFET裝置102；圖2B以第一方向上的橫截面圖展示nFET裝置104；圖2C以第二方向上的橫截面圖展示pFET裝置102；且圖2D以第二方向上的橫截面圖展示nFET裝置104。後續圖式將在第一方向及第二方向上具有相同視圖而無需進一步區別。在此製造階段的半導體結構100包括在自pFET 102移除虛設層112時形成於nFET 104上方的有機平坦化層(OPL) 130。OPL 130可使用已知沈積、掩蔽以及蝕刻製程來形成。舉例而言，OPL 130可形成為毯覆層，且接著隨後藉由執行微影來打開pFET區而不打開nFET區來進行掩蔽及蝕刻。在OPL蝕刻之後，OPL 130保持在nFET閘極區中，但在pFET 102上打開。在移除保護層122之後，接著可使用其他蝕刻製程以選擇性地蝕刻SiGe虛設層112而不蝕刻或以其他方式影響奈米薄片通道110、間隔件126或隔離層108。
圖2C展示奈米薄片通道110懸置於閘極區114a中，且圖2A展示奈米薄片通道110由間隔件126支撐於各側上且連接至S/D 116、118。在此製造階段，pFET 102的奈米薄片通道110與nFET的奈米薄片通道110在材料上相同，此係因為奈米薄片通道110係自相同毯覆層製造技術形成。在某些實施例中，奈米薄片通道110的毯覆層僅含有矽。
圖3A至圖3D描繪在一製造階段處之半導體裝置100之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。半導體結構100已修整pFET 102的奈米薄片通道110，而nFET 104的奈米薄片通道110保持由OPL 130保護。使用各向同性蝕刻製程將奈米薄片通道110自原始大小132修整至經修整大小134，各向同性蝕刻製程自所有方向均勻地減小奈米薄片通道110。原始大小132與經修整大小134之間的差異區136可藉由選擇蝕刻劑材料、蝕刻劑材料的強度以及奈米薄片通道110呈現至蝕刻劑的時間來定製。如本文所使用，修整不包括將奈米薄片通道110蝕刻至斷裂點，而是意謂奈米薄片通道110之橫截面積減小。
圖4A至圖4D描繪在一製造階段處之半導體裝置100之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。半導體結構100包括磊晶生長至奈米薄片通道110之經修整矽上的SiGe包層140。在此階段之前選擇性地移除nFET 104上方的OPL 130，但保護層122保持在nFET 104上方以防止在形成SiGe包層140期間的磊晶生長。SiGe包層140可填充差異區136，使得pFET 102的奈米薄片通道110與上文所描述的修整步驟之前的奈米薄片通道110具有相同原始大小132。在某些實施例中，包層可小於或大於差異區136，使得奈米薄片通道110的總體大小大於或小於原始大小132。亦可包括第二修整步驟以確保SiGe包層140包括正確百分比之鍺及奈米薄片通道110之正確大小132。與虛設層112的SiGe相比，SiGe包層140可包括較高百分比之鍺材料。
在自nFET 104移除OPL 130之後，可將SiGe包層140施加至經修整奈米薄片通道110。包覆步驟可使用已知沈積技術實現，諸如選擇性沈積、原子層沈積(ALD)、化學氣相沈積(CVD)及物理氣相沈積(PVD)。最通常，磊晶生長SiGe包層140。
圖5A至圖5D描繪在一製造階段處之半導體裝置100之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。半導體結構100包括在pFET 102中之經擴散(亦即，熱混合)奈米薄片通道142。經擴散奈米薄片通道142包括具有SiGe的閘極區段144及具有由間隔件126包圍的未反應矽的接面區段146。經擴散奈米薄片通道142係藉由將SiGe包層140熱擴散貫穿奈米薄片通道110的矽而形成。亦即，以使得SiGe包層140之較高鍺百分比擴散且擴展穿過奈米薄片通道110的矽(亦即，保持於奈米薄片通道110的經修整大小134的矽)的方式加熱半導體結構100。經擴散奈米薄片通道142可具有以「均勻」或「漸變」方式擴散的SiGe。均勻擴散意謂鍺通過經擴散奈米薄片通道142完全擴散，使得輪廓均勻而無變化。漸變擴散意謂鍺不完全地擴散穿過經擴散奈米薄片通道142，使得輪廓經漸變，其中經擴散奈米薄片通道142之中心核心中的矽濃度較高，且較遠離經擴散奈米薄片通道142之中心核心處的鍺濃度較高。可控制SiGe包層140的形成及擴散的熱條件以確保SiGe包層140並不完全擴散至經擴散奈米薄片通道142的接面區段146中。半導體結構100之溫度亦在熱擴散程序期間經控制以確保其他組件不遭受損害(例如，經由熔融或產生缺陷)。舉例而言，熱處理的溫度及持續時間可經選擇以確保nFET 104的虛設層112的SiGe不擴散至奈米薄片通道110中，且防止/最小化自S/D 116、118至奈米薄片通道110中的摻雜劑擴散。虛設層112亦可包括足夠低以使得擴散不大可能的SiGe百分比。
圖6A至圖6D描繪在一製造階段處之半導體裝置100之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。半導體結構100包括覆蓋pFET 102的第二OPL 148，而保護層122及虛設層112自nFET 104移除。pFET 102亦可包括矽罩蓋150，其在沈積第二OPL 148之前在經擴散奈米薄片通道142上磊晶生長。矽罩蓋150保護SiGe表面，並形成用於較低界面阱狀態密度以及電晶體的改良靜電的Si層。
移除虛設層112留下懸置於間隔件126之間的nFET 104的奈米薄片通道110。亦即，如圖6D中所示，奈米薄片通道110浮動於閘極區114b中。又，圖6B展示奈米薄片通道110由間隔件126支撐於各側上。
圖7A至圖7D描繪在一製造階段處之半導體裝置100之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。半導體結構100包括沈積於閘極區114a、b中的高κ金屬閘極(HKMG) 152，該等高κ金屬閘極用以控制通過pFET 102且通過nFET 104的載流子流動。HKMG 152藉由間隔件154與S/D 116、118絕緣，且可包括環繞HKMG 152的功函數金屬的高κ介電質156。另外，閘極區114a、b可包括包圍奈米薄片通道110、142以提高HKMG 152關於奈米薄片通道110、142的黏附及功能的界面層(IL) 158。在某些實施例中，IL 158可消耗矽罩蓋150。
HKMG 152藉由控制奈米薄片通道110、142附近的電荷以使得信號可穿過其中來控制信號穿過pFET 102及nFET 104。HKMG 152上的電荷移動nFET 104的奈米薄片通道110中的電子並移動pFET 102中的電洞(在無電子的情況下的奈米薄片通道142中的區域)。由於電洞比移動經過矽更快地移動經過SiGe，因此與使用矽奈米薄片通道的pFET裝置相比，pFET的均勻的漸變SiGe奈米薄片通道142將更快速且更有效地起作用。上文所描述的形成方法致能兩種相異奈米薄片通道組合物，同時仍使用涉及虛設層112的已知交替奈米薄片形成技術。具體而言，SiGe包層140的熱擴散使得自純矽製成的奈米薄片通道110能夠轉換成SiGe奈米薄片通道142，使得pFET 102可更快速且高效地起作用。
圖8A至圖8D描繪在一製造階段處之半導體裝置200之橫截面側視圖。橫截面圖與圖1A至圖1D中所描繪之橫截面圖相同。可使用上文在圖1A至圖1D至圖4A至圖4D之描述中所描述的程序來形成半導體結構200。亦即，並非如圖5A至圖5D中所展示熱擴散SiGe包層240，而是可由OPL 230遮蔽pFET 202，以使得可自nFET 204移除虛設層212。在某些實施例中，保護性絕緣層可在OPL之前沈積且在熱混合之前剝離。
圖9A至圖9D描繪在一製造階段處之半導體裝置200之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。半導體結構200在此製造階段包括具有SiGe包層240的奈米薄片通道210的pFET 202，且nFET 204具有不具有SiGe包層240且不具有虛設層212的奈米薄片通道210。OPL 230保護SiGe包層240免於用於移除虛設層212的蝕刻方法，此係因為蝕刻劑原本將移除或破壞SiGe包層240。如圖9B及圖9D中所展示，奈米薄片通道210浮動，且僅在每一末端處由間隔件226支撐。
圖10A至圖10D描繪在一製造階段處之半導體裝置200之橫截面側視圖。如上文所提及，橫截面圖與圖1A至圖1D中所描繪的橫截面圖相同。在此製造階段的半導體結構200包括僅由間隔件226及S/D 116、118支撐的nFET 204的奈米薄片通道210及pFET 202的奈米薄片通道210兩者。在OPL移除之後，pFET 202的奈米薄片通道210準備好進行熱擴散，在此之後，程序將類似於圖6A至圖6D中所描繪的程序而繼續。半導體裝置200的實施例可避免虛設層212擴散至奈米薄片通道210中。亦即，為了避免SiGe自虛設層212擴散至奈米薄片通道210中，半導體結構200可在移除虛設層212之後而非在移除上文描繪的虛設層112之前經歷熱擴散。
由本文中所描述之程序產生的積體電路晶片可由製造者以原始晶圓形式(亦即，作為具有多個未封裝晶片之單一晶圓)、作為裸晶粒或以封裝形式進行分銷。在後一情況下，晶片安裝於單晶片封裝(諸如塑膠載體，具有附連至主機板或其他較高層級載體之引線)中或多晶片封裝(諸如陶瓷載體，其具有表面互連件或埋入式互連件中之任一者或兩者)中。在任何情況下，晶片隨後與其他晶片、離散電路元件及/或其他信號處理裝置整合作為(a)中間產品(諸如母板)或(b)最終產品之部分。最終產品可為包括積體電路晶片之任何產品，範圍為玩具及其他低端應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器之先進電腦產品。
本文中所使用之術語僅為了描述特定實施例，且並不意欲限制本發明。如本文中所使用，單數形式「一」及「該」意欲亦包括複數形式，除非上下文另外清楚地指示。應進一步理解，術語「包含(comprise及/或comprising)」當在本說明書中使用時指定所陳述特徵、整數、步驟、操作、元件、組件及/或其群組之存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
雖然本申請案已關於其較佳實施例而被特定地展示及描述，但熟習此項技術者應理解，可在不脫離本申請案之精神及範疇的情況下進行形式及細節上之前述及其他改變。因此，意欲本申請案不限於所描述及說明之精確形式及細節，但屬於隨附申請專利範圍之範疇內。
已出於說明目的呈現本發明之各種實施例之描述，但該等描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範圍及精神的情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
100:半導體裝置/半導體結構 102:pFET裝置 104:nFET裝置 106:基板 108:隔離層 110:奈米薄片通道 112:虛設層 114a:第一閘極區 114b:第二閘極區 116a:第一(pFET) S/D 116b:第二(pFET) S/D 118a:第一(nFET) S/D 118b:第二(nFET) S/D 120:層間介電質 122:保護層 124:淺溝槽隔離 126:間隔件 130:有機平坦化層 132:原始大小 134:經修整大小 136:差異區 140:SiGe包層 142:經擴散奈米薄片通道 144:閘極區段 146:接面區段 148:第二OPL 150:矽罩蓋 152:高κ金屬閘極 154:間隔件 156:高κ介電質 158:界面層 200:半導體裝置 202:pFET 204:nFET 210:奈米薄片通道 212:虛設層 226:間隔件 230:OPL 240:SiGe包層
圖1A至圖1D描繪根據本發明之一個實施例的在一製造階段處之半導體裝置的橫截面側視圖。圖1A展示在第一方向上之橫截面圖中的pFET裝置。圖1B以第一方向上之橫截面圖展示nFET裝置。圖1C以垂直於第一方向之第二方向上的橫截面圖展示pFET裝置。圖1D以第二方向上之橫截面圖展示nFET裝置。
圖2A至圖2D描繪根據本發明之一個實施例的在一製造階段處之圖1A至圖1D之半導體裝置的橫截面側視圖。圖2A以第一方向上之橫截面圖展示pFET裝置。圖2B以第一方向上的橫截面圖展示nFET裝置。圖2C以第二方向上之橫截面圖展示pFET裝置。圖2D以第二方向上之橫截面圖展示nFET裝置。
圖3A至圖3D描繪根據本發明之一個實施例的在一製造階段處之圖1A至圖1D之半導體裝置的橫截面側視圖。圖3A以第一方向上之橫截面圖展示pFET裝置。圖3B以第一方向上的橫截面圖展示nFET裝置。圖3C以第二方向上之橫截面圖展示pFET裝置。圖3D以第二方向上之橫截面圖展示nFET裝置。
圖4A至圖4D描繪根據本發明之一個實施例的在一製造階段處之圖1A至圖1D之半導體裝置的橫截面側視圖。圖4A以第一方向上之橫截面圖展示pFET裝置。圖4B以第一方向上的橫截面圖展示nFET裝置。圖4C以第二方向上之橫截面圖展示pFET裝置。圖4D以第二方向上之橫截面圖展示nFET裝置。
圖5A至圖5D描繪根據本發明之一個實施例的在一製造階段處之圖1A至圖1D之半導體裝置的橫截面側視圖。圖5A以第一方向上之橫截面圖展示pFET裝置。圖5B以第一方向上的橫截面圖展示nFET裝置。圖5C以第二方向上之橫截面圖展示pFET裝置。圖5D以第二方向上之橫截面圖展示nFET裝置。
圖6A至圖6D描繪根據本發明之一個實施例的在一製造階段處之圖1A至圖1D之半導體裝置的橫截面側視圖。圖6A以第一方向上之橫截面圖展示pFET裝置。圖6B以第一方向上的橫截面圖展示nFET裝置。圖6C以第二方向上之橫截面圖展示pFET裝置。圖6D以第二方向上之橫截面圖展示nFET裝置。
圖7A至圖7D描繪根據本發明之一個實施例的在一製造階段處之圖1A至圖1D之半導體裝置的橫截面側視圖。圖7A以第一方向上之橫截面圖展示pFET裝置。圖7B以第一方向上的橫截面圖展示nFET裝置。圖7C以第二方向上之橫截面圖展示pFET裝置。圖7D以第二方向上之橫截面圖展示nFET裝置。
圖8A至圖8D描繪根據本發明之一個實施例的在一製造階段處之圖1A至圖1D之半導體裝置的橫截面側視圖。圖8A以第一方向上之橫截面圖展示pFET裝置。圖8B以第一方向上之橫截面圖展示nFET裝置。圖8C以第二方向上之橫截面圖展示pFET裝置。圖8D以第二方向上之橫截面圖展示nFET裝置。
圖9A至圖9D描繪根據本發明之一個實施例的在一製造階段處之圖8A至圖8D之半導體裝置的橫截面側視圖。圖9A以第一方向上之橫截面圖展示pFET裝置。圖9B以第一方向上的橫截面圖展示nFET裝置。圖9C以第二方向上之橫截面圖展示pFET裝置。圖9D以第二方向上之橫截面圖展示nFET裝置。
圖10A至圖10D描繪根據本發明之一個實施例的在一製造階段處之圖8A至圖8D之半導體裝置的橫截面側視圖。圖10A以第一方向上之橫截面圖展示pFET裝置。圖10B以第一方向上的橫截面圖展示nFET裝置。圖10C以第二方向上之橫截面圖展示pFET裝置。圖10D以第二方向上之橫截面圖展示nFET裝置。
100:半導體裝置/半導體結構
102:pFET裝置
106:基板
108:隔離層
110:奈米薄片通道
112:虛設層
114a:第一閘極區
116a:第一(pFET)S/D
116b:第二(pFET)S/D
120:層間介電質
122:保護層
126:間隔件

Claims (20)

  1. 一種半導體結構，其包含： 一第一電晶體，其包含： 一第一源極/汲極(S/D)； 一金屬閘極； 一間隔件，其位於該第一S/D與該金屬閘極之間；及 一第一奈米薄片通道，其包含： 一閘極區段，其包含由該金屬閘極包圍的矽鍺(SiGe)；及 一接面區段，其包含由該間隔件包圍的矽。
  2. 如請求項1之半導體結構，其進一步包含形成於該第一電晶體與一基板之間的一隔離層。
  3. 如請求項1之半導體結構，其中該第一S/D包含一p+材料。
  4. 如請求項3之半導體結構，其進一步包含一第二電晶體，該第二電晶體包含一n+ S/D。
  5. 如請求項4之半導體結構，其中該第二電晶體包含一第二奈米薄片通道，該第二奈米薄片通道包含在一閘極區段及一接面區段內的矽。
  6. 如請求項1之半導體結構，其中該SiGe包含自由以下各者組成的群組之一選擇： 鍺通過該第一奈米薄片通道之一均勻擴散；及 鍺通過該第一奈米薄片通道之一漸變擴散。
  7. 如請求項1之半導體結構，其中該SiGe至少部分地在該金屬閘極與該接面區段之間。
  8. 一種方法，其包含： 修整一pFET電晶體的一第一奈米薄片通道之一閘極區段，其中該奈米薄片通道由一接面區段處之間隔件支撐； 用矽鍺(SiGe)包覆該閘極區段；及 使該SiGe之該鍺在該閘極區段內擴散。
  9. 如請求項8之方法，其進一步包含圍繞該奈米薄片通道形成一閘極堆疊。
  10. 如請求項8之方法，其進一步包含在該奈米薄片通道的該修整期間遮蔽一nFET電晶體，其中該nFET電晶體鄰近於該pFET電晶體。
  11. 如請求項10之方法，其進一步包含在擴散該鍺之前自該nFET移除虛設層。
  12. 如請求項8之方法，其中該鍺不擴散至該接面區段中。
  13. 如請求項8之方法，其中該SiGe係以選自由以下各者組成的群組之一方式擴散： 均勻擴散；及 漸變擴散。
  14. 如請求項8之方法，其中修整該奈米薄片通道包含均勻地蝕刻該奈米薄片通道的曝露表面。
  15. 一種半導體結構，其包含： 在一第一源極/汲極(S/D)與一第二S/D之間的一第一奈米薄片通道，其包含： 一第一接面區段，其包含矽及一第一百分比之鍺；及 一閘極區段，其包含具有一第二百分比之鍺的矽鍺(SiGe)。
  16. 如請求項15之半導體結構，其中鍺之該第一百分比為零。
  17. 如請求項15之半導體結構，其中該第一S/D及該第二S/D為p+區。
  18. 如請求項15之半導體結構，其進一步包含一第二接面區段，該第二接面區段包含該第一百分比之鍺，其中該第一接面接觸該第一S/D，且該第二接面接觸該第二S/D。
  19. 如請求項15之半導體結構，其中該SiGe包含自由以下各者組成的群組之一選擇： 鍺通過該第一奈米薄片通道之一均勻擴散；及 鍺通過該第一奈米薄片通道之一漸變擴散。
  20. 如請求項19之半導體結構，其中該SiGe至少部分地在金屬閘極與該接面區段之間。
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