TW202413931A - 用於半導體取樣的檢查配方最佳化 - Google Patents

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Abstract

提供了一種最佳化用於檢查半導體取樣的檢查配方的系統和方法。該方法包括：從在檢查之後執行的測試獲得測試資料，該測試資料指示該取樣相對於在可疑層處的至少一個結構特徵的功能缺陷率；檢取該可疑層的檢查資料，包括該可疑層的複數個處理步驟的一組檢查圖像和一組缺陷圖；將該測試資料與該可疑層的該一組缺陷圖相關，以辨識該可疑層的具有不匹配缺陷率的一或多個結構特徵；對於所辨識的結構特徵中的每一者，將該檢查圖像的對應於該結構特徵的至少部分包括在訓練集中；及使用該訓練集來訓練該檢查配方中的機器學習（ML）模型。

Description

用於半導體取樣的檢查配方最佳化
本發明揭露的主題整體涉及半導體取樣的檢驗領域，並且更具體地，涉及取樣上的缺陷檢查和偵測。
對與所製造的裝置的超大規模集成相關聯的高密度和效能的當前需求要求亞微米特徵、提高的電晶體和電路速度以及改進的可靠性。隨著半導體製程發展，圖案尺寸（諸如線寬）和其他類型的臨界尺寸不斷地縮減。此類需求要求具有高精度和均勻性的裝置特徵的形成，進而使得必需仔細地監視製造製程，包括在裝置仍然呈半導體晶片形式時對裝置的自動化檢驗。
運行時檢驗通常可採用兩階段式程序，例如，先檢查取樣，再查驗潛在缺陷的取樣位置。檢驗一般涉及藉由將光或電子引導到晶片並偵測來自晶片的光或電子來針對取樣產生某種輸出（例如，圖像、信號等）。在第一階段期間，以高速度和相對低的解析度檢查取樣的表面。缺陷偵測通常藉由將缺陷偵測演算法應用於檢查輸出來執行。產生缺陷圖以示出在取樣上高概率有缺陷的可疑位置。在第二階段期間，可疑位置中的至少一些可疑位置以相對高的解析度被更徹底地分析來決定缺陷的不同參數，諸如類別、厚度、粗糙度、大小等。
檢驗可藉由在製造要檢驗的取樣期間或之後使用非破壞性檢驗工具來提供。作為非限制性示例，多種非破壞性檢驗工具包括掃瞄電子顯微鏡、原子力顯微鏡、光學檢查工具等。在一些情況下，兩個階段都可由相同檢查工具實現，並且在一些其他情況下，這兩個階段由不同檢查工具實現。
檢驗製程可包括複數個檢驗步驟。半導體裝置的製造製程可包括各種程序，諸如蝕刻、沉積、平整化、生長（諸如外延生長）、注入等。檢驗步驟可執行多次，例如在某些製程程式之後及/或在製造某些層之後等。附加地或替代地，每個檢驗步驟可重複多次，例如針對不同晶片位置或針對在不同檢驗設定下的相同晶片位置。
例如，在半導體製造期間的各個步驟處使用檢驗程序來對在取樣上的缺陷進行偵測和分類，以及執行計量相關操作。可藉由製程的自動化（諸如例如缺陷偵測、自動化缺陷分類（ADC）、自動化缺陷查驗（ADR）、圖像分割、自動化計量相關操作等）來提高檢驗的有效性。自動化檢驗系統確保所製造的零件符合所預期的品質標準，並且取決於所辨識的缺陷類型，提供有關製造工具、裝備及/或組成可能需要的調整的有用資訊。
在一些情況下，可使用機器學習技術來輔助自動化檢驗程序，以便促成更高產量。例如，監督機器學習可用於基於充分註釋的訓練圖像來為將特定檢驗應用自動化實現準確且高效的解決方案。
根據當前揭露的主題的某些態樣，提供了一種最佳化用於檢查半導體取樣的檢查配方的電腦化系統，系統包括處理和記憶體電路系統（PMC），PMC被配置為：從在檢查之後對半導體取樣執行的測試獲得測試資料，半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵，測試資料指示半導體取樣相對於在一或多個層中的可疑層處的至少一個結構特徵的功能缺陷率；檢取在半導體取樣的檢查期間中獲取的可疑層的檢查資料，檢查資料包括對應於可疑層的結構特徵的複數個處理步驟的至少經取樣的集合的一組檢查圖像和對應於一組檢查圖像並指示相對於結構特徵的處理步驟的經取樣的集合的檢查缺陷率的一組缺陷圖；將測試資料與可疑層的一組缺陷圖相關，以辨識可疑層的在由測試資料指示的功能缺陷率與由一組缺陷圖指示的檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵；對於所辨識的一或多個結構特徵之每一者結構特徵，將對應於結構特徵的一組檢查圖像的至少部分包括在訓練集中；及使用訓練集來訓練可用於後續半導體取樣的檢查的檢查配方中的機器學習（ML）模型。
除了以上特徵之外，根據本發明揭露的主題的這一態樣的系統可技術上可能的任何所期望的組合或置換包括以下列出的特徵(i)至(ix)中的一者或多者： (i).     測試是以下各項中的一項：電測試、破壞性測試和可靠性測試。 (ii).    檢查是在半導體取樣的製造製程期間執行的線上檢查，並且測試是在完成製造製程或其一部分時（例如，在完成製造製程的特定處理步驟時）執行的線端（EOL）測試。 (iii).   一或多個層中的一個層中的結構特徵是以下類型：觸點、通孔、閘極、淺溝槽隔離（STI）和金屬線。 (iv).    複數個處理步驟包括以下一者或多者：光微影、蝕刻、填充、沉積、拋光、凹陷、平整化、生長和注入，經取樣的集合包括在檢查期間選擇要檢查的複數個處理步驟的子集。 (v).     藉由將測試資料與一組缺陷圖對準並比較對應位置的功能缺陷率和檢查缺陷率來執行相關。 (vi).    具有不匹配缺陷率的一或多個結構特徵包括被測試資料指示為有缺陷但被一組缺陷圖指示為無缺陷的第一結構特徵。PMC被進一步配置為分析在第一結構特徵的位置處的可疑層的一組檢查圖像，以辨識至少經取樣的集合中的具有導致第一結構特徵的缺陷率的高概率的一或多個處理步驟。該包括包括將一或多個處理步驟的一或多個檢查圖像的具有相關聯感興趣缺陷標籤（DOI）的對應於第一結構特徵的至少部分包括在訓練集中。 (vii).   除了一或多個檢查圖像的至少部分之外，該包括進一步包括將一或多個處理步驟的對應於第一結構特徵的設計資料包括在訓練集中。 (viii).  具有不匹配缺陷率的一或多個結構特徵包括被一組缺陷圖中的至少一個缺陷圖指示為有缺陷但被測試資料指示為無缺陷的第二結構特徵。該包括包括將對應於至少一個缺陷圖的至少一個檢查圖像的具有相關聯誤會標籤的至少部分包括在訓練集中，該至少部分對應於第二結構特徵。 (ix). ML模型在經過訓練後能夠提高先前被偵測配方遺漏的感興趣缺陷（DOI）的擷取率，並且降低先前被檢查配方錯誤地偵測為DOI的誤會的誤報率。
根據本發明揭露的主題的其他態樣，提供了一種最佳化用於檢查半導體取樣的檢查配方的電腦化方法，方法包括：從在檢查之後對半導體取樣執行的測試獲得測試資料，半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵，測試資料指示半導體取樣相對於在一或多個層中的可疑層處的至少一個結構特徵的功能缺陷率；檢取在半導體取樣的檢查期間中獲取的可疑層的檢查資料，檢查資料包括對應於可疑層的結構特徵的複數個處理步驟的至少經取樣的集合的一組檢查圖像和對應於一組檢查圖像並指示相對於結構特徵的處理步驟的經取樣的集合的檢查缺陷率的一組缺陷圖；將測試資料與可疑層的一組缺陷圖相關，以辨識可疑層的在由測試資料指示的功能缺陷率與由一組缺陷圖指示的檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵；對於所辨識的一或多個結構特徵之每一者結構特徵，將對應於結構特徵的一組檢查圖像的至少部分包括在訓練集中；及使用訓練集來訓練可用於後續半導體取樣的檢查的檢查配方中的機器學習（ML）模型。
本發明揭露的主題的這一態樣可以技術上可能的任何所期望的組合或置換包括以上關於系統列出的特徵(i)至(ix)中的一者或多者並加以必要變更。
根據本發明揭露的主題的其他態樣，提供了一種非瞬態電腦可讀取儲存媒體，非瞬電腦可讀取儲存媒體包括指令，當由電腦執行時，該等指令使所述電腦執行一種最佳化用於檢查半導體取樣的檢查配方的方法，方法包括：從在檢查之後對半導體取樣執行的測試獲得測試資料，半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵，測試資料指示半導體取樣相對於在一或多個層中的可疑層處的至少一個結構特徵的功能缺陷率；檢取在半導體取樣的檢查期間中獲取的可疑層的檢查資料，檢查資料包括對應於可疑層的結構特徵的複數個處理步驟的至少經取樣的集合的一組檢查圖像和對應於一組檢查圖像並指示相對於結構特徵的處理步驟的經取樣的集合的檢查缺陷率的一組缺陷圖；將測試資料與可疑層的一組缺陷圖相關，以辨識可疑層的在由測試資料指示的功能缺陷率與由一組缺陷圖指示的檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵；對於所辨識的一或多個結構特徵之每一者結構特徵，將對應於結構特徵的一組檢查圖像的至少部分包括在訓練集中；及使用訓練集來訓練可用於後續半導體取樣的檢查的檢查配方中的機器學習（ML）模型。
本發明揭露的主題的這一態樣可以技術上可能的任何所期望的組合或置換包括以上關於系統列出的特徵(i)至(ix)中的一者或多者並加以必要變更。
在以下詳細描述中，闡述了眾多具體細節，以便提供對本案內容的透徹理解。然而，本領域技藝人士將理解，當前揭露的主題可在沒有這些具體細節的情況下進行實踐。在其他情況下，並未詳細地描述所熟知的方法、程序、部件和電路，以免模糊當前揭露的主題。
除非另外具體地陳述，否則如從以下討論清楚，將瞭解，貫穿本說明書討論，利用術語諸如「獲得」、「最佳化」、「檢取」、「相關」、「辨識」、「包括」、「使用」、「對準」、「比較」、「分析」、「訓練」、「改進」、「減少」等是指電腦的將資料操縱及/或變換為其他資料的動作及/或處理，所述資料被表示為物理（諸如電子）量，並且/或者所述資料表示物理物件。術語「電腦」應當被廣義地解釋為涵蓋具有資料處理能力的任何種類的基於硬體的電子裝置，作為非限制性示例，包括本案中揭露的檢驗系統、缺陷偵測/配方最佳化系統、測試系統和其相應部分。
本文中使用的術語「非瞬態記憶體」和「非瞬態儲存媒體」應當被廣義地解釋為涵蓋適合於本發明揭露的主題的任何揮發性或非揮發性電腦記憶體。所述術語應當包括儲存一組或多組指令的單個媒體或多個媒體（例如，集中式或分散式資料庫，及/或相關聯的快取記憶體和伺服器）。所述術語還應當被視為包括能夠儲存指令集或對其進行編碼以供電腦執行且致使電腦執行本案內容的方法中的任一或多個的任何媒體。因此，所述術語應當包括但不限於唯讀記憶體（「ROM」）、隨機存取記憶體（「RAM」）、磁片儲存媒體、光學儲存媒體、快閃記憶體裝置等。
本說明書中使用的術語「取樣」應當被廣義地解釋為涵蓋用於製造半導體積體電路、磁頭、平板顯示器和其他半導體製品的任何種類的物理物件或基板，包括晶片、遮罩、模版和其他結構、及其組合及/或其部分。取樣在本文中也稱為半導體取樣，並且可由製造裝備執行對應製造製程來生產。
本說明書中使用的術語「檢驗」應當被廣泛解釋為涵蓋與缺陷偵測、缺陷查驗及/或各種類型的缺陷分類、分割及/或在取樣製造期間及/或之後的計量操作相關的任何類型的操作程序。檢驗藉由在製造要檢驗的取樣期間或之後使用非破壞性檢驗工具來提供。作為非限制性示例，檢驗製程可包括使用相同或不同的檢查工具進行的運行時掃瞄（在單次掃瞄中或多次掃瞄中）、成像、取樣、偵測、查驗、測量、分類及/或針對取樣或其部分提供的其他操作。同樣地，檢驗可在製造要檢驗的取樣之前提供，並且可包括例如產生檢查配方及/或其他設置操作。需注意，除非另外具體地陳述，否則本說明書中使用的術語「檢驗」或其衍生詞在檢查區域的解析度或大小方面不受限制。作為非限制性示例，多種非破壞性檢驗工具包括掃瞄電子顯微鏡（SEM）、原子力顯微鏡（AFM）、光學檢查工具等。
本說明書中使用的術語「缺陷」應當被廣義地解釋為涵蓋形成在取樣上的任何種類的異常或不期望特徵/功能。在一些情況下，缺陷可能是感興趣缺陷（DOI），它是對所製造的裝置的功能有一定影響的真實缺陷，因此偵測此類缺陷符合客戶利益。例如，可能導致產量損失的任何「致命」缺陷都可被指示為DOI。在其他一些情況下，缺陷可能是誤會（也稱為「誤報」缺陷），它可忽略不計，因為它對所完成的裝置的功能沒有影響，並且也不影響產量。
本說明書中使用的術語「缺陷候選」應當被廣泛地解釋為涵蓋取樣上的被偵測為具有相對高的概率是感興趣缺陷（DOI）的可疑缺陷位置。因此，在查驗/測試後，缺陷候選可能實際上是DOI，或者在一些其他情況下，它可能是如前述的誤會，或者可能由在檢查期間的不同變化（例如，製程變化、顏色變化、機械和電變化等）導致的隨機雜訊。
本說明書中使用的術語「設計資料」應當被廣義地解釋為涵蓋指示取樣的分層物理設計（佈局）的任何資料。設計資料可由相應設計員提供，並且/或者可（例如，藉由複雜模擬、簡單幾何和布耳運算等）從物理設計匯出。設計資料可以不同格式提供，作為非限制性示例，諸如GDSII格式、OASIS格式等。設計資料可以向量格式、灰階強度圖像格式或以其他方式呈現。
將瞭解，除非另外具體地陳述，否則也可在單個實施方式中組合地提供在單獨實施方式的上下文中描述的本發明揭露的主題的某些特徵。相反地，也可單獨地或以任何合適的子群組合提供在單個實施方式的上下文中描述的本發明揭露的主題的各種特徵。在以下詳細描述中，闡述了許多具體細節，以便提供對方法和設備的透徹理解。
有鑑於此，將注意力轉向圖1，其圖示根據當前揭露的主題的某些實施方式的檢驗系統的功能方塊圖。
作為取樣製造製程的部分，可使用圖1示出的檢驗系統100來檢驗半導體取樣（例如，晶片、晶粒或其部分）。如前述，本文所指的檢驗可解釋為涵蓋與缺陷檢查/偵測、各種類型的缺陷分類、分割及/或計量操作相關的任何種類的操作，諸如例如關於取樣的臨界尺寸（CD）測量。系統100包括一或多個檢驗工具120，所述一或多個檢驗工具120被配置為掃瞄取樣並擷取其圖像以針對各種檢驗應用進行進一步處理。
本文使用的術語「檢驗工具」應當廣泛地解釋為涵蓋可用於檢驗相關製程的任何工具，藉由非限制性示例，包括掃瞄（以單次掃瞄或多次掃瞄）、成像、取樣、查驗、測量、分類及/或關於取樣或其部分提供的其他程序。
一或多個檢驗工具120可以包括一或多個檢查工具及/或一或多個查驗工具。在一些情況下，檢驗工具120中的至少一個檢驗工具120可以是被配置為掃瞄取樣（例如，整個晶片、整個晶粒或其一部分）來（通常以相對高的速度及/或低的解析度）擷取檢查圖像以偵測潛在缺陷（即，缺陷候選）的檢查工具。在一些情況下，檢驗工具120中的至少一個檢驗工具120可以是查驗工具，所述查驗工具被配置為擷取由檢查工具偵測到的缺陷候選中的至少一些缺陷候選的查驗圖像以決定缺陷候選是否確實是感興趣缺陷（DOI）。這種查驗工具通常被配置為一次性檢查一個取樣的片段（通常以相對低的速度及/或高的解析度）。檢查工具和查驗工具可以是位於相同或不同位置的不同工具，或以兩種不同模式操作的單一工具。在一些情況下，至少一個檢驗工具可具有計量能力並且可被配置為對圖像執行計量操作。
在不以任何方式限制本案內容的範圍的情況下，還應當注意，檢驗工具120可實現為各種類型的檢查機器，例如光學檢查機器、電子束檢查機器（例如，掃瞄電子顯微鏡（SEM））、原子力顯微鏡（AFM）或透射電子顯微鏡（TEM）等）等。在一些情況下，同一檢驗工具可提供低解析度圖像資料和高解析度圖像資料。所得圖像資料（低解析度圖像資料及/或高解析度圖像資料）可直接或經由一或多個中間系統傳輸到系統101。本案內容不限於任何特定類型的檢驗工具及/或由檢驗工具產生的圖像資料的解析度。
根據本發明揭露的主題的某些實施方式，檢驗工具120中的一個檢驗工具120是掃瞄取樣（例如，晶片）以擷取其檢查圖像的檢查工具。在檢查期間，晶片在曝光期間可相對於檢查工具的偵測器以步長移動（或者晶片和工具可相對於彼此沿相反方向移動），並且可藉由檢查工具沿晶片的長條（swath）逐步掃瞄晶片，其中檢查工具一次性對取樣的零件/部分（在長條內）成像。例如，檢查工具可以是光學檢查工具。在每個步驟中，可偵測來自晶片的矩形部分的光，並且這種偵測到的光在該部分的多個點處被轉換成多個強度值，從而形成對應於晶片的零件/部分的圖像。例如，在光學檢查中，平行雷射光束陣列可沿長條掃瞄晶片表面。長條以彼此相鄰的平行的行/列放置，以一次性一個長條的方式構建晶片表面的圖像。例如，該工具可沿一個長條從上到下掃瞄晶片，然後切換到下一個長條並從下到上掃瞄它，依此類推，直到掃瞄完整個晶片並收集了晶片的檢查圖像。
如前述，半導體裝置（諸如積體電路（IC））通常由多個層製成，每個層包括一或多個結構模組/特徵，其製造製程可包括各種處理步驟，諸如光微影，蝕刻、填充、沉積、拋光、凹陷、平整化、生長（如外延生長）、注入等。檢驗程序（諸如檢查）可執行多次，例如在給定層的結構特徵的某些處理步驟之後及/或在某些層的製造之後等。因此，獲取的檢查圖像可包括與取樣的一或多個層的某些處理步驟有關的圖像。
需注意，本文所用的術語「檢查圖像」可指在製造製程期間由檢查工具獲取的取樣的原始圖像及/或藉由各種預處理階段獲得的擷取的圖像的衍生物。需注意，在一些情況下，本文所指的圖像可包括圖像資料（例如，所擷取的圖像、經處理的圖像等）和相關聯的數字資料（例如，中繼資料、手工製作的屬性等）。
根據當前揭露的主題的某些實施方式，檢驗系統100包括基於電腦的系統101，所述基於電腦的系統可操作地連接到檢驗工具120並能夠基於在取樣製造期間獲得的檢查圖像在運行時實現半導體取樣的自動化缺陷偵測。檢驗系統100可以是線上檢查系統，其在製造工廠中的取樣的生產線內提供檢查，例如，在處理步驟之間及/或層之間。如前述，半導體製造製程通常需要多個連續的處理步驟，每個步驟都可能導致錯誤/缺陷，從而導致產量損失。因此，在半導體製造設施中維持產品品質通常需要在製造製程中進行嚴格製程控制。
在一些實施方式中，沿著製造製程，檢查工具（例如，檢驗工具120）可被配置為針對取樣的每個層檢驗其一或多個處理步驟並獲取處理步驟的檢查圖像。系統101可用於使用檢查配方，基於處理步驟的檢查圖像來偵測缺陷，從而產生指示檢查圖像上的缺陷候選分佈的缺陷圖。包括檢查圖像和缺陷圖的檢查資料112可被記錄在儲存單元（諸如如圖1所示的儲存單元122）中。
在檢查期間，由於通常以較高的速度掃瞄晶片，因此獲取的檢查圖像通常具有較低的解析度和各種雜訊。從中偵測到的大多數缺陷候選實際上是誤報/誤會（例如，在被查驗時），而一些真正的缺陷可能會從偵測輸出中被遺漏。檢查的挑戰往往是如何提高偵測靈敏度，即在提高感興趣缺陷（DOI）擷取率的同時抑制誤報率。
在生產線端（EOL）（或在一個特定處理步驟或幾個處理步驟的末端），藉由各種測試來測試裝置效能，例如電測試、破壞性測試、可靠性測試等。EOL可指以下各項中的一項：線前端（FEOL，其中單個裝置（諸如電晶體、電容器、電阻器等）在晶片上圖案化）、線中端（MEOL）或線後端（BEOL，其中單獨裝置與晶片上的佈線（即金屬化層）互連）。以電測試為例，可從測試中獲得電測試資料（諸如閾值電壓、漏電流等）以評估晶粒某些態樣的功能，並與晶粒上的特徵級尺寸高度相關。未通過一項或多項電測試的半導體裝置可與其他通過裝置隔離。例如，根據故障/缺陷的類型及/或級別，故障晶粒可能會從供應鏈中移除（例如，丟棄）或標記以供進一步測試/修復。
然而，這種測試資料只有在半導體裝置製造之後，或者在製造製程中完成某些處理步驟之後才能獲得，這取決於在裝置製造的哪個階段進行電測試，例如電測試是MEOL測試還是BEOL測試。雖然此類測試可提供故障源的線索（例如，在特徵級），但與線上檢查相比，它們通常具有相對長的回饋延遲時間。例如，用於獲取電測試資料的時間範圍從前到後從幾周到幾個月不等。此外，測試資料通常不會為半導體製造製程提供足夠的有關根本原因的可行動資訊，因此無法有效地促進後續線上偵測的直接改進。
因此，本發明揭露的主題的某些實施方式提出將此類測試資料與線上檢查資料相關聯，以達到有效最佳化檢查配方和提高缺陷偵測效能的目的，如下文將詳述的。
檢驗系統100包括基於電腦的系統101，所述基於電腦的系統能夠基於在取樣製造期間由檢驗工具120獲得的運行時圖像來在運行時對半導體取樣進行缺陷偵測。具體地，系統101包括處理器和記憶體電路系統（PMC）102，所述PMC可操作地連接到基於硬體的I/O介面126。PMC 102被配置為提供作業系統所需的處理（如參考圖2至圖4進一步詳述的），並且包括處理器（未單獨地示出）和記憶體（未單獨地示出）。PMC 102的處理器可被配置為根據實現在PMC中包括的非瞬態電腦可讀記憶體上的電腦可讀取指令來執行若干功能模組。此類功能模組在下文中被稱為包括在PMC中。
本文所指的處理器可代表一或多個通用處理裝置，諸如微處理器、中央處理單元等。更特別地，處理器可以是複雜指令集計算（CISC）微處理器、精簡指令集計算（RISC）微處理器、超長指令字（VLIW）微處理器、實施其他指令集的處理器，或者實施指令集的組合的處理器。處理器還可以是一或多個專用處理器，諸如專用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）、數位訊號處理器（DSP）、網路處理器等等。處理器被配置為執行用於執行本文中討論的操作和步驟的指令。
本文所指的記憶體可包括主記憶體（例如，唯讀記憶體（ROM）、快閃記憶體、動態隨機存取記憶體（DRAM）（諸如同步DRAM（SDRAM）或Rambus DRAM（RDRAM）等）以及靜態記憶體（例如，快閃記憶體、靜態隨機存取記憶體（SRAM）等）。
系統101的PMC 102中包含的功能模組可包括缺陷率匹配模組104、機器學習（ML）訓練模組106和ML模型108。在一些實施方式中，ML模型108可被視為被包括在缺陷偵測模組中作為可用於偵測檢查圖像上的缺陷的檢查配方的一部分。系統101可被視為能夠最佳化可用於半導體取樣的線上檢查和缺陷偵測的檢查配方的線上檢查/缺陷偵測系統。因此，系統101也被稱為配方最佳化系統。
具體地，根據某些實施方式，PMC 102可被配置為經由I/O介面126從在檢查半導體取樣之後對半導體取樣（例如，晶片的晶粒）執行的測試（例如，諸如電測試）獲得測試資料。半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵。測試資料指示半導體取樣相對於一或多個層中的可疑層處的至少一個結構特徵的功能缺陷率。
該測試可由測試系統110執行以獲得測試資料。在一些實施方式中，測試系統110可被配置為在生產線端（例如，在半導體裝置的製造之後）對半導體取樣執行測試（即，EOL測試）。在一些實施方式中，測試系統110可被配置為在製造製程期間完成某些處理步驟之後執行測試。
此外，PMC 102可被配置為經由I/O介面126檢取在半導體取樣的檢查期間獲取的可疑層的檢查資料。檢查資料包括對應於可疑層的結構特徵的複數個處理步驟的至少經取樣的集合的一組檢查圖像和對應於所述組檢查圖像並指示相對於結構特徵的處理步驟的經取樣的集合的檢查缺陷率的一組缺陷圖。
缺陷率匹配模組104可被配置為將測試資料與可疑層的一組缺陷圖相關，以辨識可疑層的在由測試資料指示的功能缺陷率與由一組缺陷圖指示的檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵。
ML訓練模組106可被配置為對於所辨識的一或多個結構特徵之每一者結構特徵，將對應於結構特徵的一組檢查圖像的至少部分包括在訓練集中，並使用該訓練集來訓練可用於檢驗後續半導體取樣的檢查配方中的機器學習模型。
系統100和101、PMC 102和在其中的功能模組的操作將參考圖2至圖4進一步詳述。
在一些情況下，除了系統101之外，檢驗系統100可包括一或多個檢驗模組，例如，諸如附加缺陷偵測模組及/或自動化缺陷查驗模組（ADR）及/或自動化缺陷分類別模組（ADC））及/或計量相關模組及/或可用於檢驗半導體取樣的其他檢驗模組。一或多個檢驗模組可實現為獨立電腦，或者它們的功能（或其至少部分）可與檢驗工具120集成。在一些情況下，系統101的輸出可被提供給一或多個檢驗模組（諸如ADR、ADC等）以供進一步處理。
根據某些實施方式，系統100可包括儲存單元122。儲存單元122可被配置為儲存作業系統101所需的任何資料，例如，與系統101的輸入和輸出有關的資料，以及由系統101產生的中間處理結果。例如，儲存單元122可被配置為儲存由檢驗工具120產生的取樣的檢查圖像及/或其衍生物，例如諸如如前述的檢查資料112。此外，儲存單元122可被配置為儲存從測試系統110獲得的測試資料114，如前述。因此，可從儲存單元122檢取檢查資料112和測試資料114並提供給PMC 102以供進一步處理。系統101的輸出（諸如訓練的ML模型）及/或缺陷偵測輸出可被發送到儲存單元122以供儲存。
在一些實施方式中，系統100可任選地包括基於電腦的圖形化使用者介面（GUI）124，所述基於電腦的圖形化使用者介面被配置為啟用與系統101有關的使用者指定的輸入。例如，可（例如，藉由形成GUI 124的一部分的顯示器）向使用者呈現取樣的視覺表示，包括取樣的檢查圖像、對應缺陷圖及/或測試資料等。可藉由GUI向使用者提供限定某些指令引數的選項。用戶還可在GUI上查看操作結果或中間處理結果，例如，諸如缺陷圖與測試資料的缺陷率匹配、缺陷偵測輸出等。在一些情況下，系統101可被進一步配置為將特定輸出發送到儲存單元122及/或外部系統（例如製造廠（FAB）的產量管理系統（YMS））。
本領域技藝人士將易於瞭解，當前揭露的主題的教導不受圖1示出的系統的束縛；等同及/或經修改的功能可以另一種方式進行合併或劃分，並且可實現在軟體與韌體及/或硬體的任何適當組合中。
需注意，圖1示出的系統可實現在分散式運算環境中，其中圖1示出的前述部件和功能模組可跨若干本端及/或遠端裝置分佈，並且可藉由通訊網路連結。例如，檢驗系統100和測試系統110可位於同一實體處或分佈在不同實體上。檢驗工具120和系統101可位於同一實體（在一些情況下由同一裝置託管）處或分佈在不同實體上。
還需注意，在其他實施方式中，檢驗工具120、儲存單元122及/或GUI 124中的至少一些可在檢驗系統100外部，並經由I/O介面126與系統100和101進行資料通訊。系統101可實現為與檢驗工具及/或與如前述的附加檢驗模組結合使用的獨立電腦。替代地，系統101的相應功能性可至少部分地與一或多個檢驗工具120集成在一起，從而促進和增強在檢驗相關製程中檢驗工具120的功能性。
雖然不一定如此，但系統101和100的操作程序可對應於關於圖2至圖4描述的方法的一些或所有階段。同樣地，關於圖2至圖4描述的方法其可能的實現方式可由系統101和100實現。因此，需注意，關於針對圖2至圖4描述的方法所討論的實施方式還可加以必要修改以實現為系統101和100的各種實施方式，反之亦然。
參考圖2，圖示根據當前揭露的主題的某些實施方式的最佳化用於檢查半導體取樣的檢查配方的一般化流程圖。
如前述，半導體裝置/取樣是在其中進行一系列多個處理步驟的製造製程（這裡也稱為製作製程）中製造的，在此期間，電子電路逐漸在晶片上產生。具體地，取樣通常包括多個層，每個層包括由複數個處理步驟製造的結構特徵。結構特徵可指在具有特定設計結構和功能的製造在層上的元件或模組。例如，結構特徵可以是以下類型：觸點、通孔、閘極、淺溝槽隔離（STI）和金屬線等。用於製造層中的結構特徵的複數個處理步驟可包括以下一或多個：光微影、蝕刻、填充、沉積、拋光、凹陷、平整化、生長和注入等。以儲存節點中的觸點為例，一般需要大約四個處理步驟來製造所述觸點：光微影、蝕刻、沉積和拋光。
在給定層中的結構特徵的製造製程中，可在每個處理步驟之後（或在每個經取樣/所選擇的處理步驟之後）藉由檢查工具檢查取樣，並且可藉由檢查工具獲取檢查圖像。可使用檢查配方產生對應於檢查圖像的缺陷圖，缺陷圖指示對應處理步驟的檢查圖像上的檢查缺陷分佈。這也稱為線上檢查，它在製造製程期間（例如，在處理步驟之間及/或層之間）在取樣的生產線內執行。
附加地，可對半導體取樣進行各種測試以評估裝置功能和效能，例如，在製造製程期間完成某些層或處理步驟之後，或者在生產線端（EOL）處、在製造製程完成之後。例如，測試可以是以下各項中的一項：電測試、破壞性測試（例如，藉由例如，透射電子顯微鏡（TEM）或SEM的橫截面檢驗）、可靠性測試（例如，用於辨識當前運行良好但稍後可能失效的裝置（例如，具有潛在缺陷的裝置））或它們的任何合適的組合。
測試資料可從對取樣執行的測試獲得（202）（例如，由第一PMC 102中的缺陷率匹配模組104經由I/O介面126）。如所描述的，半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵。測試資料指示半導體取樣相對於取樣的一或多個層中的可疑層處的至少一個結構特徵的功能缺陷率。例如，半導體取樣可指晶粒，晶粒是在其上製造給定功能電路的半導體晶片的塊。
現在參考圖5，其圖示了根據當前揭露的主題的某些實施方式的示例性半導體取樣和對其執行的電測試的示意圖。
如圖所示的取樣例示了記憶體裝置的部分，包括五個層。底層502，即層1，包括記憶體單元的多個結構特徵，而上層504、506、508和510各自包括連接下層特徵的金屬線。需注意，為了說明性和示例性目的，簡化了圖5中的層分離。該圖不應被視為表示可具有附加及/或不同層的實際儲存裝置。例如，層504可被認為包括兩個子層：金屬線上層，以及將金屬線與記憶體單元連接的觸點中間層。開關（圖中未示出）可存在於用於控制電連接的各個位置處。
可按順序（例如，採用自下而上方法）對取樣進行電測試，以測試裝置的全部功能並決定裝置的哪個部分出現故障。例如，電測試可辨識特定測試點處的電故障（例如，導致某些記憶體單元具有串擾的電短路）。可根據測試點在裝置中定位故障層和位置。例如，如果僅在A1和B1之間發生電短路，則故障可能與層502（例如，A1和B1的兩個記憶體單元之間的橋接）有關。如果整個A行短路，則故障可能與層504有關。如果短路發生在A行和C行之間（不僅僅是特定儲存單元之間），則故障可能與層506有關。如果整個裝置無法正常工作，則故障可能與層510有關，因為該層是將裝置連接到電源的頂層。需注意，上述示例性場景只是出於說明目的的假設示例，不一定代表/對應於現實生活中的裝置功能和缺陷。
因此，根據電測試資料，辨識取樣的導致功能缺陷率的可疑層是可能的。此外，例如基於發生電故障的測試點的位置來將缺陷與可疑層的特定結構特徵相關聯也是可能的。例如，繼續上面的示例，當A1到B1之間發生電短路時，可辨識層502是引起故障的可疑層。更具體地，故障的原因可能與A1和B1兩個儲存單元之間的橋接有關。當A行和C行之間發生短路時，可決定層506是引起故障的可疑層，故障的原因很可能與連接兩行的金屬線有關。在一些情況下，測試資料可以測試缺陷圖的形式呈現，該圖提供了取樣可疑層上的功能缺陷率的可疑位置的資訊。
由於每個層是藉由複數個處理步驟製造的，其中至少一些處理步驟在線上檢查期間被檢查，因此檢查資料可被檢取並用於與測試資料相關，以便辨識哪些處理步驟可能是故障的根本原因。
具體地，可（例如，藉由第一PMC 102中的缺陷率匹配模組104經由I/O介面126）檢取（204）在半導體取樣的檢查期間獲取的可疑層的檢查資料。檢查資料包括對應於可疑層的結構特徵的複數個處理步驟的至少經取樣的集合的一組檢查圖像和對應於所述組檢查圖像並指示相對於結構特徵的處理步驟的經取樣的集合的檢查缺陷率的一組缺陷圖。
如前述，用於製造層中的結構特徵的複數個處理步驟可例如包括以下一或多個：光微影、蝕刻、填充、沉積、拋光、凹陷、平整化、生長和注入等。製造特徵所需的處理步驟的數量取決於特徵的複雜程度，其範圍從幾個步驟到幾十個步驟不等。繼續以儲存節點的觸點為例（例如動態隨機存取記憶體（DRAM）裝置中的儲存節點觸點（SNC）），製造它通常需要大約四個處理步驟：光微影、蝕刻、沉積和拋光。一旦偵測到與SNC相關的故障（例如，2個SNC之間發生短路），故障的根本原因可能與製造SNC的四個處理步驟中的任何一個有關。
在一些情況下，在SNC層的線上偵測中可在製造製程期間依次檢查所有處理步驟，並且可在四個處理步驟中的每一者之後獲取檢查圖像。在一些其他情況下，處理步驟被取樣並且在檢查期間僅選擇處理步驟的子集來檢查。所選處理步驟的子集也稱為經取樣的處理步驟集。例如，可決定僅檢查製造SNC的四個處理步驟中的蝕刻和拋光步驟。在這種情況下，經取樣的集合包括蝕刻和拋光步驟，並且在兩個處理步驟之後分別獲取兩個檢查圖像。
檢查圖像可由被包括在檢查配方中的缺陷偵測演算法處理。缺陷偵測演算法可應用不同的偵測方法來處理檢查圖像並產生指示檢查圖像上的缺陷候選分佈的缺陷圖。例如，缺陷偵測演算法可以是經典的缺陷偵測演算法，諸如晶粒到參考偵測演算法，例如晶粒到晶粒（D2D）、晶粒到歷史（D2H）、晶粒到資料庫（D2DB）等。作為另一個示例，缺陷偵測演算法可基於機器學習（ML）模型。所產生的缺陷圖可提供位於檢查圖像上的一組檢查缺陷（即，缺陷候選）的資訊。每個檢查缺陷可與一或多個缺陷屬性（諸如例如缺陷的位置、強度、大小和形狀等）相關聯。
在一些實施方式中，檢查配方可包括被配置用於檢查圖像上的缺陷偵測的機器學習（ML）模型。例如，可將檢查圖像輸入ML模型以供處理，並且ML模型的輸出是對應於檢查圖像的預測缺陷圖。可使用訓練集預先訓練ML模型（在運行時部署之前）。例如，用於在監督學習中訓練ML模型的訓練集通常包括一或多個訓練取樣，每個訓練取樣包括相應訓練圖像和與其相關聯的對應地面實況資料。地面實況資料可包括訓練圖像的標籤資料，所述標籤資料指示訓練圖像中是否存在感興趣缺陷（DOI）或誤會。下面將更詳細地描述本文使用的ML模型及其訓練的細節。
繼續圖2的描述，在收集測試資料和檢查資料後，可將測試資料（例如，藉由PMC 102中的缺陷率匹配模組104）與可疑層的一組缺陷圖相關（206），以辨識可疑層的在由測試資料指示的功能缺陷率與由一組缺陷圖指示的檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵。
對於所辨識的一或多個結構特徵之每一者結構特徵，可將結構特徵的一組檢查圖像的至少部分包括在訓練集中（208）（例如，藉由PMC 102中的ML訓練模組106）。可使用訓練集（例如，由PMC 102中的ML訓練模組106）來訓練可用於檢驗後續半導體取樣的檢查配方中的機器學習模型（例如，ML模型108）。
在一些實施方式中，測試資料和缺陷圖之間的相關性可藉由將測試資料與一組缺陷圖對準並比較對應位置的功能缺陷率和檢查缺陷率來執行。例如，測試資料（例如，以測試缺陷圖的形式）和缺陷圖都對應於被檢驗取樣（例如，晶粒）的尺寸。可藉由使用圖像配准技術將兩種類型的資料彼此疊加/覆蓋對準這兩種類型的資料。如本文所指的圖像配准可包括測量對應於取樣的兩個圖像表示（例如，兩種類型的圖）之間的偏移，並且相對於另一個圖像移動一個圖像以校正偏移。偏移可能是由在製造及/或成像製程期間發生的各種因素引起的。可根據本領域已知的任何合適的配准演算法來實現配准。例如，配准可使用以下演算法中的一或多個來執行：基於區域的演算法（例如，Lucas-Kanade（LK）演算法）、基於特徵的配准或相位相關配准。
一旦測試資料和缺陷圖對準，就可比較對應位置的兩種類型的缺陷，並且可辨識具有不匹配缺陷率的位置（及其結構特徵）。可能存在兩種類型的不匹配缺陷率：由測試資料辨識而不是由缺陷圖辨識的第一種類型的缺陷，以及由缺陷圖辨識而不是由測試資料辨識的第二種類型的缺陷。由於藉由測試（諸如電測試）提供的測試資料代表了裝置功能的實際缺陷，因此應將其視為地面實況。例如，由測試資料辨識的缺陷應被視為取樣的實際缺陷（即DOI），而取樣的其餘部分應被視為無缺陷。
因此，上述第一類型的缺陷是在檢查製程期間以某種方式遺漏/未擷取的實際缺陷（即，隱藏缺陷），而上述第二類型的缺陷是在檢查製程期間被錯誤地偵測為缺陷但實際上應被視為誤會/無缺陷的誤會。這種不匹配缺陷資訊可用來最佳化檢查配方，例如可作為訓練資料來最佳化檢查配方中的ML模型，使ML模型學習到不匹配缺陷的缺陷特徵。最佳化後的ML模型在用於檢驗生產線中的下一個取樣時可提供改進的偵測效能。兩種類型的不匹配缺陷率的示例在下面根據當前揭露的主題的某些實施方式參照圖3和圖4進行詳述。
如圖3所示，根據某些實施方式，被辨識為具有不匹配缺陷率的一或多個結構特徵（參考框206）可包括被測試資料指示為有缺陷的但被一組缺陷圖指示為無缺陷的第一結構特徵（302）。如前述，這樣的結構特徵實際上是有缺陷的。在這種情況下，可分析（304）在第一結構特徵的位置處的可疑層的一組檢查圖像，以辨識處理步驟的至少經取樣的集合中的有高概率導致第一結構特徵的缺陷率的一或多個處理步驟。一旦被辨識，可將所述一或多個處理步驟的一或多個檢查圖像的至少部分與相關聯的感興趣缺陷標籤（DOI）一起包括（306）在訓練集中。一或多個檢查圖像的至少部分對應於第一結構特徵。例如，所述部分可指在第一結構特徵的位置處從一或多個檢查圖像中的每一者提取的圖像部分。在一些情況下，從一或多個檢查圖像中提取的圖像部分可與相關聯的DOI標籤一起包括在訓練集中。在一些其他情況下，可將一或多個檢查圖像（以每個檢查圖像整體）與和第一結構特徵的位置相關聯的DOI標籤一起被包括在訓練集中。
附加地或替代地，如圖4所示，在一些實施方式中，被辨識為具有不匹配缺陷率的一或多個結構特徵（參考框206）可包括被一組缺陷圖中的至少一個缺陷圖指示為有缺陷但被測試資料指示為無缺陷的第二結構特徵（402）。如前述，這樣的結構特徵實際上是無缺陷的。在這樣的情況下，可將對應於至少一個缺陷圖的至少一個檢查圖像的至少部分與相關聯的誤會標籤一起包括（404）在訓練集中。至少一個檢查圖像影像的至少部分對應於第二結構特徵。與上述類似，所述部分可指在第二結構特徵的位置處從至少一個檢查圖像中提取的圖像部分。在一些情況下，從至少一個檢查圖像中提取的至少一個圖像部分可與誤會標籤一起被包括在訓練集中。在一些其他情況下，可將至少一個檢查圖像（以所述檢查圖像整體）與和第二結構特徵的位置相關聯的誤會標籤一起包括在訓練集中。
現在轉向圖6，示意性地圖示根據當前揭露的主題的某些實施方式的測試資料和缺陷圖之間的不匹配缺陷率的示例。
圖示具有多個晶粒的晶片600。假設每個晶粒是記憶體裝置，如圖5所例示。在晶片的製造製程之後，對晶片上的每個晶粒進行EOL電測試，並產生每個晶粒的測試缺陷圖。以晶粒602為例，藉由測試辨識出兩個電故障（在晶粒上打叉）。具體地，根據測試資料，在兩對記憶體單元M1-M2和M3-M4之間辨識出兩條電短路604和606，如測試資料605所示。繼續圖5的示例，可疑的電短路層被辨識為層502。
檢取層502的檢查資料時發現，在層502中的記憶體單元的所有制造處理步驟中，對三個處理步驟進行取樣來進行偵測：步驟1、步驟2、步驟3。圖示對應於三個處理步驟的三個缺陷圖608、610和612。如圖所示，在三個缺陷圖的在測試資料上對應於電短路604的位置的位置614、616和618處，分別辨識出檢查缺陷。因此，測試資料和缺陷圖指示的關於結構特徵M1及/或M2的缺陷彼此匹配。
相比之下，在測試資料上對應於電短路606的位置的位置（用虛線圓圈標記）處的三個處理步驟中的任何一個中都沒有辨識出檢查缺陷，從而圖示不匹配缺陷率。因此，指示真正缺陷的電短路606在檢查製程期間以某種方式未被擷取到。在這種情況下，對應於三個處理步驟的檢查圖像在對應於電短路606的位置處被檢取和分析，以便辨識其哪個（哪些）處理步驟有高概率引起缺陷（即，電短路）。例如，如果步驟1和步驟2的檢查圖像都圖示在M3和M4之間的對應位置處的某些缺陷信號（例如，針對某些參考信號（諸如設計資料及/或同一圖像或參考圖像中的相鄰像素等）偵測到），則步驟1和步驟2的兩個檢查圖像（或在M3和M4之間的對應位置處提取的至少圖像部分/圖片）將與特定位置的（DOI）相關聯的標籤一起被包括在訓練集中。
儘管有上述示例，但需注意，匹配及/或不匹配的標準可被廣泛地定義，並且在一些情況下不一定要求所有處理步驟的缺陷圖與測試資料完全匹配或不匹配。例如，對於電短路604，如果所有三個缺陷圖中的至少一個缺陷圖（或兩個缺陷圖）辨識出對應檢查缺陷，則可決定為匹配缺陷率。在另一個示例中，關於電短路606，如果大多數缺陷圖沒有擷取對應檢查缺陷，或者如果最有可能導致這種類型的電故障的處理步驟的缺陷圖未能辨識對應檢查缺陷，則可決定為不匹配缺陷率。
例如，在缺陷圖608和610處辨識出兩個檢查缺陷620和622，而在測試資料605中的（與至少一個結構特徵相關）對應位置處沒有辨識出電故障。如前述，它可被決定為不匹配缺陷率，因為三分之二的處理步驟與測試資料不匹配。在這種情況下，檢查缺陷620和622在檢查期間被錯誤地偵測為缺陷。對應於缺陷圖608和610的檢查圖像（或至少是在缺陷位置處提取的圖像部分/圖片）將與針對特定位置的相關聯的誤會標籤一起被包括在訓練集中。
需注意，在一些情況下，可在測試缺陷圖上的特定位置或位置範圍內辨識由關於至少一個結構特徵的測試資料指示的功能缺陷率。例如，針對記憶體單元M1和M2辨識電短路604，並且可疑故障位置應在M1和M2之間的範圍內。在另一個示例中，在一些情況下的故障可能存在於結構特徵中。相比之下，缺陷圖指示的檢查缺陷通常在特定位置處被辨識（例如，使用（x, y）座標）。因此，由測試資料辨識的功能缺陷率在一些情況下可能對應於缺陷圖上的多個位置/像素。因此，在將兩種類型的資料進行關聯時，兩個對應位置之間的缺陷率的匹配不應局限於兩個特定位置，而應擴展到可能相關的某個範圍/程度。範圍/程度可基於例如所辨識的功能缺陷率的類型及其相關結構特徵來決定。
需注意，一或多個檢查圖像中的對應於第一結構特徵的至少部分應廣義地理解為擷取第一結構特徵或擷取關於第一結構特徵的相關範圍（例如，第一結構特徵和相關結構特徵之間的範圍）的至少部分。類似地，對應於第二結構特徵的至少一個檢查圖像的至少部分應廣義地理解為擷取第二結構特徵或擷取相對於第二結構特徵的相關範圍（例如，第二結構特徵和相關結構特徵之間的範圍）的至少部分。
返回參考圖2，一旦藉由包括被辨識為每個結構特徵的一組檢查圖像的具有不匹配缺陷率的至少部分來更新用於訓練檢查配方中的ML模型的訓練集，就可（例如，藉由PMC 102中的ML訓練模組106）使用訓練集來訓練/重新訓練ML模型，該模型在被訓練/重新訓練後可用於後續半導體取樣的檢驗。
如前述，可使用訓練集預先訓練（在運行時部署之前）用於檢查取樣的檢查配方中的ML模型，以偵測檢查圖像上的缺陷。例如，用於在監督學習中訓練ML模型的訓練集通常包括一或多個訓練取樣，每個訓練取樣包括相應訓練圖像和與其相關聯的對應地面實況資料。地面實況資料可包括訓練圖像的標籤資料，其指示訓練圖像中是否存在感興趣缺陷（DOI）或誤會。訓練圖像可以是半導體取樣在其製造製程中由偵測工具獲得的「真實世界」圖像。地面實況資料可藉由各種方式獲得，例如藉由查驗程序、藉由人工註釋、基於設計資料的合成產生、基於機器學習或其組合。例如，可例如，以DOI邊界框的形式或二進位圖像的形式提供標籤資料，其中只有屬於DOI的像素獲得值「1」，無缺陷像素獲得值「0」等。在ML訓練期間使用的成本函數可基於偵測準確度/擷取率，並且任選地，還可基於誤偵測和過度偵測的懲罰。如前述，可藉由添加/包括被辨識為每個結構特徵的一組檢查圖像的具有不匹配缺陷率的至少部分來豐富/更新用於先前訓練ML模型的訓練集。
應當注意，本文所指的ML模型可實現為各種類型/結構的機器學習模型，例如，諸如決策樹、支援向量機（SVM）、人工神經網路（ANN）、回歸模型、貝氏網路或它們的集成/組合等。ML模型使用的學習演算法可以是以下任何一種：監督學習、無監督學習或半-監督學習等。當前揭露的主題不限於特定類型的ML模型或特定類型或ML模型使用的學習演算法。
在一些實施方式中，ML模型可實現為深度神經網路（DNN）。DNN可包括監督或無監督DNN模型，其包括根據相應DNN架構組織的層。作為非限制性示例，可根據迴旋神經網路（CNN）架構、循環神經網路架構、遞迴神經網路架構、產生性對抗網路（GAN）架構或其他架構來組織DNN的層。任選地，層中的至少一些可被組織在複數個DNN子網中。DNN的每個層可包括多個基本計算元素（CE），在本領域中，其典型地被稱為維度、神經元或節點。
在一些實施方案中，可在訓練之前初始地選擇DNN的加權值及/或閾值，並且可在訓練期間進一步反覆運算地調整或修改所述該加權值及/或閾值，以在所訓練的DNN中實現最佳加權值及/或閾值集。在每次反覆運算之後，可決定在由DNN模組產生的實際輸出和與相應資料訓練集相關聯的目標輸出之間的差值。該差值可被稱為誤差值。當指示誤差值的損失/成本函數小於預定值時，或者當實現在反覆運算之間的效能的受限改變時，可決定訓練已經完成。用來調整深度神經網路的權重/閾值的輸入資料集被稱為訓練集。
需注意，當前揭露的主題的教導不受如前述的ML或DNN的特定架構的約束。
使用如前述經更新的訓練集訓練的ML模型能夠提高先前被檢查配方遺漏的DOI的擷取率，並降低先前被檢查配方錯誤偵測為DOI的誤報率（FAR）。
在一些實施方式中，ML模型可基於針對新生產半導體取樣獲得的新測試資料和檢查資料的相關性來不斷地重新訓練和更新。例如，對於包括多個晶粒的給定生產晶片，在對每個晶粒執行測試並獲得其測試資料時，每個晶粒的測試資料可如前述與對應檢查資料相關聯，並且將結構特徵的具有不匹配缺陷率的檢查圖像（或從中提取的圖像部分/圖片）與相關聯DOI或誤會標籤一起添加到用於訓練ML模型的訓練集中。任選地，表徵檢查圖像或其缺陷的某些缺陷屬性也被包括在訓練集中。在一些情況下，除了檢查圖像的至少部分之外，訓練集中還可包括有高概率導致不匹配缺陷率的處理步驟（對應於相關結構特徵）的設計資料。
經更新的訓練集可用於重新訓練ML模型，從而產生經更新的ML模型，該模型可替代檢查配方中先前部署的ML模型。經更新的ML模型可用於線上檢查後續半導體取樣。例如，針對晶片N上的晶粒在其製造製程之後獲得測試資料和檢查資料，並且在使用晶片N的晶粒的檢查圖像重新訓練ML模型時，重新訓練的ML模型可用於線上檢查下一個晶片，所述下一個晶片可能是線上檢查中的晶片N+m片。可使用經更新的訓練集不斷重複重新訓練程序，從而能夠擷取更多的DOI，同時抑制線上檢查期間的誤報，從而提高其偵測靈敏度。
根據某些實施方式，如前述的資料相關和訓練/重新訓練程序可被包括作為用於最佳化/調整檢查配方的程序的一部分，該檢查配方可由系統101用於運行時的缺陷偵測（其中ML模型一旦訓練/重新訓練就可作為檢查配方的一部分）。因此，當前揭露的主題包括用於最佳化/調整如前述的檢查配方的系統和方法。
需注意，本案中示明的示例（諸如例如取樣的示例性結構、結構特徵的處理步驟、示例性缺陷圖和測試資料等）是出於示例性目的而示出的，不應當被視為以任何方式限制本案內容。除了或代替以上內容，可使用其他適當的示例/實施方式。
如本文所述的缺陷偵測/方案最佳化系統的某些實施方式的優點之一是具有改進的缺陷偵測靈敏度的最佳化檢查方案，該檢查方案包括使用藉由將測試資料和取樣的檢查資料相關並辨識在兩者間的不匹配缺陷率產生的訓練集來有效地訓練的ML模型。ML模型在經過訓練後就能夠以針對先前被檢驗方法遺漏的DOI（即隱藏缺陷）的改進的擷取率和先前被錯誤偵測為DOI的降低的誤報率（FAR）偵測缺陷。
如本文所述的缺陷偵測/配方最佳化系統的某些實施方式的進一步優點在於一旦新測試資料和檢查資料變得可用，ML模型可在生產中被重複和連續地重新訓練和更新，從而能夠基於最新的生產晶片資料來將ML模型最佳化成對晶片/製程變化更穩健並且由此能夠提高線上後續取樣的擷取率和偵測靈敏度。
將理解，本案內容的應用不限於本文含有的描述中闡述的或附圖中示出的細節。
還將理解，根據本案內容的系統可至少部分地實現在被合適程式設計的電腦上。同樣地，本案內容設想可由電腦讀取來執行本案內容的方法的電腦程式。本案內容進一步設想有形地體現可由電腦執行來執行本案內容的方法的指令程式的非瞬態電腦可讀記憶體。
本案內容能夠具有其他實施方式並能夠以各種方式實踐或進行。因此，將理解，本文採用的措辭和術語是出於描述目的，並且不應當被視為是限制性的。因此，本領域技藝人士將瞭解，本案內容所基於的概念可易於用作設計用於進行本發明揭露的主題的若干目的的其他結構、方法和系統的基礎。
本領域技藝人士將易於瞭解，在不脫離本案內容的在所附申請專利範圍中並由其定義的範圍的情況下，可對如上文所描述的本發明的實施方式應用各種修改和改變。
100:檢驗系統 101:基於電腦的系統 102:處理器和記憶體電路系統 104:缺陷率匹配模組 106:機器學習（ML）訓練模組 108:ML模型 110:測試系統 112:檢查資料 114:測試資料 120:檢驗工具 122:儲存單元 124:圖形化使用者介面（GUI） 126:I/O介面 202:框 204:框 206:框 208:框 210:框 302:框 304:框 306:框 402:框 404:框 502:底層 504:上層 506:上層 508:上層 510:上層 600:晶片 602:晶粒 604:電短路 605:測試資料 606:電短路 608:缺陷圖 610:缺陷圖 612:缺陷圖 614:位置 616:位置 618:位置 620:檢查缺陷 622:檢查缺陷
為了理解本案內容並瞭解本案內容可如何進行實踐，將參考附圖僅以非限制性示例來描述實施方式，在附圖中：
圖1圖示根據本發明揭露的主題的某些實施方式的檢驗系統的一般化方塊圖。
圖2圖示根據當前揭露的主題的某些實施方式的最佳化用於檢查半導體取樣的檢查配方的一般化流程圖。
圖3和圖4圖示根據當前揭露的主題的某些實施方式的兩種類型的不匹配缺陷率的示例。
圖5圖示根據當前揭露的主題的某些實施方式的示例性半導體取樣和對其執行的電測試的示意圖。
圖6示意性地圖示根據當前揭露的主題的某些實施方式的測試資料和缺陷圖之間的不匹配缺陷率的示例。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
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Claims (20)

  1. 一種最佳化用於檢查一半導體取樣的一檢查配方的電腦化系統，該系統包括一處理和記憶體電路系統（PMC），該PMC被配置為： 從在檢查之後對該半導體取樣執行的一測試獲得測試資料，該半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵，該測試資料指示該半導體取樣相對於在該一或多個層中的一可疑層處的至少一個結構特徵的功能缺陷率； 檢取在該半導體取樣的該檢查期間中獲取的該可疑層的檢查資料，該檢查資料包括對應於該可疑層的該結構特徵的該複數個處理步驟的至少一經取樣的集合的一組檢查圖像和對應於該一組檢查圖像並指示相對於該結構特徵的處理步驟的該經取樣的集合的檢查缺陷率的一組缺陷圖； 將該測試資料與該可疑層的該一組缺陷圖相關，以辨識該可疑層的在由該測試資料指示的該功能缺陷率與由該一組缺陷圖指示的該檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵； 對於所辨識的一或多個結構特徵之每一者結構特徵，將對應於該結構特徵的該一組檢查圖像的至少部分包括在一訓練集中；及 使用該訓練集來訓練可用於一後續半導體取樣的檢查的該檢查配方中的一機器學習（ML）模型。
  2. 根據請求項1之電腦化系統，其中該測試是以下各項中的一項：一電測試、一破壞性測試和一可靠性測試。
  3. 根據請求項1之電腦化系統，其中該檢查是在該半導體取樣的一製造製程期間執行的線上檢查，並且該測試是在完成該製造製程或其一部分時執行的一線端（EOL）測試。
  4. 根據請求項1之電腦化系統，其中該一或多個層中的一個層中的該結構特徵是以下一類型：一觸點、一通孔、一閘極、一淺溝槽隔離（STI）和一金屬線。
  5. 根據請求項1之電腦化系統，其中該複數個處理步驟包括以下一者或多者：光微影、蝕刻、填充、沉積、拋光、凹陷、平整化、生長和注入，該經取樣的集合包括在該檢查期間所選擇的要檢查的該複數個處理步驟的一子集。
  6. 根據請求項1之電腦化系統，其中藉由將該測試資料與該一組缺陷圖對準並比較對應位置的該功能缺陷率和該檢查缺陷率來執行該相關。
  7. 根據請求項1之電腦化系統，其中具有不匹配缺陷率的該一或多個結構特徵包括被該測試資料指示為有缺陷但被該一組缺陷圖指示為無缺陷的一第一結構特徵，其中該PMC被進一步配置為分析在該第一結構特徵的一位置處的該可疑層的該一組檢查圖像，以辨識該至少經取樣的集合中的具有導致該第一結構特徵的缺陷率的高概率的一或多個處理步驟，並且其中該包括包括將該一或多個處理步驟的一或多個檢查圖像的具有一相關聯感興趣缺陷標籤（DOI）的對應於該第一結構特徵的至少部分包括在該訓練集中。
  8. 根據請求項7之電腦化系統，其中除了該一或多個檢查圖像的該至少部分之外，該包括進一步包括將該一或多個處理步驟的對應於該第一結構特徵的設計資料包括在該訓練集中。
  9. 根據請求項1之電腦化系統，其中具有不匹配缺陷率的該一或多個結構特徵包括被該一組缺陷圖中的至少一個缺陷圖指示為有缺陷但被該測試資料指示為無缺陷的一第二結構特徵，其中該包括包括將對應於該至少一個缺陷圖的至少一個檢查圖像的具有一相關聯誤會標籤的至少部分包括在該訓練集中，該至少部分對應於該第二結構特徵。
  10. 根據請求項7之電腦化系統，其中具有不匹配缺陷率的該一或多個結構特徵進一步包括被該一組缺陷圖中的至少一個缺陷圖指示為有缺陷但被該測試資料指示為無缺陷的一第二結構特徵，其中該包括包括將對應於該至少一個缺陷圖的至少一個檢查圖像的具有一相關聯誤會標籤的至少部分包括在該訓練集中，該至少部分對應於該第二結構特徵。
  11. 根據請求項1之電腦化系統，其中該ML模型在經過訓練後能夠提高先前被該偵測配方遺漏的感興趣缺陷（DOI）的擷取率，並且降低先前被該檢查配方錯誤地偵測為DOI的誤會的誤報率。
  12. 一種最佳化用於檢查一半導體取樣的一檢查配方的電腦化方法，該方法包括以下步驟： 從在檢查之後對該半導體取樣執行的一測試獲得測試資料，該半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵，該測試資料指示該半導體取樣相對於在該一或多個層中的一可疑層處的至少一個結構特徵的功能缺陷率； 檢取在該半導體取樣的該檢查期間中獲取的該可疑層的檢查資料，該檢查資料包括對應於該可疑層的該結構特徵的該複數個處理步驟的至少一經取樣的集合的一組檢查圖像和對應於該一組檢查圖像並指示相對於該結構特徵的處理步驟的該經取樣的集合的檢查缺陷率的一組缺陷圖； 將該測試資料與該可疑層的該一組缺陷圖相關，以辨識該可疑層的在由該測試資料指示的該功能缺陷率與由該一組缺陷圖指示的該檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵； 對於所辨識的一或多個結構特徵之每一者結構特徵，將對應於該結構特徵的該一組檢查圖像的至少部分包括在一訓練集中；及 使用該訓練集來訓練可用於一後續半導體取樣的檢查的該檢查配方中的一機器學習（ML）模型。
  13. 根據請求項12之電腦化方法，其中該檢查是在該半導體取樣的一製造製程期間執行的線上檢查，並且該測試是在完成該製造製程或其一部分時執行的一線端（EOL）測試。
  14. 根據請求項12之電腦化方法，其中藉由將該測試資料與該一組缺陷圖對準並比較對應位置的該功能缺陷率和該檢查缺陷率來執行該相關。
  15. 根據請求項12之電腦化方法，其中具有不匹配缺陷率的該一或多個結構特徵包括被該測試資料指示為有缺陷但被該一組缺陷圖指示為無缺陷的一第一結構特徵，其中該方法進一步包括以下步驟：分析在該第一結構特徵的一位置處的該可疑層的該一組檢查圖像，以辨識該至少經取樣的集合中的具有導致該第一結構特徵的缺陷率的高概率的一或多個處理步驟，並且其中該包括包括將該一或多個處理步驟的一或多個檢查圖像的具有一相關聯感興趣缺陷標籤（DOI）的對應於該第一結構特徵的至少部分包括在該訓練集中。
  16. 根據請求項15之電腦化方法，其中除了該一或多個檢查圖像的該至少部分之外，該包括進一步包括將該一或多個處理步驟的對應於該第一結構特徵的設計資料包括在該訓練集中。
  17. 根據請求項12之電腦化方法，其中具有不匹配缺陷率的該一或多個結構特徵包括被該一組缺陷圖中的至少一個缺陷圖指示為有缺陷但被該測試資料指示為無缺陷的一第二結構特徵，其中該包括包括將對應於該至少一個缺陷圖的至少一個檢查圖像的具有一相關聯誤會標籤的至少部分包括在該訓練集中，該至少部分對應於該第二結構特徵。
  18. 根據請求項15之電腦化方法，其中具有不匹配缺陷率的該一或多個結構特徵包括被該一組缺陷圖中的至少一個缺陷圖指示為有缺陷但被該測試資料指示為無缺陷的一第二結構特徵，其中該包括包括將對應於該至少一個缺陷圖的至少一個檢查圖像的具有一相關聯誤會標籤的至少部分包括在該訓練集中，該至少部分對應於該第二結構特徵。
  19. 根據請求項12之電腦化方法，其中該ML模型在經過訓練後能夠提高先前被該偵測配方遺漏的感興趣缺陷（DOI）的擷取率，並且降低先前被該檢查配方錯誤地偵測為DOI的誤會的誤報率。
  20. 一種非瞬態電腦可讀取儲存媒體，該非瞬態電腦可讀取儲存媒體有形地體現一指令程式，當由一電腦執行時，該等指令程式使該電腦執行一種最佳化用於檢查一半導體取樣的一檢查配方的方法，該方法包括以下步驟： 從在檢查之後對該半導體取樣執行的一測試獲得測試資料，該半導體取樣包括一或多個層，每個層包括藉由複數個處理步驟製造的結構特徵，該測試資料指示該半導體取樣相對於在該一或多個層中的一可疑層處的至少一個結構特徵的功能缺陷率； 檢取在該半導體取樣的該檢查期間中獲取的該可疑層的檢查資料，該檢查資料包括對應於該可疑層的該結構特徵的該複數個處理步驟的至少一經取樣的集合的一組檢查圖像和對應於該一組檢查圖像並指示相對於該結構特徵的處理步驟的該經取樣的集合的檢查缺陷率的一組缺陷圖； 將該測試資料與該可疑層的該一組缺陷圖相關，以辨識該可疑層的在由該測試資料指示的該功能缺陷率與由該一組缺陷圖指示的該檢查缺陷率之間具有不匹配缺陷率的一或多個結構特徵； 對於所辨識的一或多個結構特徵之每一者結構特徵，將對應於該結構特徵的該一組檢查圖像的至少部分包括在一訓練集中；及 使用該訓練集來訓練可用於一後續半導體取樣的檢查的該檢查配方中的一機器學習（ML）模型。
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