KR20230174693A - 반도체 시편들을 위한 검사 레시피 최적화 - Google Patents

반도체 시편들을 위한 검사 레시피 최적화 Download PDF

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KR20230174693A
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Abstract

반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 시스템 및 방법이 제공된다. 방법은, 검사 후에 수행된 시험으로부터 시험 데이터를 획득하는 단계 - 시험 데이터는 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 시편의 기능적 결함을 나타냄 -; 의심되는 층의 복수의 처리 단계들의 결함 맵들의 세트 및 검사 이미지들의 세트를 포함하는, 의심되는 층의 검사 데이터를 검색하는 단계; 의심되는 층의 하나 이상의 구조적 피쳐를 매칭되지 않은 결함으로 식별하기 위해 의심되는 층의 결함 맵들의 세트와 시험 데이터를 상관시키는 단계; 식별된 구조적 피쳐들 각각에 대해, 구조적 피쳐에 대응하는 검사 이미지들의 적어도 일부를 훈련 세트에 포함하는 단계; 및 검사 레시피의 기계 학습(ML) 모델을 훈련하기 위해 훈련 세트를 사용하는 단계를 포함한다.

Description

반도체 시편들을 위한 검사 레시피 최적화{INSPECTION RECIPE OPTIMIZATION FOR SEMICONDUCTOR SPECIMENS}
본 개시내용은 일반적으로 반도체 시편의 검사 분야에 관한 것이고, 더 구체적으로는, 시편에 대한 결함 검사 및 검출에 관한 것이다.
제조되는 디바이스들의 극초 대규모 집적 회로(ultra large-scale integration)와 연관된 높은 밀도 및 성능에 대한 현재의 요구들은 미크론미만 피쳐들, 증가된 트랜지스터 및 회로 속도들, 및 개선된 신뢰성을 필요로 한다. 반도체 프로세스들이 진전됨에 따라, 패턴 치수들, 예컨대, 라인 폭, 및 다른 유형들의 임계 치수들이 계속해서 축소된다. 그러한 요구들은 높은 정밀도 및 균일성을 갖는 디바이스 피쳐들을 형성하는 것을 필요로 하는데, 이는 차례로 디바이스들이 여전히 반도체 웨이퍼들의 형태로 되어 있는 동안 디바이스들의 자동화된 검사를 포함하는, 제조 프로세스의 면밀한 모니터링을 요한다.
런타임 검사는 일반적으로, 2단계 절차, 예를 들어, 시편의 검사에 후속하여잠재적 결함들의 샘플링된 위치들의 검토를 채용할 수 있다. 검사는 일반적으로, 광 또는 전자들을 웨이퍼쪽으로 지향시키고 웨이퍼로부터의 광 또는 전자들을 검출함으로써 시편에 대한 특정 출력(예를 들어, 이미지들, 신호들 등)을 생성하는 것을 수반한다. 제1 단계 동안, 시편의 표면은 고속 및 비교적 저해상도로 검사된다. 결함 검출은 전형적으로 결함 검출 알고리즘을 검사 출력에 적용함으로써 수행된다. 결함일 확률이 높은 시편 상의 의심되는 위치들을 보여주기 위해 결함 맵이 생성된다. 제2 단계 동안, 결함들의 상이한 파라미터들, 예컨대, 종류들, 두께, 거칠기, 크기 등을 결정하기 위해, 의심되는 위치들 중 적어도 일부가 비교적 높은 해상도로 더 철저하게 분석된다.
검사는 검사될 시편의 제조 동안 또는 제조 이후에 비파괴적 검사 툴들을 사용함으로써 제공될 수 있다. 다양한 비파괴적 검사 툴들은, 비제한적인 예로서, 주사 전자 현미경들, 원자력 현미경들, 광학 검사 툴들 등을 포함한다. 일부 경우들에서, 2개의 단계들 모두, 동일한 검사 툴에 의해 구현될 수 있고, 일부 다른 경우들에서는, 이러한 2개의 단계들은 상이한 검사 툴들에 의해 구현된다.
검사 프로세스들은 복수의 검사 단계들을 포함할 수 있다. 반도체 디바이스의 제조 프로세스는 다양한 절차들, 예컨대, 식각, 퇴적, 평탄화, 에피택셜 성장과 같은 성장, 주입 등을 포함할 수 있다. 검사 단계들은, 예를 들어 특정 프로세스 절차들 후에 그리고/또는 특정 층들의 제조 후 등등 여러 번 수행될 수 있다. 추가적으로 또는 대안적으로, 각각의 검사 단계는, 예를 들어 상이한 웨이퍼 위치들에 대해 또는 상이한 검사 설정들로 동일한 웨이퍼 위치들에 대해 다수 회 반복될 수 있다.
예로서, 검사 프로세스들은, 시편들 상의 결함들을 검출하고 분류할 뿐만 아니라 계측 관련 작동들을 수행하기 위해, 반도체 제조 동안 다양한 단계들에 사용된다. 검사의 유효성은 예컨대, 결함 검출, 자동 결함 분류(ADC), 자동 결함 검토(ADR), 이미지 세그먼트화, 자동화된 계측 관련 작동들 등과 같은 프로세스(들)의 자동화에 의해 개선될 수 있다. 자동화된 검사 시스템들은, 제조된 부품들이 예상되는 품질 표준들을 충족시키는 것을 보장하고, 식별된 결함들의 유형에 따라, 제조 툴들, 장비, 및/또는 조성물들에 필요할 수 있는 조정들에 대한 유용한 정보를 제공한다.
일부 경우들에서, 더 높은 수율을 촉진하기 위해 기계 학습 기술들이, 자동화된 검사 프로세스를 보조하는 데 사용될 수 있다. 예를 들어, 지도 기계 학습(supervised machine learning)은, 충분히 주석이 달린 훈련(training) 이미지들에 기초하여 구체적인 검사 응용들을 자동화하기 위한 정확하고 효율적인 해결책들을 가능하게 하는 데 사용될 수 있다.
본 개시된 주제의 특정 양상들에 따르면, 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 컴퓨터화된 시스템이 제공되고, 시스템은 제1 처리 및 메모리 회로(PMC)를 포함하고, 제1 처리 및 메모리 회로는: 반도체 시편의 검사 후에 그에 대해 수행된 시험으로부터 시험 데이터를 획득하고 - 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함하고, 시험 데이터는 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 반도체 시편의 기능적 결함을 나타냄 -; 반도체 시편의 검사 동안 취득된 의심되는 층의 검사 데이터를 검색하고 - 검사 데이터는 의심되는 층의 구조적 피쳐들의 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 검사 이미지들의 세트에 대응하고 구조적 피쳐들의 처리 단계들의 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함함 -; 의심되는 층의 하나 이상의 구조적 피쳐를, 시험 데이터에 의해 나타내어진 기능적 결함과 결함 맵들의 세트에 의해 나타내어진 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 의심되는 층의 결함 맵들의 세트와 시험 데이터를 상관시키고; 식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 구조적 피쳐에 대응하는 검사 이미지들의 세트의 적어도 일부를 훈련 세트에 포함하고; 후속 반도체 시편의 검사에 사용가능한 검사 레시피의 기계 학습(ML) 모델을 훈련하기 위해 훈련 세트를 사용하도록 구성된다.
상기 특징들 외에도, 본 개시된 주제의 이 양상에 따른 시스템은 아래에 열거된 특징들 (i) 내지 (ix) 중 하나 이상을, 기술적으로 가능한 임의의 원하는 조합 또는 순열로 포함할 수 있다.
(i). 시험은 다음: 전기 시험, 파괴 시험, 및 신뢰성 시험 중 하나이다.
(ii). 검사는 반도체 시편의 제조 프로세스 동안 수행되는 인-라인 검사이고, 시험은 제조 프로세스 또는 그의 일부의 완료 시(예를 들어, 제조 프로세스의 특정 처리 단계들의 완료 시) 수행되는 엔드-오브-라인(EOL) 시험이다.
(iii). 하나 이상의 층 중 층의 구조적 피쳐들은: 콘택, 비아, 게이트, 얕은 트렌치 격리(STI), 및 금속 와이어의 유형이다.
(iv). 복수의 처리 단계들은: 리소그래피, 식각, 충전, 퇴적, 연마, 함몰화, 평탄화, 성장 및 주입 중 하나 이상을 포함하고, 샘플링된 세트는 검사 동안 검사되도록 선택되는 복수의 처리 단계들의 하위세트를 포함한다.
(v). 상관은 시험 데이터를 결함 맵들의 세트와 정렬시키고 기능적 결함을 대응하는 위치들에 대한 검사 결함과 비교함으로써 수행된다.
(vi). 매칭되지 않은 결함을 갖는 하나 이상의 구조적 피쳐는, 시험 데이터에 의해서는 결함 있는 것으로 나타내어지지만 결함 맵들의 세트에 의해서는 결함이 없는 것으로 나타내어지는 제1 구조적 피쳐를 포함한다. PMC는, 제1 구조적 피쳐의 결함을 야기할 확률이 높은 하나 이상의 처리 단계를 적어도 샘플링된 세트에서 식별하기 위해 제1 구조적 피쳐의 위치에서 의심되는 층의 검사 이미지들의 세트를 분석하도록 더 구성된다. 포함하는 것은, 관심 결함(DOI)의 연관된 라벨과 함께, 제1 구조적 피쳐에 대응하는 하나 이상의 처리 단계의 하나 이상의 검사 이미지의 적어도 일부를 훈련 세트에 포함하는 것을 포함한다.
(vii). 포함하는 것은, 하나 이상의 검사 이미지의 적어도 일부에 추가하여, 제1 구조적 피쳐에 대응하는 하나 이상의 처리 단계의 설계 데이터를 훈련 세트에 포함하는 단계를 더 포함한다.
(viii). 매칭되지 않은 결함을 갖는 하나 이상의 구조적 피쳐는, 결함 맵들의 세트의 적어도 하나의 결함 맵에 의해 결함 있는 것으로 나타내어지지만 시험 데이터에 의해서는 결함이 없는 것으로 나타내어지는 제2 구조적 피쳐를 포함한다. 포함하는 것은, 방해의 연관된 라벨과 함께, 적어도 하나의 결함 맵에 대응하는 적어도 하나의 검사 이미지의 적어도 일부를 훈련 세트에 포함하는 것을 포함하고, 적어도 일부는 제2 구조 피쳐에 대응한다.
(ix). ML 모델은, 훈련될 시에, 검사 레시피에 의해 이전에 누락된 관심 결함들(DOI들)의 캡처율을 개선할 수 있고, 검사 레시피에 의해 이전에 DOI들로서 부정확하게 검출된 방해들의 오경보율을 감소시킬 수 있다.
본 개시된 주제의 다른 양상들에 따르면, 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 컴퓨터화된 방법이 제공되고, 방법은: 반도체 시편의 검사 후에 그에 대해 수행된 시험으로부터 시험 데이터를 획득하는 단계 - 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함하고, 시험 데이터는 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 반도체 시편의 기능적 결함을 나타냄 -; 반도체 시편의 검사 동안 취득된 의심되는 층의 검사 데이터를 검색하는 단계 - 검사 데이터는 의심되는 층의 구조적 피쳐들의 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 검사 이미지들의 세트에 대응하고 구조적 피쳐들의 처리 단계들의 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함함 -; 의심되는 층의 하나 이상의 구조적 피쳐를, 시험 데이터에 의해 나타내어진 기능적 결함과 결함 맵들의 세트에 의해 나타내어진 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 의심되는 층의 결함 맵들의 세트와 시험 데이터를 상관시키는 단계; 식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 구조적 피쳐에 대응하는 검사 이미지들의 세트의 적어도 일부를 훈련 세트에 포함하는 단계; 및 후속 반도체 시편의 검사에 사용가능한 검사 레시피의 기계 학습(ML) 모델을 훈련하기 위해 훈련 세트를 사용하는 단계를 포함한다.
개시된 주제의 이 양상은 시스템과 관련하여 위에서 열거된 특징들 (i) 내지 (ix) 중 하나 이상을, 준용하여, 기술적으로 가능한 임의의 원하는 조합 또는 순열로 포함할 수 있다.
본 개시된 주제의 다른 양상들에 따르면, 컴퓨터에 의해 실행될 때, 컴퓨터로 하여금 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 방법을 수행하게 하는 명령어들을 포함하는 비일시적 컴퓨터 판독가능 매체가 제공되고, 방법은: 반도체 시편의 검사 후에 그에 대해 수행된 시험으로부터 시험 데이터를 획득하는 단계 - 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함하고, 시험 데이터는 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 반도체 시편의 기능적 결함을 나타냄 -; 반도체 시편의 검사 동안 취득된 의심되는 층의 검사 데이터를 검색하는 단계 - 검사 데이터는 의심되는 층의 구조적 피쳐들의 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 검사 이미지들의 세트에 대응하고 구조적 피쳐들의 처리 단계들의 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함함 -; 의심되는 층의 하나 이상의 구조적 피쳐를, 시험 데이터에 의해 나타내어진 기능적 결함과 결함 맵들의 세트에 의해 나타내어진 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 의심되는 층의 결함 맵들의 세트와 시험 데이터를 상관시키는 단계; 식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 구조적 피쳐에 대응하는 검사 이미지들의 세트의 적어도 일부를 훈련 세트에 포함하는 단계; 및 후속 반도체 시편의 검사에 사용가능한 검사 레시피의 기계 학습(ML) 모델을 훈련하기 위해 훈련 세트를 사용하는 단계를 포함한다.
개시된 주제의 이 양상은 시스템과 관련하여 위에서 열거된 특징들 (i) 내지 (ix) 중 하나 이상을, 준용하여, 기술적으로 가능한 임의의 원하는 조합 또는 순열로 포함할 수 있다.
본 개시내용을 이해하고 본 개시내용이 어떻게 실제로 수행될 수 있는지를 알기 위해, 이제, 첨부 도면들을 참조하여, 단지 비제한적인 예로서, 실시예들이 설명될 것이고, 도면들에서:
도 1은 본 개시된 주제의 특정 실시예들에 따른 검사 시스템의 일반화된 블록도를 예시한다.
도 2는 본 개시된 주제의 특정 실시예들에 따른, 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 일반화된 흐름도를 예시한다.
도 3 및 4는 본 개시된 주제의 특정 실시예들에 따른 2가지 유형들의 매칭되지 않은 결함의 예들을 예시한다.
도 5는 본 개시된 주제의 특정 실시예들에 따른, 예시적인 반도체 시편 및 그에 대해 수행된 전기 시험의 개략도를 예시한다.
도 6은 본 개시된 주제의 특정 실시예들에 따른, 시험 데이터와 결함 맵들 사이의 매칭되지 않은 결함의 예들을 개략적으로 예시한다.
이하의 상세한 설명에서, 본 개시내용의 완전한 이해를 제공하기 위해 다수의 특정한 세부 사항들이 열거된다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시된 주제가 이러한 특정한 세부 사항들 없이 실시될 수 있다는 점을 이해할 것이다. 다른 경우들에서, 잘 알려진 방법들, 절차들, 구성요소들 및 회로들은 본 개시된 주제를 모호하게 하지 않기 위해 상세히 설명되지 않았다.
이하의 논의들로부터 명백한 것으로서, 구체적으로 달리 언급되지 않는 한, 본 명세서 전반에 걸쳐 "획득", "최적화", "검색", "상관", "식별", "포함", "사용", "정렬", "비교", "분석", "훈련", "개선", "감소" 등과 같은 용어들을 활용하는 논의들이, 데이터 - 상기 데이터는 물리적으로, 예컨대, 전자, 양들로 표현되고/거나 상기 데이터는 물리적 대상들을 표현함 - 를 다른 데이터로 조작하고/거나 변환하는, 컴퓨터의 작동(들) 및/또는 프로세스(들)를 지칭한다는 것을 이해한다. "컴퓨터"라는 용어는, 비제한적인 예로서, 본 출원에 개시된, 검사 시스템, 결함 검출/레시피 최적화 시스템, 시험 시스템, 및 그의 각각의 부분들을 포함하는, 데이터 처리 능력들을 갖는 임의의 종류의 하드웨어 기반 전자 디바이스를 망라하도록 광범위하게 해석되어야 한다.
본원에서 사용되는 "비일시적 메모리" 및 "비일시적 저장 매체"라는 용어들은 본 개시된 주제에 적합한 임의의 휘발성 또는 비휘발성 컴퓨터 메모리를 망라하도록 광범위하게 해석되어야 한다. 용어들은, 명령어들의 하나 이상의 세트를 저장하는 단일 매체 또는 다수의 매체들(예를 들어, 중앙집중형 또는 분산형 데이터베이스, 및/또는 연관된 캐시들 및 서버들)을 포함하는 것으로 간주되어야 한다. 용어들은 또한, 컴퓨터에 의한 실행을 위해 명령어들의 세트를 저장하거나 인코딩할 수 있고 컴퓨터로 하여금 본 개시내용의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 이에 따라, 용어들은, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스들 등을 포함하지만 이에 제한되지 않는 것으로 간주되어야 한다.
본 명세서에서 사용되는 "시편"이라는 용어는 반도체 집적 회로들, 자기 헤드들, 평판 디스플레이들, 및 다른 반도체 제조 물품들을 제조하는 데 사용되는 임의의 종류의 물리적 대상들 또는 웨이퍼들을 포함하는 기판들, 마스크들, 레티클들, 및 다른 구조들, 이들의 조합들 및/또는 부분들을 망라하도록 광범위하게 해석되어야 한다. 본원에서 시편은 또한, 반도체 시편으로 지칭되며, 대응하는 제조 프로세스들을 실행하는 제조 장비에 의해 생성될 수 있다.
본 명세서에서 사용되는 "검사"라는 용어는, 시편 제조 프로세스 동안의 그리고/또는 이후의, 다양한 유형들의 결함 검출, 결함 검토 및/또는 결함 분류, 세그먼트화, 및/또는 계측 작동들에 관련된 임의의 종류의 작동들을 망라하도록 광범위하게 해석되어야 한다. 검사는 검사될 시편의 제조 동안 또는 제조 이후에 비파괴적 검사 툴들을 사용함으로써 제공된다. 비제한적인 예로서, 검사 프로세스는, 동일하거나 상이한 검사 툴들을 사용하여, 시편 또는 그의 부분들에 관하여 제공되는 (단일 또는 다수 횟수의 스캔들의) 런타임 스캐닝, 이미지화, 샘플링, 검출, 검토, 측정, 분류 및/또는 다른 작동들을 포함할 수 있다. 마찬가지로, 검사는 검사될 시편의 제조 이전에 제공될 수 있고, 예를 들어, 검사 레시피(들)를 생성하는 것 및/또는 다른 설정 작동들을 포함할 수 있다. 구체적으로 달리 언급되지 않는 한, 본 명세서에서 사용되는 "검사"라는 용어 또는 그의 파생어들은 검사 영역의 크기 또는 해상도에 관하여 제한되지 않는다는 점을 주목한다. 다양한 비파괴적 검사 툴들은, 비제한적인 예로서, 주사 전자 현미경들(SEM), 원자력 현미경들(AFM), 광학 검사 툴들 등을 포함한다.
본 명세서에서 사용되는 "결함"이라는 용어는 시편 상에 형성되는 임의의 종류의 이상 또는 바람직하지 않은 피쳐/기능성을 망라하도록 광범위하게 해석되어야 한다. 일부 경우들에서, 결함은, 제조된 디바이스의 기능성에 대해 특정 효과들을 갖는 실제 결함이고, 따라서, 검출되는 것이 고객의 관심 대상인 관심 결함(DOI)일 수 있다. 예를 들어, 수율 손실을 야기할 수 있는 임의의 "킬러" 결함들이 DOI로 표시될 수 있다. 일부 다른 경우들에서, 결함은, 완성된 디바이스의 기능성에 대해 영향을 미치지 않고 수율에 영향을 주지 않기 때문에 무시될 수 있는 방해("오경보" 결함으로 또한 지칭됨)일 수 있다.
본 명세서에서 사용되는 "결함 후보"라는 용어는, 관심 결함(DOI)이 될 비교적 높은 확률을 갖는 것으로 검출되는, 시편 상의 의심되는 결함 위치를 망라하도록 광범위하게 해석되어야 한다. 그러므로, 결함 후보는, 검토/시험될 때, 실제로 DOI일 수 있거나, 일부 다른 경우들에서, 검사 동안 상이한 변동들(예를 들어, 프로세스 변동, 색 변동, 기계적 및 전기적 변동들 등)에 의해 야기될 수 있는, 위에서 설명된 바와 같은 방해 또는 무작위 잡음일 수 있다.
본 명세서에서 사용되는 "설계 데이터"라는 용어는 시편의 계층적 물리적 설계(레이아웃)를 나타내는 임의의 데이터를 포함하는 것으로 광범위하게 해석되어야 한다. 설계 데이터는 각각의 설계자에 의해 제공될 수 있고/거나 물리적 설계로부터(예를 들어, 복잡한 시뮬레이션, 간단한 기하학적 및 부울 연산 등을 통해) 유도될 수 있다. 설계 데이터는, 비제한적인 예들로서, GDSII 포맷, OASIS 포맷 등과 같은 상이한 포맷들로 제공될 수 있다. 설계 데이터는 벡터 포맷, 그레이스케일 강도 이미지 포맷 또는 다른 방식으로 제시될 수 있다.
구체적으로 달리 언급되지 않는 한, 개별 실시예들의 맥락으로 설명되는 본 개시된 주제의 특정한 특징들이 또한, 조합하여 단일 실시예에 제공될 수 있다는 것이 이해된다. 반대로, 단일 실시예의 맥락으로 설명되는 본 개시된 주제의 다양한 특징들이 또한, 개별적으로 또는 임의의 적합한 하위조합으로 제공될 수 있다. 이하의 상세한 설명에서, 방법들 및 장치의 완전한 이해를 제공하기 위해 다수의 특정한 세부 사항들이 열거된다.
이를 염두에 두고, 본 개시된 주제의 특정 실시예들에 따른 검사 시스템의 기능 블록도를 예시하는 도 1에 주목한다.
도 1에 예시된 검사 시스템(100)은 시편 제조 프로세스의 부분으로서 반도체 시편(예를 들어, 웨이퍼, 다이, 또는 그의 부분들)의 검사를 위해 사용될 수 있다. 위에서 설명된 바와 같이, 본원에 언급되는 검사는, 시편에 대한, 다양한 유형들의 결함 검사/검출, 결함 분류, 세그먼트화, 및/또는 계측 작동들, 예컨대, 임계 치수(CD) 측정들에 관련된 임의의 종류의 작동들을 망라하도록 해석될 수 있다. 시스템(100)은, 시편을 스캐닝하고 다양한 검사 응용들을 위해 더 처리될, 시편의 이미지들을 캡처하도록 구성되는 하나 이상의 검사 툴(120)을 포함한다.
본원에서 사용되는 "검사 툴(들)"이라는 용어는, 비제한적인 예로서, 시편 또는 그의 부분들에 대하여 제공되는, (단일 또는 다수 횟수의 스캔들의) 스캐닝, 이미지화, 샘플링, 검토, 측정, 분류 및/또는 다른 프로세스들을 포함하는 검사 관련 프로세스들에서 사용될 수 있는 임의의 툴들을 망라하도록 광범위하게 해석되어야 한다.
하나 이상의 검사 툴(120)은 하나 이상의 검사 툴 및/또는 하나 이상의 검토 툴을 포함할 수 있다. 일부 경우들에서, 검사 툴들(120) 중 적어도 하나는 잠재적 결함들(즉, 결함 후보들)의 검출을 위해 (전형적으로, 비교적 고속 및/또는 저해상도로) 검사 이미지들을 캡처하기 위해서 시편(예를 들어, 전체 웨이퍼, 전체 다이 또는 그의 부분들)을 스캐닝하도록 구성된 검사 툴일 수 있다. 일부 경우들에서, 검사 툴들(120) 중 적어도 하나는 검토 툴일 수 있고, 이는, 결함 후보가 실제로 관심 결함(DOI)인지를 확인하기 위해, 검사 툴들에 의해 검출된 결함 후보들 중 적어도 일부의 검토 이미지들을 캡처하도록 구성된다. 그러한 검토 툴은 일반적으로, 한 번에 하나씩(전형적으로, 비교적 저속 및/또는 고해상도로) 시편의 단편들을 검사하도록 구성된다. 검사 툴 및 검토 툴은 동일하거나 상이한 위치들에 위치된 상이한 툴들, 또는 2개의 상이한 모드들로 작동되는 단일 툴일 수 있다. 일부 경우들에서, 적어도 하나의 검사 툴이 계측 능력들을 가질 수 있고, 이미지들에 대해 계측 작동들을 수행하도록 구성될 수 있다.
어떠한 방식으로든 본 개시내용의 범위를 제한하지 않고, 검사 툴들(120)은 다양한 유형들의 검사 기계들, 예컨대, 광학 검사 기계들, 전자 빔 검사 기계들(예를 들어, 주사 전자 현미경(SEM), 원자력 현미경(AFM), 또는 투과 전자 현미경(TEM) 등) 등으로서 구현될 수 있다는 점을 또한 주목해야 한다. 일부 경우들에서, 동일한 검사 툴이, 저해상도 이미지 데이터 및 고해상도 이미지 데이터를 제공할 수 있다. 결과적인 이미지 데이터(저해상도 이미지 데이터 및/또는 고해상도 이미지 데이터)는 - 직접 또는 하나 이상의 중간 시스템을 통해 - 시스템(101)에 송신될 수 있다. 본 개시내용은 임의의 특정 유형의 검사 툴들 및/또는 검사 툴들로부터 초래되는 이미지 데이터의 해상도로 제한되지 않는다.
본 개시된 주제의 특정 실시예들에 따르면, 검사 툴들(120) 중 하나는 시편(예를 들어, 웨이퍼)의 검사 이미지들을 캡처하기 위해 시편을 스캐닝하는 검사 툴이다. 검사 동안, 웨이퍼는 노출 동안 검사 툴의 검출기에 대해 스텝 크기로 이동할 수 있고(또는 웨이퍼 및 툴은 서로에 대해 반대 방향들로 이동할 수 있고), 웨이퍼는 검사 툴에 의해 웨이퍼의 스와스들을 따라 단계적으로 스캐닝될 수 있고, 여기서 검사 툴은 한 번에 시편의 (스와스 내의) 일부/부분을 이미지화한다. 예로서, 검사 툴은 광학 검사 툴일 수 있다. 각각의 단계에서, 광은 웨이퍼의 직사각형 부분으로부터 검출될 수 있고, 그러한 검출된 광은 그 부분의 다수의 지점들에서의 다수의 강도 값들로 변환되고, 이로써, 웨이퍼의 일부/부분에 대응하는 이미지를 형성한다. 예를 들어, 광학 검사에서, 평행 레이저 빔들의 어레이는 스와스들을 따라 웨이퍼의 표면을 스캐닝할 수 있다. 스와스들은 웨이퍼의 표면의 이미지를 한 번에 스와스만큼 구축하기 위해 서로에 인접한 평행한 행들/열들로 배치된다. 예를 들어, 전체 웨이퍼가 스캐닝되고 웨이퍼의 검사 이미지들이 수집될 때까지, 툴은 웨이퍼를 위에서 아래로 스와스를 따라 스캐닝한 다음, 다음 스와스로 전환하고 웨이퍼를 위에서 아래로 스캐닝하는 것 등을 할 수 있다.
위에서 설명된 바와 같이, 반도체 디바이스(예컨대, 집적 회로(IC))는 종종, 다수의 층들로 만들어지고, 층들 각각은 하나 이상의 구조적 모듈/피쳐를 포함하고 그의 제조 프로세스는 다양한 처리 단계들, 예컨대, 예를 들어, 리소그래피, 식각, 충전, 퇴적, 연마, 함몰화, 평탄화, 성장(예컨대, 에피택셜 성장), 및 주입 등을 포함할 수 있다. 검사 프로세스(예컨대, 검사)는, 예를 들어, 주어진 층의 구조적 피쳐들의 특정 처리 단계들 후에, 그리고/또는 특정 층들의 제조 후에 등에 후속하여 여러 번 수행될 수 있다. 그러므로, 취득된 검사 이미지들은 시편의 하나 이상의 층의 특정 처리 단계들에 관한 이미지들을 포함할 수 있다.
본원에서 사용되는 "검사 이미지들"이라는 용어는 제조 프로세스 동안 검사 툴에 의해 캡처된, 시편의 원래의 이미지들, 및/또는 다양한 전처리 단계들에 의해 획득된 캡처된 이미지들의 파생물들을 지칭할 수 있다는 점을 주목해야 한다. 일부 경우들에서, 본원에 언급되는 이미지들이 이미지 데이터(예를 들어, 캡처된 이미지들, 처리된 이미지들 등) 및 연관된 수치 데이터(예를 들어, 메타데이터, 수작업 속성들 등)를 포함할 수 있다는 것을 주목해야 한다.
본 개시된 주제의 특정 실시예들에 따르면, 검사 시스템(100)은, 검사 툴들(120)에 작동가능하게 연결되고 시편 제조 동안 획득된 검사 이미지들에 기초하여 런타임으로 반도체 시편의 자동 결함 검출을 가능하게 할 수 있는 컴퓨터 기반 시스템(101)을 포함한다. 검사 시스템(100)은, 제조 설비에서 시편의 생산 라인 내에, 예를 들어, 처리 단계들 사이에 그리고/또는 층들 사이에 검사를 제공하는 인-라인 검사 시스템일 수 있다. 위에서 설명된 바와 같이, 반도체 제조의 프로세스는 종종, 다수의 순차적인 처리 단계들을 요구하며, 그러한 단계들 중 각각의 단계는 아마도, 수율 손실로 이어질 수 있는 오류들/결함들을 야기할 수 있다. 결과적으로, 반도체 제조 설비에서 제품 품질을 유지하는 것은 종종, 제조 프로세스에서의 엄격한 프로세스 제어를 요구한다.
일부 실시예들에서, 제조 프로세스를 따라, 검사 툴(예를 들어, 검사 툴(120))은 시편의 각각의 층에 대해, 시편의 하나 이상의 처리 단계를 검사하고 처리 단계들에 대한 검사 이미지들을 취득하도록 구성될 수 있다. 시스템(101)은 검사 레시피를 사용하여 처리 단계들의 검사 이미지들에 기초하여 결함들을 검출하는 데 사용될 수 있고, 검사 이미지들 상의 결함 후보 분포를 나타내는 결함 맵들을 생성한다. 검사 이미지들 및 결함 맵들을 포함하는 검사 데이터(112)는 저장 유닛(예컨대, 도 1에 예시된 바와 같은 저장 유닛(122))에 기록될 수 있다.
검사 동안, 웨이퍼가 비교적 고속으로 정상적으로 스캐닝될 때, 취득된 검사 이미지들은 전형적으로, 다양한 잡음들이 있는 비교적 낮은 해상도를 갖는다. 그로부터 검출된 결함 후보들의 대부분은 실제로 오경보들/방해들(예를 들어, 검토 시)인 반면, 일부 실제 결함들이 검출 출력에서 누락될 수 있다. 검사의 난제는 종종, 검출 감도를 개선하는 방법, 즉, 관심 결함들(DOI)의 캡처율을 증가시키면서 오경보율을 억제하는 방법이다.
생산 라인의 끝(EOL)에서(또는 특정 처리 단계 또는 여러 처리 단계들의 끝에서), 다양한 시험들, 예컨대, 예를 들어, 전기 시험들, 파괴 시험들, 신뢰성 시험들 등을 통해 디바이스 성능이 시험된다. EOL은 다음: 프론트-엔드-오브-라인(FEOL, 개별 디바이스들, 예컨대, 트랜지스터들, 커패시터들, 저항기들 등이 웨이퍼 상에 패터닝됨), 미들-엔드-오브-라인(MEOL), 또는 백-엔드-오브-라인(BEOL, 개별 디바이스들이 웨이퍼 상의 배선, 즉, 금속화 층과 상호연결됨) 중 하나를 지칭할 수 있다. 전기 시험을 예로 들면, 전기 시험 데이터, 예컨대, 임계 전압, 누설 전류 등이 다이들의 특정 양상들의 기능을 평가하기 위해 시험으로부터 획득될 수 있고, 다이들 상의 피쳐 수준 치수들에 고도로 상관된다. 하나 이상의 전기 시험에 실패한 반도체 디바이스들은 통과한 다른 디바이스들로부터 격리될 수 있다. 예를 들어, 실패한 다이들은 고장/결함의 수준 및/또는 유형에 따라, 공급 체인으로부터 제거되거나(예를 들어, 폐기되거나) 추가의 시험/수리를 위해 플래깅될 수 있다.
그러나, 그러한 시험 데이터는, 디바이스 제조의 어느 단계에서 전기 시험이 수행되고 있는지, 예를 들어, 전기 시험이 MEOL 시험인지 BEOL 시험인지에 따라, 반도체 디바이스의 제조 후에만 또는 제조 프로세스에서 특정 처리 단계들이 완료된 후에만 이용가능하다. 그러한 시험들은 (예를 들어, 피쳐 수준에서) 오작동의 원인에 대한 단서들을 제공할 수 있지만, 그들은 전형적으로, 인-라인 검사와 비교하여 비교적 긴 피드백 지연 시간을 갖는다. 예를 들어, 전기 시험 데이터를 획득하기 위한 시간프레임은 처음부터 끝까지 수 주 내지 몇 달의 범위일 수 있다. 추가적으로, 시험 데이터는 종종, 근본 원인에 관한 충분한 실행가능 정보를 반도체 제조 프로세스에 제공하지 않고, 그러므로, 후속하는 인-라인 검사의 직접적인 개선에 효과적으로 기여하지 않는다.
이에 따라, 본 개시된 주제의 특정 실시예들은, 아래에 상세히 설명될 바와 같이, 검사 레시피를 효과적으로 최적화하고 결함 검출 성능을 개선할 목적으로 그러한 시험 데이터를 인-라인 검사 데이터와 상관시키는 것을 제안한다.
검사 시스템(100)은, 시편 제조 동안 검사 툴(120)에 의해 획득된 런타임 이미지들에 기초하여 런타임으로 반도체 시편에 대한 결함 검출이 가능한 컴퓨터 기반 시스템(101)을 포함한다. 구체적으로, 시스템(101)은 하드웨어 기반 I/O 인터페이스(126)에 작동가능하게 연결된 프로세서 및 메모리 회로(PMC)(102)를 포함한다. PMC(102)는 도 2-4를 참조하여 더 상세히 설명되는 바와 같이 시스템을 작동시키기 위해 필요한 처리를 제공하도록 구성되고, 프로세서(개별적으로 도시되지 않음) 및 메모리(개별적으로 도시되지 않음)를 포함한다. PMC(102)의 프로세서는 PMC에 포함된 비일시적 컴퓨터 판독가능 메모리 상에 구현된 컴퓨터 판독가능 명령어들에 따라 몇몇 기능 모듈들을 실행하도록 구성될 수 있다. 그러한 기능 모듈들은 이하에서 PMC에 포함되는 것으로 지칭된다.
본원에 언급되는 프로세서는 하나 이상의 범용 처리 디바이스, 예컨대, 마이크로프로세서, 중앙 처리 유닛 등을 나타낼 수 있다. 더 구체적으로, 프로세서는 복합 명령어 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령어 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어(VLIW) 마이크로프로세서, 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서는 또한, 하나 이상의 특수 목적 처리 디바이스, 예컨대, 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등일 수 있다. 프로세서는 본원에 논의된 작동들 및 단계들을 수행하기 위한 명령어들을 실행하도록 구성된다.
본원에 언급되는 메모리는 주 메모리(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 예컨대, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등), 및 정적 메모리(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등)를 포함할 수 있다.
시스템(101)의 PMC(102)에 포함된 기능 모듈들은 결함 매칭 모듈(104), 기계 학습(ML) 훈련 모듈(106) 및 ML 모델(108)을 포함할 수 있다. 일부 실시예들에서, ML 모델(108)은 검사 이미지들 상의 결함들을 검출하기 위해 사용가능한 검사 레시피의 일부로서 결함 검출 모듈에 포함되는 것으로 간주될 수 있다. 시스템(101)은, 반도체 시편의 인-라인 검사 및 결함 검출에 사용가능한 검사 레시피를 최적화할 수 있는 인-라인 검사/결함 검출 시스템으로 간주될 수 있다. 그러므로, 시스템(101)은 레시피 최적화 시스템으로 또한 지칭된다.
구체적으로, 특정 실시예들에 따르면, PMC(102)는, I/O 인터페이스(126)를 통해, 반도체 시편(예를 들어, 웨이퍼의 다이)의 검사 후에 그에 대해 수행된 시험(예컨대, 예를 들어, 전기 시험)으로부터 시험 데이터를 획득하도록 구성될 수 있다. 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함한다. 시험 데이터는 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 반도체 시편의 기능적 결함을 나타낸다.
시험은 시험 데이터를 획득하기 위해 시험 시스템(110)에 의해 수행될 수 있다. 일부 실시예들에서, 시험 시스템(110)은, 예를 들어, 반도체 디바이스의 제조 후에, 생산 라인의 끝에서 반도체 시편에 대해 시험(즉, EOL 시험)을 수행하도록 구성될 수 있다. 일부 실시예들에서, 시험 시스템(110)은 제조 프로세스 동안 특정 처리 단계들이 완료된 후에 시험을 수행하도록 구성될 수 있다.
추가적으로, PMC(102)는, I/O 인터페이스(126)를 통해, 반도체 시편의 검사 동안 취득된, 의심되는 층의 검사 데이터를 검색하도록 구성될 수 있다. 검사 데이터는 의심되는 층의 구조적 피쳐들의 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 검사 이미지들의 세트에 대응하고 구조적 피쳐들의 처리 단계들의 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함한다.
결함 매칭 모듈(104)은 의심되는 층의 하나 이상의 구조적 피쳐를, 시험 데이터에 의해 나타내어진 기능적 결함과 결함 맵들의 세트에 의해 나타내어진 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 의심되는 층의 결함 맵들의 세트와 시험 데이터를 상관시키도록 구성될 수 있다.
ML 훈련 모듈(106)은, 식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 구조적 피쳐에 대응하는 검사 이미지들의 세트의 적어도 일부를 훈련 세트에 포함하고, 후속 반도체 시편의 검사에 사용가능한 검사 레시피의 기계 학습 모델을 훈련하기 위해 훈련 세트를 사용하도록 구성될 수 있다.
시스템(100 및 101), PMC(102) 및 그의 기능 모듈들의 작동은 도 2-4를 참조하여 더 상세히 설명될 것이다.
일부 경우들에서, 시스템(101)에 추가적으로, 검사 시스템(100)은 하나 이상의 검사 모듈, 예컨대, 예를 들어, 추가적인 결함 검출 모듈 및/또는 자동 결함 검토 모듈(ADR) 및/또는 자동 결함 분류 모듈(ADC) 및/또는 계측 관련 모듈 및/또는 반도체 시편의 검사에 사용가능한 다른 검사 모듈들을 포함할 수 있다. 하나 이상의 검사 모듈은 독립형 컴퓨터들로서 구현될 수 있거나, 그들의 기능들(또는 그의 적어도 일부)이 검사 툴(120)과 통합될 수 있다. 일부 경우들에서, 시스템(101)의 출력은 추가의 처리를 위해 하나 이상의 검사 모듈(예컨대, ADR, ADC 등)에 제공될 수 있다.
특정 실시예들에 따르면, 시스템(100)은 저장 유닛(122)을 포함할 수 있다. 저장 유닛(122)은 시스템(101)을 작동시키는 데 필요한 임의의 데이터, 예를 들어, 시스템(101)의 입력 및 출력에 관련된 데이터뿐만 아니라, 시스템(101)에 의해 생성된 중간 처리 결과들을 저장하도록 구성될 수 있다. 예로서, 저장 유닛(122)은, 검사 툴(120)에 의해 생성된, 시편의 검사 이미지들 및/또는 그의 파생물들, 예컨대, 예를 들어, 위에서 설명된 바와 같은 검사 데이터(112)를 저장하도록 구성될 수 있다. 추가적으로, 저장 유닛(122)은 위에서 설명된 바와 같이 시험 시스템(110)으로부터 획득된 시험 데이터(114)를 저장하도록 구성될 수 있다. 이에 따라, 검사 데이터(112) 및 시험 데이터(114)는 저장 유닛(122)으로부터 검색되고 추가의 처리를 위해 PMC(102)에 제공될 수 있다. 시스템(101)의 출력, 예컨대, 훈련된 ML 모델, 및/또는 결함 검출 출력은 저장되도록 저장 유닛(122)에 전송될 수 있다.
일부 실시예들에서, 시스템(100)은 시스템(101)과 관련된 사용자 특정 입력들을 가능하게 하도록 구성된 컴퓨터 기반 그래픽 사용자 인터페이스(GUI)(124)를 선택적으로 포함할 수 있다. 예를 들어, 사용자에게, 시편의 검사 이미지들, 대응하는 결함 맵들, 및/또는 시험 데이터 등을 포함하는, 시편의 시각적 표현이 (예를 들어, GUI(124)의 일부를 형성하는 디스플레이에 의해) 제시될 수 있다. 사용자는 특정 작동 파라미터들을 정의하는 옵션들을 GUI를 통해 제공받을 수 있다. 사용자는 또한, 작동 결과들 또는 중간 처리 결과들, 예컨대, 예를 들어, 결함 맵들과 시험 데이터 사이의 결함의 매칭, 결함 검출 출력 등을 GUI 상에서 볼 수 있다. 일부 경우들에서, 시스템(101)은 특정 출력을 저장 유닛(122) 및/또는 외부 시스템들(예를 들어, 제조 설비(FAB)의 수율 관리 시스템(YMS))에 전송하도록 더 구성될 수 있다.
관련 기술분야의 통상의 기술자는, 본 개시된 주제의 교시들이, 도 1에 예시된 시스템에 의해 제한되지 않고; 동등하고/거나 수정된 기능이, 다른 방식으로 통합되거나 분할될 수 있으며 하드웨어 및/또는 펌웨어와 소프트웨어의 임의의 적절한 조합으로 구현될 수 있다는 것을 쉽게 이해할 것이다.
도 1에 예시된 시스템은, 도 1에 도시된 전술한 구성요소들 및 기능 모듈들이 몇몇 로컬 및/또는 원격 디바이스들에 분산될 수 있고 통신망을 통해 연결될 수 있는 분산 컴퓨팅 환경으로 구현될 수 있다는 점을 주목한다. 예를 들어, 검사 시스템(100) 및 시험 시스템(110)은 동일한 엔티티에 위치되거나 상이한 엔티티들에 걸쳐 분산될 수 있다. 검사 툴(120) 및 시스템(101)은 동일한 엔티티(일부 경우들에서, 동일한 디바이스에 의해 호스팅됨)에 위치되거나 상이한 엔티티들에 걸쳐 분산될 수 있다.
다른 실시예들에서, 검사 툴들(120), 저장 유닛(122) 및/또는 GUI(124) 중 적어도 일부는 검사 시스템(100)의 외부에 있을 수 있고 I/O 인터페이스(126)를 통해 시스템들(100 및 101)과 데이터 통신하여 작동할 수 있다는 점을 더 주목한다. 시스템(101)은 위에서 설명된 바와 같이 검사 툴들과 함께, 그리고/또는 추가적인 검사 모듈들과 함께 사용될 독립형 컴퓨터(들)로서 구현될 수 있다. 대안적으로, 시스템(101)의 각각의 기능들은, 적어도 부분적으로, 하나 이상의 검사 툴(120)과 통합될 수 있고, 이로써, 검사 관련 프로세스들에서 검사 툴들(120)의 기능들을 용이하게 하고 향상시킨다.
반드시 그렇지는 않지만, 시스템들(101 및 100)의 작동의 프로세스는 도 2-4와 관련하여 설명된 방법들의 스테이지들 중 일부 또는 전부에 대응할 수 있다. 마찬가지로, 도 2-4와 관련하여 설명된 방법들 및 그들의 가능한 구현들은 시스템들(101 및 100)에 의해 구현될 수 있다. 그러므로, 도 2-4와 관련하여 설명된 방법들과 관련하여 논의된 실시예들은 또한, 시스템들(101 및 100)의 다양한 실시예들로서 준용하여 구현될 수 있고, 그 반대의 경우도 마찬가지라는 점을 주목한다.
도 2를 참조하면, 본 개시된 주제의 특정 실시예들에 따른, 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 일반화된 흐름도가 예시된다.
위에서 설명된 바와 같이, 반도체 디바이스/시편은, 전자 회로들이 웨이퍼 상에 점진적으로 생성되는 다수의 처리 단계들의 시퀀스가 수행되는 제조 프로세스(본원에서 제조 프로세스로 또한 칭함)로 제조된다. 구체적으로, 시편은 전형적으로, 다수의 층들을 포함하고, 각각은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함한다. 구조적 피쳐는 특정 설계된 구조 및 기능성을 갖는 층 상에 제조될 요소 또는 모듈을 지칭할 수 있다. 예로서, 구조적 피쳐는 다음: 콘택, 비아, 게이트, 얕은 트렌치 격리(STI), 및 금속 와이어 등의 유형일 수 있다. 층에 구조적 피쳐를 제조하기 위한 복수의 처리 단계들은 다음: 리소그래피, 식각, 충전, 퇴적, 연마, 함몰화, 평탄화, 성장, 및 주입 등 중 하나 이상을 포함할 수 있다. 저장 노드에서의 콘택을 예로 들면, 일반적으로, 그를 제조하기 위해 약 4개의 처리 단계들: 리소그래피, 식각, 퇴적, 및 연마가 소요된다.
주어진 층의 구조적 피쳐들의 제조 프로세스 동안, 시편은 각각의 처리 단계에 후속하여(또는 각각의 샘플링된/선택된 처리 단계에 후속하여) 검사 툴에 의해 검사될 수 있고, 검사 이미지는 검사 툴에 의해 취득될 수 있다. 검사 이미지에 대응하는 결함 맵은 검사 레시피를 사용하여 생성될 수 있고, 결함 맵은 대응하는 처리 단계의 검사 이미지 상의 검사 결함 분포를 나타낸다. 이는 또한, 제조 프로세스 동안, 예를 들어, 처리 단계들 사이에서 그리고/또는 층들 사이에서 시편의 생산 라인 내에서 수행되는 인-라인 검사로 지칭된다.
추가적으로, 예를 들어, 제조 프로세스 동안 특정 층들 또는 처리 단계들이 완료된 후에, 또는 생산 라인의 끝(EOL)에서, 제조 프로세스가 완료된 후에, 디바이스 기능성 및 성능을 평가하기 위해 반도체 시편에 대해 다양한 시험들이 수행될 수 있다. 예로서, 시험은 다음: 전기 시험, 파괴 시험(예를 들어, 투과 전자 현미경(TEM) 또는 SEM에 의한 단면 검사), 신뢰성 시험(예를 들어, 현재는 잘 기능하지만, 나중에 실패할 수 있는 디바이스들(예를 들어, 잠복 결함들을 갖는 디바이스들)을 식별하기 위함), 또는 이들의 임의의 적합한 조합 중 하나일 수 있다.
시험 데이터는 시편에 대해 수행된 시험으로부터 (예를 들어, I/O 인터페이스(126)를 통해 제1 PMC(102)의 결함 매칭 모듈(104)에 의해) 획득될 수 있다(202). 설명된 바와 같이, 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함한다. 시험 데이터는 시편의 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 반도체 시편의 기능적 결함을 나타낸다. 예로서, 반도체 시편은, 주어진 기능 회로가 상부에 제조되는 반도체 웨이퍼의 블록인 다이를 지칭할 수 있다.
이제 도 5를 참조하면, 이는 본 개시된 주제의 특정 실시예들에 따른, 예시적인 반도체 시편 및 그에 대해 수행된 전기 시험의 개략도를 도시한다.
도시된 바와 같은 시편은 메모리 디바이스의 일부를 예시하고 5개의 층들을 포함한다. 바닥 층(502), 즉, 층 1은 메모리 셀들의 다수의 구조적 피쳐들을 포함하는 한편, 상부 층들(504, 506, 508 및 510) 각각은 하부 층 피쳐들을 연결하는 금속 와이어들을 포함한다. 도 5에서의 층들의 분리는 일례 및 예시적인 목적들을 위해 간략화된다는 점을 주목해야 한다. 도면은 추가적인 그리고/또는 상이한 층들을 가질 수 있는 실제 메모리 디바이스를 표현하는 것으로 간주되어서는 안 된다. 예를 들어, 층(504)은 2개의 하위 층들: 금속 와이어들의 상부 층, 및 금속 와이어들을 메모리 셀들과 연결하는 콘택들의 중간 층을 포함하는 것으로 간주될 수 있다. 스위치들(도면에 예시되지 않음)은 전기적 연결들을 제어하기 위해 다양한 위치들에 존재할 수 있다.
시편에 대한 전기 시험들은 디바이스의 전체 기능성을 시험하고 디바이스의 어느 부분이 오작동하고 있는지를 식별하기 위해 순차적으로(예를 들어, 상향식 접근법으로) 수행될 수 있다. 예로서, 전기 시험은 특정 시험 지점들에서 전기적 고장(예를 들어, 특정 메모리 셀들로 하여금 누화를 갖게 하는 전기적 단락)을 식별할 수 있다. 오작동 층 및 위치는 시험 지점들에 따라 디바이스에 위치될 수 있다. 예를 들어, A1과 B1 사이에만 전기적 단락이 발생하면, 오작동은 아마도 층(502)(예를 들어, A1과 B1의 2개의 메모리 셀들 사이의 브리지)과 관련된다. 전체 행(A)이 단락되면, 오작동은 아마도 층(504)과 관련된다. 단락이 행(A)과 행(C) 사이에 있는 경우(단지 특정 메모리 셀들 사이가 아님), 오작동은 층(506)과 관련될 수 있다. 전체 디바이스가 적절하게 기능하지 않는 경우, 오작동은 아마도 층(510)과 관련되는데, 왜냐하면 이 층이 디바이스를 전력 공급부에 연결하는 최상부 층이기 때문이다. 위의 예시적인 시나리오들은 단지 예시적인 목적들을 위한 가설적인 예들이며, 이는 실생활 디바이스 기능들 및 결함들을 반드시 표현/대응하지는 않는다는 것을 주목해야 한다.
그러므로, 전기 시험 데이터에 기초하여, 기능적 결함을 야기하는, 시편의 의심되는 층을 식별하는 것이 가능하다. 추가적으로, 예를 들어, 전기적 고장이 발생하는 시험 지점들의 위치에 기초하여, 의심되는 층에서의 특정 구조적 피쳐(들)에 대하여 결함을 상관시키는 것이 또한 가능하다. 예를 들어, 상기 예를 계속하면, A1과 B1 사이에 전기적 단락이 발생할 때, 층(502)이, 오작동을 야기하고 있는 의심되는 층인 것으로 식별될 수 있다. 더 구체적으로, 오작동의 원인은 아마도, A1 및 B1의 2개의 메모리 셀들 사이의 브리지와 관련된다. 행(A)과 행(C) 사이에 전기적 단락이 발생할 때, 층(506)은 오작동을 야기하는 의심되는 층이고, 오작동의 원인은 아마도 2개의 행들을 연결하는 금속 와이어와 관련된 것임을 식별할 수 있다. 일부 경우들에서, 시험 데이터는 시편의 의심되는 층 상의 기능적 결함의 의심되는 위치들에 대한 정보를 제공하는 시험 결함 맵의 형태로 제시될 수 있다.
각각의 층은 복수의 처리 단계들 - 그 중에서 적어도 일부 처리 단계들은 인-라인 검사 동안 검사됨 - 에 의해 제조되므로, 검사 데이터가 검색될 수 있고, 어느 처리 단계(들)가 오작동의 근본 원인일 수 있는지를 식별하기 위해 시험 데이터와 상관시키는 데 사용될 수 있다.
구체적으로, 반도체 시편의 검사 동안 취득된 의심되는 층의 검사 데이터가 (예를 들어, I/O 인터페이스(126)를 통해 제1 PMC(102)의 결함 매칭 모듈(104)에 의해) 검색될 수 있다(204). 검사 데이터는 의심되는 층의 구조적 피쳐들의 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 검사 이미지들의 세트에 대응하고 구조적 피쳐들의 처리 단계들의 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함한다.
위에서 설명된 바와 같이, 층에 구조적 피쳐들을 제조하기 위한 복수의 처리 단계들은, 예를 들어, 다음: 리소그래피, 식각, 충전, 퇴적, 연마, 함몰화, 평탄화, 성장, 및 주입 등 중 하나 이상을 포함할 수 있다. 피쳐를 제조하는 데 필요한 처리 단계들의 개수는 피쳐의 복잡도에 의존하며, 이는 수 단계들 내지 수십 단계들의 범위일 수 있다. 저장 노드의 콘택(예컨대, 동적 랜덤 액세스 메모리(DRAM) 디바이스의 저장 노드 콘택(SNC))의 예를 계속하면, 일반적으로, 이를 제조하기 위해 약 4개의 처리 단계들: 리소그래피, 식각, 퇴적, 및 연마가 소요된다. SNC와 관련된 오작동(예를 들어, 2개의 SNC들 사이에 발생하는 단락)의 검출 시에, 오작동의 근본 원인은 SNC를 제조하기 위한 4개의 처리 단계들 중 임의의 단계와 관련될 수 있다.
SNC들의 층의 인-라인 검사 동안, 일부 경우들에서, 모든 처리 단계들이 제조 프로세스 동안 순차적으로 검사될 수 있고, 4개의 처리 단계들 각각에 후속하여 검사 이미지가 취득될 수 있다. 일부 다른 경우들에서, 처리 단계들은 샘플링되고, 처리 단계들의 하위세트만이 검사 동안 검사되도록 선택된다. 선택된 처리 단계들의 하위세트는 또한, 처리 단계들의 샘플링된 세트로 지칭된다. 예로서, SNC를 제조하는 4개의 처리 단계들 중에서 식각 및 연마 단계들만을 검사하는 것이 결정될 수 있다. 그러한 경우들에서, 샘플링된 세트는 식각 및 연마 단계들을 포함하고, 2개의 처리 단계들에 후속하여 2개의 검사 이미지들이 각각 취득된다.
검사 이미지들은 검사 레시피에 포함된 결함 검출 알고리즘에 의해 처리될 수 있다. 결함 검출 알고리즘들은 검사 이미지를 처리하고 검사 이미지 상의 결함 후보 분포를 나타내는 결함 맵을 생성하기 위해 상이한 검출 방법들을 적용할 수 있다. 예로서, 결함 검출 알고리즘은 고전적인 결함 검출 알고리즘, 예컨대, 다이 대 기준 검출 알고리즘, 예컨대, 다이 대 다이(D2D), 다이 대 이력(D2H), 다이 대 데이터베이스(D2DB) 등일 수 있다. 다른 예로서, 결함 검출 알고리즘은 기계 학습(ML) 모델에 기초할 수 있다. 생성된 결함 맵은 검사 이미지 상에 위치된 검사 결함들(즉, 결함 후보들)의 세트에 대한 정보를 제공할 수 있다. 각각의 검사 결함은 하나 이상의 결함 속성, 예컨대, 예를 들어, 결함의 위치, 강도, 크기, 및 형상 등과 연관될 수 있다.
일부 실시예들에서, 검사 레시피는 검사 이미지들에 대한 결함 검출을 위해 구성된 기계 학습(ML) 모델을 포함할 수 있다. 예로서, 검사 이미지는 처리를 위해 ML 모델에 공급될 수 있고, ML 모델의 출력은 검사 이미지에 대응하는 예측된 결함 맵이다. ML 모델은 (런타임으로 배치 전에) 훈련 세트를 사용하여 이전에 훈련될 수 있다. 예로서, 지도 학습에서 ML 모델을 훈련하는 데 사용되는 훈련 세트는 통상적으로, 하나 이상의 훈련 샘플을 포함하고, 각각은 개개의 훈련 이미지 및 그와 연관된 대응하는 실측 정보 데이터를 포함한다. 실측 정보 데이터는, 훈련 이미지에 관심 결함(DOI) 또는 방해가 존재하는지 여부를 나타내는, 훈련 이미지의 라벨 데이터를 포함할 수 있다. 본원에서 사용되는 ML 모델 및 그의 훈련의 세부사항들은 아래에서 더 상세히 설명될 것이다.
도 2의 설명을 계속하면, 시험 데이터 및 검사 데이터 둘 모두의 수집 시에, 의심되는 층의 하나 이상의 구조적 피쳐를, 시험 데이터에 의해 나타내어진 기능적 결함과 결함 맵들의 세트에 의해 나타내어진 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 시험 데이터가 (예를 들어, PMC(102)의 결함 매칭 모듈(104)에 의해) 의심되는 층의 결함 맵들의 세트와 상관될 수 있다(206).
식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 구조적 피쳐의 검사 이미지들의 세트의 적어도 일부가 (예를 들어, PMC(102)의 ML 훈련 모듈(106)에 의해) 훈련 세트에 포함될 수 있다(208). 훈련 세트는, 후속 반도체 시편의 검사에 사용가능한 검사 레시피의 기계 학습 모델(예를 들어, ML 모델(108))을 훈련하는 데 (예를 들어, PMC(102)의 ML 훈련 모듈(106)에 의해) 사용될 수 있다.
일부 실시예들에서, 시험 데이터와 결함 맵들 간의 상관은 시험 데이터를 결함 맵들의 세트와 정렬시키고 기능적 결함을 대응하는 위치들에 대한 검사 결함과 비교함으로써 수행될 수 있다. 예로서, (예를 들어, 시험 결함 맵의 형태의) 시험 데이터 및 결함 맵들 둘 모두는 검사된 시편(예를 들어, 다이)의 치수에 대응한다. 2가지 유형들의 데이터는 이미지 정합 기법들을 사용하여 서로 중첩/오버레이함으로써 정렬될 수 있다. 본원에서 지칭되는 바와 같은 이미지 정합은, 시편에 대응하는 2개의 이미지 표현들(예를 들어, 2가지 유형들의 맵들) 사이의 오프셋을 측정하는 것, 및 오프셋을 보정하기 위해 하나를 다른 하나에 대해 이동시키는 것을 포함할 수 있다. 오프셋은 제조 및/또는 이미지화 프로세스들 동안 발생한 다양한 인자들에 의해 야기될 수 있다. 정합은 관련 기술분야에 알려진 임의의 적합한 정합 알고리즘들에 따라 구현될 수 있다. 예로서, 정합은 다음의 알고리즘들: 영역 기반(예를 들어, 루카스-카나데(LK) 알고리즘), 피쳐 기반 정합, 또는 위상 상관 정합 중 하나 이상을 사용하여 수행될 수 있다.
일단 시험 데이터와 결함 맵들이 정렬되면, 대응하는 위치들의 2가지 유형들의 결함들이 비교될 수 있고, 매칭되지 않은 결함을 갖는 위치들(및 그의 구조적 피쳐들)이 식별될 수 있다. 2가지 유형들의 매칭되지 않은 결함: 결함 맵들에 의해서가 아니라 시험 데이터에 의해 식별되는 제1 유형의 결함들, 및 시험 데이터에 의해서가 아니라 결함 맵들에 의해 식별되는 제2 유형의 결함들이 있을 수 있다. 시험(예컨대, 전기 시험)에 의해 제공되는 시험 데이터는 디바이스 기능성의 실제 결함을 나타내기 때문에, 이는 실측 정보로 간주되어야 한다. 예를 들어, 시험 데이터에 의해 식별된 결함들은 시편의 실제 결함들(즉, DOI들)로 간주되어야 하는 반면, 시편의 나머지 부분들은 비결함으로 간주되어야 한다.
그러므로, 위에서 설명된 바와 같은 제1 유형의 결함들은 검사 프로세스 동안 어떻게든 누락된/캡처되지 않은 실제 결함들(즉, 은닉 결함들)이고, 위에서 설명된 바와 같은 제2 유형의 결함들은 검사 프로세스 동안 결함들로서 부정확하게 검출되지만 실제로는 방해들/비결함으로 간주되어야 하는 방해들이다. 그러한 매칭되지 않은 결함 정보는 검사 레시피를 최적화하는 데 사용될 수 있는데, 예를 들어, 이는 검사 레시피의 ML 모델을 최적화하기 위한 훈련 데이터로서 사용될 수 있고, 이에 의해, ML 모델은 매칭되지 않은 결함들의 결함 특징들을 학습할 수 있다. 최적화된 ML 모델은, 라인 내의 다음 시편을 검사하는 데 사용될 때, 개선된 검출 성능을 제공할 수 있다. 2가지 유형들의 매칭되지 않은 결함의 예들은 본 개시된 주제의 특정 실시예들에 따라 도 3 및 4와 관련하여 아래에서 상세히 설명된다.
도 3에 예시된 바와 같이, 특정 실시예들에 따르면, (블록(206)을 참조하여) 매칭되지 않은 결함으로 식별된 바와 같은 하나 이상의 구조적 피쳐는, 시험 데이터에 의해서는 결함 있는 것으로 나타내어지지만 결함 맵들의 세트에 의해서는 결함이 없는 것으로 나타내어지는 제1 구조적 피쳐(302)를 포함할 수 있다. 위에서 언급된 바와 같이, 그러한 구조적 피쳐는 실제로 결함이 있다. 그러한 경우들에서, 제1 구조적 피쳐의 결함을 야기할 확률이 높은 하나 이상의 처리 단계를 처리 단계들의 적어도 샘플링된 세트에서 식별하기 위해 제1 구조적 피쳐의 위치에서, 의심되는 층의 검사 이미지들의 세트가 분석될 수 있다(304). 일단 식별되면, 하나 이상의 처리 단계의 하나 이상의 검사 이미지의 적어도 일부는 관심 결함(DOI)의 연관된 라벨과 함께 훈련 세트에 포함될 수 있다(306). 하나 이상의 검사 이미지의 적어도 일부는 제1 구조적 피쳐에 대응한다. 예를 들어, 일부는 제1 구조적 피쳐의 위치에서의 하나 이상의 검사 이미지 각각으로부터 추출된 이미지 부분을 지칭할 수 있다. 일부 경우들에서, 하나 이상의 검사 이미지로부터 추출된 바와 같은 이미지 부분들은 DOI의 연관된 라벨과 함께 훈련 세트에 포함될 수 있다. 일부 다른 경우들에서, 하나 이상의 검사 이미지(각각 그 전체)가 훈련 세트에 포함될 수 있고, DOI의 라벨은 제1 구조적 피쳐의 위치와 연관된다.
추가적으로 또는 대안적으로, 도 4에 예시된 바와 같이, 일부 실시예들에서, (블록(206)을 참조하여) 매칭되지 않은 결함으로 식별된 바와 같은 하나 이상의 구조적 피쳐는, 결함 맵들의 세트의 적어도 하나의 결함 맵에 의해서는 결함 있는 것으로 나타내어지지만 시험 데이터에 의해서는 결함이 없는 것으로 나타내어지는 제2 구조적 피쳐(402)를 포함할 수 있다. 위에서 언급된 바와 같이, 그러한 구조적 피쳐는 실제로 결함이 없다. 그러한 경우들에서, 적어도 하나의 결함 맵에 대응하는 적어도 하나의 검사 이미지의 적어도 일부가 방해의 연관된 라벨과 함께 훈련 세트에 포함될 수 있다(404). 적어도 하나의 검사 이미지의 적어도 일부는 제2 구조적 피쳐에 대응한다. 위에서 설명된 바와 유사하게, 일부는 제2 구조적 피쳐의 위치에서의 적어도 하나의 검사 이미지로부터 추출된 이미지 부분을 지칭할 수 있다. 일부 경우들에서, 적어도 하나의 검사 이미지로부터 추출된 바와 같은 적어도 하나의 이미지 부분은 방해의 라벨과 함께 훈련 세트에 포함될 수 있다. 일부 다른 경우들에서, 적어도 하나의 검사 이미지(그 전체)가 훈련 세트에 포함될 수 있고, 방해의 라벨은 제2 구조적 피쳐의 위치와 연관된다.
이제 도 6을 참조하면, 본 개시된 주제의 특정 실시예들에 따른, 시험 데이터와 결함 맵들 사이의 매칭되지 않은 결함의 예들이 개략적으로 예시된다.
다수의 다이들을 갖는 웨이퍼(600)가 예시된다. 각각의 다이는 도 5에 예시된 바와 같은 메모리 디바이스인 것으로 가정한다. 웨이퍼의 제조 프로세스 후에, 웨이퍼 상의 각각의 다이에 대해 EOL 전기 시험이 수행되고, 각각의 다이에 대한 시험 결함 맵이 생성된다. 다이(602)를 예로 들면, 2개의 전기적 오작동들이 시험을 통해 식별된다(다이 상에 십자들로 표시됨). 구체적으로, 시험 데이터에 따라, 시험 데이터(605)에 예시된 바와 같이, 메모리 셀들의 2개의 쌍들(M1-M2 및 M3-M4) 사이에서 2개의 전기적 단락들(604 및 606)이 식별된다. 도 5의 예를 계속하면, 전기적 단락들의 의심되는 층은 층(502)인 것으로 식별된다.
층(502)의 검사 데이터를 검색할 때, 층(502)에 메모리 셀들을 제조하기 위한 모든 처리 단계들 중에서, 3개의 처리 단계들: 단계 1, 단계 2, 및 단계 3이 검사되도록 샘플링되는 것이 발견된다. 3개의 처리 단계들에 대응하는 3개의 결함 맵들(608, 610, 및 612)이 예시된다. 도시된 바와 같이, 시험 데이터 상의 전기적 단락(604)의 위치에 대응하는, 3개의 결함 맵들의 위치들(614, 616 및 618)에서, 검사 결함이 각각 식별된다. 그러므로, 시험 데이터에 의해 그리고 결함 맵들에 의해 나타내어진 바와 같은, 구조적 피쳐(M1 및/또는 M2)에 대한 결함은 서로 매칭된다.
비교하여, 3개의 처리 단계들 중 임의의 단계에서, 시험 데이터 상의 전기적 단락(606)의 위치에 대응하는 위치들(파선 원들로 표시됨)에서 검사 결함들이 식별되지 않고, 그에 의해, 매칭되지 않은 결함을 예시한다. 그러므로, 진정한 결함을 나타내는 전기적 단락(606)은 어떻게든 검사 프로세스 동안 캡처되지 않는다. 그러한 경우들에서, 어느 처리 단계(들)가 결함(즉, 전기적 단락)을 야기할 확률이 높은지를 식별하기 위해, 3개의 처리 단계들에 대응하는 검사 이미지들이 검색되고 전기적 단락(606)에 대응하는 위치에서 분석된다. 예를 들어, 단계 1 및 단계 2 둘 모두의 검사 이미지들이, M3와 M4 사이의 대응하는 위치들에서 특정 결함 신호들(예를 들어, 특정 기준 신호들, 예컨대, 설계 데이터, 및/또는 동일한 이미지 또는 기준 이미지(들)에서의 이웃 픽셀들 등에 대해 검출됨)을 나타낸다면, 단계 1 및 단계 2의 2개의 검사 이미지들(또는 적어도, M3와 M4 사이의 대응하는 위치들에서 추출된 이미지 부분들/패치들)은 특정 위치들에 대한 (DOI)의 연관된 라벨과 함께 훈련 세트에 포함될 것이다.
위의 예들에도 불구하고, 매칭 및/또는 비매칭의 표준이 광범위하게 정의될 수 있고, 일부 경우들에서, 모든 처리 단계들의 결함 맵들이 시험 데이터와 정확히 매칭되거나 매칭되지 않을 것을 반드시 요구하지는 않는다는 점을 주목해야 한다. 예를 들어, 전기적 단락(604)에 관하여, 모든 3개의 결함 맵들 중 적어도 하나의 결함 맵(또는 2개의 결함 맵들)이, 대응하는 검사 결함을 식별하는 경우, 결함을 매칭하는 것으로 결정될 수 있다. 다른 예에서, 전기적 단락(606)에 관하여, 결함 맵들의 대부분이, 대응하는 검사 결함을 캡처하지 않거나, 그러한 유형의 전기적 오작동을 야기할 가능성이 가장 높은 처리 단계의 결함 맵이, 대응하는 검사 결함을 식별하는 데 실패하는 경우, 결함을 매칭하지 않는 것으로 결정될 수 있다.
예로서, 2개의 검사 결함들(620 및 622)은 결함 맵들(608 및 610)에서 식별되는 반면, 시험 데이터(605)의 (적어도 하나의 구조적 피쳐에 관련된) 대응하는 위치에서는 전기적 오작동이 식별되지 않는다. 위에서 언급된 바와 같이, 3개 중 2개의 처리 단계들이 시험 데이터와 매칭되지 않으므로, 매칭되지 않은 결함으로 결정될 수 있다. 그러한 경우들에서, 검사 결함들(620 및 622)은 검사 프로세스 동안 결함들로서 부정확하게 검출된다. 결함 맵들(608 및 610)에 대응하는 검사 이미지들(또는 적어도, 결함 위치들에서 추출된 이미지 부분들/패치들)은 특정 위치들에 대한 방해의 연관된 라벨과 함께 훈련 세트에 포함될 것이다.
일부 경우들에서, 적어도 하나의 구조적 피쳐에 관하여 시험 데이터에 의해 나타내어진 기능적 결함은 시험 결함 맵 상의 특정 위치에서 또는 위치들의 범위 내에서 식별될 수 있다는 점을 주목해야 한다. 예를 들어, 전기적 단락(604)은 메모리 셀들(M1 및 M2)에 대해 식별되고, 의심되는 오작동 위치는 M1과 M2 사이의 범위 내에 있어야 한다. 다른 예에서, 일부 경우들에서 오작동은 구조적 피쳐에 상주할 수 있다. 비교하여, 결함 맵에 의해 나타내어진 검사 결함은 통상적으로, 특정 위치들에서 (예를 들어, (x, y) 좌표들로) 식별된다. 따라서, 시험 데이터에 의해 식별된 바와 같은 기능적 결함은, 일부 경우들에서, 결함 맵들 상의 다수의 위치들/픽셀들에 대응할 수 있다. 그러므로, 2가지 유형들의 데이터를 상관시킬 때, 2개의 대응하는 위치들 사이의 결함의 매칭은 2개의 특정 위치들로 제한되어서는 안 되며, 오히려, 관련될 수 있는 특정 범위/범주로 확장되어야 한다. 범위/범주는, 예를 들어, 식별된 기능적 결함의 유형 및 그의 관련된 구조적 피쳐들에 기초하여 결정될 수 있다.
제1 구조적 피쳐에 대응하는 하나 이상의 검사 이미지의 적어도 일부는, 제1 구조적 피쳐를 캡처하거나 제1 구조적 피쳐에 대한 관련 범위(예를 들어, 제1 구조적 피쳐와 관련 구조적 피쳐 사이의 범위)를 캡처하는 적어도 일부로서 광범위하게 해석되어야 한다는 점을 주목해야 한다. 유사하게, 제2 구조적 피쳐에 대응하는 적어도 하나의 검사 이미지의 적어도 일부는, 제2 구조적 피쳐를 캡처하거나 제2 구조적 피쳐에 대한 관련 범위(예를 들어, 제2 구조적 피쳐와 관련 구조적 피쳐 사이의 범위)를 캡처하는 적어도 일부로서 광범위하게 해석되어야 한다는 점을 주목해야 한다.
다시 도 2를 참조하면, 검사 레시피의 ML 모델을 훈련하는 데 사용되는 훈련 세트가, 매칭되지 않은 결함으로 식별된 바와 같은 각각의 구조적 피쳐의 검사 이미지들의 세트의 적어도 일부를 포함함으로써 일단 업데이트되면, 훈련 세트는 ML 모델을 훈련/재훈련하는 데 (예를 들어, PMC(102)의 ML 훈련 모듈(106)에 의해) 사용될 수 있으며, ML 모델은, 훈련/재훈련될 때, 후속 반도체 시편의 검사에 사용가능하다.
위에서 설명된 바와 같이, 시편을 검사하는 데 사용되는 검사 레시피의 ML 모델은 검사 이미지들 상의 결함들을 검출하기 위한 훈련 세트를 사용하여 (런타임으로 배치 전에) 이전에 훈련될 수 있다. 예로서, 지도 학습에서 ML 모델을 훈련하는 데 사용되는 훈련 세트는 통상적으로, 하나 이상의 훈련 샘플을 포함하고, 각각은 개개의 훈련 이미지 및 그와 연관된 대응하는 실측 정보 데이터를 포함한다. 실측 정보 데이터는, 훈련 이미지에 관심 결함(DOI) 또는 방해가 존재하는지 여부를 나타내는, 훈련 이미지의 라벨 데이터를 포함할 수 있다. 훈련 이미지는 제조 프로세스에서 검사 툴에 의해 획득된 반도체 시편의 "실제" 이미지일 수 있다. 실측 정보 데이터는 다양한 방식들로, 예컨대, 예를 들어, 검토 프로세스를 통해, 수동 주석부기, 설계 데이터에 기초한 합성 생성, 기계 학습 기반, 또는 위의 것들의 조합에 의해 획득될 수 있다. 예를 들어, 라벨 데이터는, 예를 들어, DOI들의 경계 박스들의 형태로 또는 DOI들에 속하는 픽셀들만이 "1"의 값을 얻고 결함이 없는 픽셀들은 "0"의 값을 얻는 등의 이진 이미지의 형태로 제공될 수 있다. ML의 훈련 동안 사용되는 비용 함수는 검출 정확도/캡처율에 기초할 수 있고, 선택적으로, 오검출 및 과검출들에 대한 불이익에 또한 기초할 수 있다. ML 모델을 이전에 훈련하는 데 사용된 훈련 세트는, 위에서 설명된 바와 같이, 매칭되지 않은 결함으로 식별된 바와 같은 각각의 구조적 피쳐의 검사 이미지들의 세트의 적어도 일부를 추가/포함함으로써 풍부화/업데이트될 수 있다.
본원에서 언급되는 ML 모델은 다양한 유형들/구조들의 기계 학습 모델들, 예컨대, 예를 들어, 결정 트리, 서포트 벡터 머신(SVM), 인공 신경망(ANN), 회귀 모델, 베이지안 네트워크, 또는 이들의 총체/조합들 등으로 구현될 수 있다는 점을 주목해야 한다. ML 모델에 의해 사용되는 학습 알고리즘은 다음: 지도 학습(supervised learning), 비지도 학습(unsupervised learning), 또는 준지도 학습(semi-supervised learning) 등 중 임의의 것일 수 있다. 본 개시된 주제는 특정 유형의 ML 모델 또는 ML 모델에 의해 사용되는 특정 유형 또는 학습 알고리즘으로 제한되지 않는다.
일부 실시예들에서, ML 모델은 심층 신경망(DNN)으로서 구현될 수 있다. DNN은 각각의 DNN 아키텍처에 따라 조직화된 계층들을 포함하는 지도 또는 비지도 DNN 모델을 포함할 수 있다. 비제한적인 예로서, DNN의 계층들은 콘볼루션 신경망(CNN) 아키텍처, 순환 신경망 아키텍처, 재귀 신경망들 아키텍처, 생성적 대립 신경망(GAN) 아키텍처 또는 다른 방식에 따라 조직화될 수 있다. 선택적으로, 계층들 중 적어도 일부는 복수의 DNN 부분망들로 조직화될 수 있다. DNN의 각각의 계층은 관련 기술분야에서 차원들, 뉴런들, 또는 노드들로서 전형적으로 지칭되는 다수의 기본 계산 요소들(CE)을 포함할 수 있다.
일부 실시예들에서, DNN의 가중 및/또는 임계 값들은 훈련 전에 초기에 선택될 수 있고, 훈련된 DNN에서 가중 및/또는 임계 값들의 최적 세트를 달성하기 위해, 훈련 동안 더 반복적으로 조정 또는 수정될 수 있다. 각각의 반복 후에, 데이터의 각각의 훈련 세트와 연관된 목표 출력과 DNN 모듈에 의해 생성된 실제 출력 사이의 차이가 결정될 수 있다. 차이는 오류 값으로 지칭될 수 있다. 훈련은, 오류 값을 나타내는 손실/비용 함수가, 미리 결정된 값 미만일 때 또는 반복들 사이의 성능에서의 제한된 변화가 달성될 때 완료되는 것으로 결정될 수 있다. 심층 신경망의 가중치들/임계치들을 조정하기 위해 사용되는 입력 데이터의 세트는 훈련 세트로 지칭된다.
본 개시된 주제의 교시들은 위에서 설명된 바와 같은 ML 또는 DNN의 특정 아키텍처에 의해 제한되지 않는다는 점을 주목한다.
위에서 설명된 바와 같이, 업데이트된 훈련 세트를 사용하여 훈련된 ML 모델은 검사 레시피에 의해 이전에 누락된 관심 DOI들의 캡처율을 개선할 수 있고, 검사 레시피에 의해 이전에 DOI들로서 부정확하게 검출된 방해들의 오경보율(FAR)을 감소시킬 수 있다.
일부 실시예들에서, ML 모델은 새로운 생산 반도체 시편들에 대해 획득된 새로운 시험 데이터 및 검사 데이터의 상관에 기초하여 연속적으로 재훈련되고 업데이트될 수 있다. 예로서, 다수의 다이들을 포함하는 주어진 생산 웨이퍼에 대해, 각각의 다이에 대해 시험을 수행하고 그의 시험 데이터를 획득할 때, 각각의 다이의 시험 데이터는 위에서 설명된 바와 같이, 대응하는 검사 데이터와 상관될 수 있고, 매칭되지 않은 결함을 갖는 구조적 피쳐들의 검사 이미지들(또는 그로부터 추출된 이미지 부분들/패치들)이, DOI들 또는 방해들의 연관된 라벨들과 함께, ML 모델을 훈련하는 데 사용되는 훈련 세트에 추가될 수 있다. 선택적으로, 검사 이미지들 또는 그의 결함들을 특징화하는 특정 결함 속성들이 또한 훈련 세트에 포함될 수 있다. 일부 경우들에서, 매칭되지 않은 결함을 야기할 확률이 높은 (관련 구조적 피쳐에 대응하는) 처리 단계들의 설계 데이터가, 검사 이미지들의 적어도 일부에 추가하여, 훈련 세트에 포함될 수 있다.
업데이트된 훈련 세트는 ML 모델을 재훈련하는 데 사용될 수 있고, 업데이트된 ML 모델을 생성하며, 이는, 검사 레시피의 이전에 배치된 ML 모델을 대체할 수 있다. 업데이트된 ML 모델은, 후속 반도체 시편을 인-라인으로 검사하는 데 사용될 수 있다. 예를 들어, 웨이퍼 N 상의 다이들에 대해 그의 제조 프로세스 후에 시험 데이터 및 검사 데이터가 획득되고, 웨이퍼 N의 다이들의 검사 이미지들을 사용하여 ML 모델의 재훈련 시에, 재훈련된 ML 모델은, 웨이퍼 N+m일 수 있는, 라인 내의 다음 웨이퍼를 인-라인 검사로 검사하는 데 사용될 수 있다. 재훈련 프로세스는 업데이트된 훈련 세트들을 사용하여 연속적으로 반복될 수 있고, 이에 의해, 인-라인 검사 동안 오경보들을 억제하면서 더 많은 DOI들을 캡처하는 것을 가능하게 하며, 이에 의해, 그 검출 감도를 개선한다.
특정 실시예들에 따르면, 위에서 설명된 바와 같은 데이터 상관 및 훈련/재훈련 프로세스는 런타임으로 결함 검출하기 위한 시스템(101)에 의해 사용가능한 검사 레시피를 최적화/조정하기 위한 프로세스의 일부로서 포함될 수 있다(여기서, ML 모델은, 일단 훈련/재훈련되면, 검사 레시피의 일부로서 역할을 할 수 있다). 그러므로, 본 개시된 주제는, 위에서 설명된 바와 같이, 검사 레시피를 최적화/조정하기 위한 시스템 및 방법을 포함한다.
본 개시내용에 예시된 예들, 예컨대, 예를 들어, 시편들의 예시된 구조들, 구조적 피쳐들의 처리 단계들, 예시된 결함 맵들 및 시험 데이터 등은 예시적인 목적들을 위해 예시되며, 어떠한 방식으로든 본 개시내용을 제한하는 것으로 간주되어서는 안 된다는 점을 주목해야 한다. 다른 적절한 예들/구현들이 상기 내용에 추가적으로 또는 상기 내용 대신에 사용될 수 있다.
본원에 설명된 바와 같은 결함 검출/레시피 최적화 시스템의 특정 실시예들의 장점들 중에는, 개선된 결함 검출 감도를 갖는 최적화된 검사 레시피가 있고, 검사 레시피는, 시편의 시험 데이터와 검사 데이터를 상관시키고 그들 사이의 매칭되지 않은 결함을 식별함으로써 생성된 훈련 세트를 사용하여 효과적으로 훈련된 ML 모델을 포함한다. ML 모델은, 훈련될 시에, 검사 레시피에 의해 이전에 누락된 DOI들(즉, 은닉 결함들)의 개선된 캡처율, 및 이전에 DOI들로서 부정확하게 검출된 방해들의 감소된 오경보율(FAR)로 결함들을 검출할 수 있다.
본원에 설명된 바와 같은 결함 검출/레시피 최적화 시스템의 특정 실시예들의 추가의 장점들 중에는, 새로운 시험 데이터 및 검사 데이터가 이용가능하게 되면, 생산 시에 ML 모델이 반복적으로 그리고 연속적으로 재훈련되고 업데이트될 수 있고, 그에 의해, ML 모델이 최신 생산 웨이퍼 데이터에 기초하여 웨이퍼/프로세스 변동에 더 강건하도록 최적화하는 것을 가능하게 하고, 따라서, 라인 내의 후속 시편들에 대한 캡처율 및 검출 감도를 개선할 수 있다는 점이 있다.
본 개시내용은 본 출원에서, 본원에 포함된 설명에 제시되거나 도면들에 예시된 세부사항들로 제한되지 않는다는 것을 이해해야 한다.
또한, 본 개시내용에 따른 시스템은, 적어도 부분적으로, 적절히 프로그래밍된 컴퓨터 상에 구현될 수 있다는 것을 이해할 것이다. 마찬가지로, 본 개시내용은, 본 개시내용의 방법을 실행하기 위해, 컴퓨터에 의해 판독가능한 컴퓨터 프로그램을 고려한다. 본 개시내용은, 본 개시내용의 방법을 실행하기 위해 컴퓨터에 의해 실행가능한 명령어들의 프로그램을 유형적으로 구현하는 비일시적 컴퓨터 판독가능 메모리를 더 고려한다.
본 개시내용은 다른 실시예들이 가능하고, 다양한 방식들로 실시되거나 수행될 수 있다. 그러므로, 본원에서 채용되는 어법 및 용어는 설명의 목적을 위한 것이며 제한으로서 간주되어서는 안 된다는 점을 이해해야 한다. 이로써, 관련 기술분야의 통상의 기술자는, 본 개시내용이 기초로 하는 개념이, 본 개시된 주제의 몇몇 목적을 수행하기 위한 다른 구조들, 방법들 및 시스템들을 설계하기 위한 기초로서 용이하게 활용될 수 있음을 이해할 것이다.
관련 기술분야의 통상의 기술자는, 다양한 수정들 및 변경들이, 본 개시내용의 범위로부터 벗어나지 않고 앞서 설명되고 첨부된 청구항들에서 그리고 청구항들에 의해 정의된 바와 같이 본 개시내용의 실시예들에 적용될 수 있다는 것을 용이하게 이해할 것이다.

Claims (20)

  1. 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 컴퓨터화된 시스템으로서,
    상기 시스템은 처리 및 메모리 회로(PMC)
    를 포함하고, 상기 PMC는:
    상기 반도체 시편의 검사 후에 그에 대해 수행된 시험으로부터 시험 데이터를 획득하고 - 상기 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함하고, 상기 시험 데이터는 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 상기 반도체 시편의 기능적 결함을 나타냄 -;
    상기 반도체 시편의 검사 동안 취득된 상기 의심되는 층의 검사 데이터를 검색하고 - 상기 검사 데이터는 상기 의심되는 층의 상기 구조적 피쳐들의 상기 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 상기 검사 이미지들의 세트에 대응하고 상기 구조적 피쳐들의 처리 단계들의 상기 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함함 -;
    상기 의심되는 층의 하나 이상의 구조적 피쳐를, 상기 시험 데이터에 의해 나타내어진 상기 기능적 결함과 상기 결함 맵들의 세트에 의해 나타내어진 상기 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 상기 의심되는 층의 상기 결함 맵들의 세트와 상기 시험 데이터를 상관시키고;
    상기 식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 상기 구조적 피쳐에 대응하는 상기 검사 이미지들의 세트의 적어도 일부를 훈련 세트에 포함하고;
    후속 반도체 시편의 검사에 사용가능한 상기 검사 레시피의 기계 학습(ML) 모델을 훈련하기 위해 상기 훈련 세트를 사용하도록 구성되는, 컴퓨터화된 시스템.
  2. 제1항에 있어서,
    상기 시험은: 전기 시험, 파괴 시험, 및 신뢰성 시험 중 하나인, 컴퓨터화된 시스템.
  3. 제1항에 있어서,
    상기 검사는 상기 반도체 시편의 제조 프로세스 동안 수행되는 인-라인 검사이고, 상기 시험은 상기 제조 프로세스 또는 상기 제조 프로세스의 일부의 완료 시에 수행되는 엔드-오브-라인(EOL) 시험인, 컴퓨터화된 시스템.
  4. 제1항에 있어서,
    상기 하나 이상의 층 중 층의 구조적 피쳐들은: 콘택, 비아, 게이트, 얕은 트렌치 격리(STI), 및 금속 와이어의 유형인, 컴퓨터화된 시스템.
  5. 제1항에 있어서,
    상기 복수의 처리 단계들은: 리소그래피, 식각, 충전, 퇴적, 연마, 함몰화, 평탄화, 성장, 및 주입 중 하나 이상을 포함하고, 상기 샘플링된 세트는 상기 검사 동안 검사되도록 선택되는 상기 복수의 처리 단계들의 하위세트를 포함하는, 컴퓨터화된 시스템.
  6. 제1항에 있어서,
    상기 상관은, 상기 시험 데이터를 상기 결함 맵들의 세트와 정렬시키고, 상기 기능적 결함을 대응하는 위치들에 대한 상기 검사 결함과 비교함으로써 수행되는, 컴퓨터화된 시스템.
  7. 제1항에 있어서,
    매칭되지 않은 결함을 갖는 상기 하나 이상의 구조적 피쳐는, 상기 시험 데이터에 의해서는 결함 있는 것으로 나타내어지지만 상기 결함 맵들의 세트에 의해서는 결함이 없는 것으로 나타내어지는 제1 구조적 피쳐를 포함하고, 상기 PMC는, 상기 제1 구조적 피쳐의 결함을 야기할 확률이 높은 하나 이상의 처리 단계를 적어도 샘플링된 세트에서 식별하기 위해 상기 제1 구조적 피쳐의 위치에서 상기 의심되는 층의 검사 이미지들의 세트를 분석하도록 더 구성되고, 상기 포함하는 단계는, 관심 결함(DOI)의 연관된 라벨과 함께, 상기 제1 구조적 피쳐에 대응하는 하나 이상의 처리 단계의 하나 이상의 검사 이미지의 적어도 일부를 상기 훈련 세트에 포함하는 단계를 포함하는, 컴퓨터화된 시스템.
  8. 제7항에 있어서,
    상기 포함하는 단계는, 상기 하나 이상의 검사 이미지의 상기 적어도 일부에 추가하여, 상기 제1 구조적 피쳐에 대응하는 상기 하나 이상의 처리 단계의 설계 데이터를 상기 훈련 세트에 포함하는 단계를 더 포함하는, 컴퓨터화된 시스템.
  9. 제1항에 있어서,
    매칭되지 않은 결함을 갖는 상기 하나 이상의 구조적 피쳐는, 상기 결함 맵들의 세트의 적어도 하나의 결함 맵에 의해 결함 있는 것으로 나타내어지지만 상기 시험 데이터에 의해서는 결함이 없는 것으로 나타내어지는 제2 구조적 피쳐를 포함하고, 상기 포함하는 단계는, 방해의 연관된 라벨과 함께, 적어도 하나의 결함 맵에 대응하는 적어도 하나의 검사 이미지의 적어도 일부를 상기 훈련 세트에 포함하는 단계를 포함하고, 상기 적어도 일부는 상기 제2 구조 피쳐에 대응하는, 컴퓨터화된 시스템.
  10. 제7항에 있어서,
    매칭되지 않은 결함을 갖는 상기 하나 이상의 구조적 피쳐는, 상기 결함 맵들의 세트의 적어도 하나의 결함 맵에 의해 결함 있는 것으로 나타내어지지만 상기 시험 데이터에 의해서는 결함이 없는 것으로 나타내어지는 제2 구조적 피쳐를 더 포함하고, 상기 포함하는 단계는, 방해의 연관된 라벨과 함께, 적어도 하나의 결함 맵에 대응하는 적어도 하나의 검사 이미지의 적어도 일부를 상기 훈련 세트에 포함하는 단계를 포함하고, 상기 적어도 일부는 상기 제2 구조 피쳐에 대응하는, 컴퓨터화된 시스템.
  11. 제1항에 있어서,
    상기 ML 모델은, 훈련될 시에, 상기 검사 레시피에 의해 이전에 누락된 관심 결함들(DOI들)의 캡처율을 개선할 수 있고, 상기 검사 레시피에 의해 이전에 DOI들로서 부정확하게 검출된 방해들의 오경보율을 감소시킬 수 있는, 컴퓨터화된 시스템.
  12. 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 컴퓨터화된 방법으로서,
    상기 반도체 시편의 검사 후에 그에 대해 수행된 시험으로부터 시험 데이터를 획득하는 단계 - 상기 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함하고, 상기 시험 데이터는 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 상기 반도체 시편의 기능적 결함을 나타냄 -;
    상기 반도체 시편의 검사 동안 취득된 상기 의심되는 층의 검사 데이터를 검색하는 단계 - 상기 검사 데이터는 상기 의심되는 층의 상기 구조적 피쳐들의 상기 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 상기 검사 이미지들의 세트에 대응하고 상기 구조적 피쳐들의 처리 단계들의 상기 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함함 -;
    상기 의심되는 층의 하나 이상의 구조적 피쳐를, 상기 시험 데이터에 의해 나타내어진 상기 기능적 결함과 상기 결함 맵들의 세트에 의해 나타내어진 상기 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 상기 의심되는 층의 상기 결함 맵들의 세트와 상기 시험 데이터를 상관시키는 단계;
    상기 식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 상기 구조적 피쳐에 대응하는 상기 검사 이미지들의 세트의 적어도 일부를 훈련 세트에 포함하는 단계; 및
    후속 반도체 시편의 검사에 사용가능한 상기 검사 레시피의 기계 학습(ML) 모델을 훈련하기 위해 상기 훈련 세트를 사용하는 단계
    를 포함하는, 컴퓨터화된 방법.
  13. 제12항에 있어서,
    상기 검사는 상기 반도체 시편의 제조 프로세스 동안 수행되는 인-라인 검사이고, 상기 시험은 상기 제조 프로세스 또는 상기 제조 프로세스의 일부의 완료 시에 수행되는 엔드-오브-라인(EOL) 시험인, 컴퓨터화된 방법.
  14. 제12항에 있어서,
    상기 상관은, 상기 시험 데이터를 상기 결함 맵들의 세트와 정렬시키고, 상기 기능적 결함을 대응하는 위치들에 대한 상기 검사 결함과 비교함으로써 수행되는, 컴퓨터화된 방법.
  15. 제12항에 있어서,
    매칭되지 않은 결함을 갖는 상기 하나 이상의 구조적 피쳐는, 상기 시험 데이터에 의해서는 결함 있는 것으로 나타내어지지만 상기 결함 맵들의 세트에 의해서는 결함이 없는 것으로 나타내어지는 제1 구조적 피쳐를 포함하고, 상기 방법은, 상기 제1 구조적 피쳐의 결함을 야기할 확률이 높은 하나 이상의 처리 단계를 적어도 샘플링된 세트에서 식별하기 위해 상기 제1 구조적 피쳐의 위치에서 상기 의심되는 층의 검사 이미지들의 세트를 분석하는 단계를 더 포함하고, 상기 포함하는 단계는, 관심 결함(DOI)의 연관된 라벨과 함께, 상기 제1 구조적 피쳐에 대응하는 하나 이상의 처리 단계의 하나 이상의 검사 이미지의 적어도 일부를 상기 훈련 세트에 포함하는 단계를 포함하는, 컴퓨터화된 방법.
  16. 제15항에 있어서,
    상기 포함하는 단계는, 상기 하나 이상의 검사 이미지의 상기 적어도 일부에 추가하여, 상기 제1 구조적 피쳐에 대응하는 상기 하나 이상의 처리 단계의 설계 데이터를 상기 훈련 세트에 포함하는 단계를 더 포함하는, 컴퓨터화된 방법.
  17. 제12항에 있어서,
    매칭되지 않은 결함을 갖는 상기 하나 이상의 구조적 피쳐는, 상기 결함 맵들의 세트의 적어도 하나의 결함 맵에 의해 결함 있는 것으로 나타내어지지만 상기 시험 데이터에 의해서는 결함이 없는 것으로 나타내어지는 제2 구조적 피쳐를 포함하고, 상기 포함하는 단계는, 방해의 연관된 라벨과 함께, 적어도 하나의 결함 맵에 대응하는 적어도 하나의 검사 이미지의 적어도 일부를 상기 훈련 세트에 포함하는 단계를 포함하고, 상기 적어도 일부는 상기 제2 구조 피쳐에 대응하는, 컴퓨터화된 방법.
  18. 제15항에 있어서,
    매칭되지 않은 결함을 갖는 상기 하나 이상의 구조적 피쳐는, 상기 결함 맵들의 세트의 적어도 하나의 결함 맵에 의해 결함 있는 것으로 나타내어지지만 상기 시험 데이터에 의해서는 결함이 없는 것으로 나타내어지는 제2 구조적 피쳐를 포함하고, 상기 포함하는 단계는, 방해의 연관된 라벨과 함께, 적어도 하나의 결함 맵에 대응하는 적어도 하나의 검사 이미지의 적어도 일부를 상기 훈련 세트에 포함하는 단계를 포함하고, 상기 적어도 일부는 상기 제2 구조 피쳐에 대응하는, 컴퓨터화된 방법.
  19. 제12항에 있어서,
    상기 ML 모델은, 훈련될 시에, 상기 검사 레시피에 의해 이전에 누락된 관심 결함들(DOI들)의 캡처율을 개선할 수 있고, 상기 검사 레시피에 의해 이전에 DOI들로서 부정확하게 검출된 방해들의 오경보율을 감소시킬 수 있는, 컴퓨터화된 방법.
  20. 컴퓨터에 의해 실행될 때, 상기 컴퓨터로 하여금 반도체 시편을 검사하기 위한 검사 레시피를 최적화하는 방법을 수행하게 하는 명령어들의 프로그램을 유형적으로 구현하는 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 방법은:
    상기 반도체 시편의 검사 후에 그에 대해 수행된 시험으로부터 시험 데이터를 획득하는 단계 - 상기 반도체 시편은 하나 이상의 층을 포함하고, 각각의 층은 복수의 처리 단계들에 의해 제조된 구조적 피쳐들을 포함하고, 상기 시험 데이터는 하나 이상의 층 중 의심되는 층에서의 적어도 하나의 구조적 피쳐에 대한 상기 반도체 시편의 기능적 결함을 나타냄 -;
    상기 반도체 시편의 검사 동안 취득된 상기 의심되는 층의 검사 데이터를 검색하는 단계 - 상기 검사 데이터는 상기 의심되는 층의 상기 구조적 피쳐들의 상기 복수의 처리 단계들의 적어도 샘플링된 세트에 대응하는 검사 이미지들의 세트, 및 상기 검사 이미지들의 세트에 대응하고 상기 구조적 피쳐들의 처리 단계들의 상기 샘플링된 세트에 대한 검사 결함을 나타내는 결함 맵들의 세트를 포함함 -;
    상기 의심되는 층의 하나 이상의 구조적 피쳐를, 상기 시험 데이터에 의해 나타내어진 상기 기능적 결함과 상기 결함 맵들의 세트에 의해 나타내어진 상기 검사 결함 사이의 매칭되지 않은 결함으로 식별하기 위해, 상기 의심되는 층의 상기 결함 맵들의 세트와 상기 시험 데이터를 상관시키는 단계;
    상기 식별된 하나 이상의 구조적 피쳐 중 각각의 구조적 피쳐에 대해, 상기 구조적 피쳐에 대응하는 상기 검사 이미지들의 세트의 적어도 일부를 훈련 세트에 포함하는 단계; 및
    후속 반도체 시편의 검사에 사용가능한 상기 검사 레시피의 기계 학습(ML) 모델을 훈련하기 위해 상기 훈련 세트를 사용하는 단계를 포함하는, 비일시적 컴퓨터 판독가능 저장 매체.
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