TW202407965A - 製造半導體裝置的方法和半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括第一電路區、第二電路區、內部切割道以及連接密封結構。第一電路區設置於基底的上方且被第一密封環結構環繞。第二電路區設置於基底的上方且被第二密封環結構環繞。內部切割道設置於第一電路區與第二電路區之間。連接密封結構連接第一密封環結構和第二密封環結構，使得第一密封環結構的部分、第二密封環結構的一部分和連接密封結構環繞內部切割道。

Description

製造半導體裝置的方法和半導體裝置
在開發諸如積體電路（IC）或大規模積體電路（LSI）的半導體裝置時，在獲得最終電路設計之前測試各種電路設計（佈局）。由於半導體裝置的製造操作成本，特別是微影成本迅速增加，因此需要降低製造測試光罩幕的成本。此外，隨著半導體裝置尺寸的減小，需要更靈活的電路佈局設計。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。例如，元件的尺寸不限於所公開的範圍或值，而是可以取決於製程條件和/或裝置的期望特性。舉例而言，以下說明中將第一特徵形成於第二特徵的上方或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。為了簡單和清楚起見，可以以不同的比例任意繪製各種特徵。
此外，為易於說明，本文中可能使用例如「位於…的下方（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。此外，術語「由……製成」可能意味著「包含」或「由……所組成」。此外，在隨後的製造過程中，可能存在一個或多個附加操作 在所描述的操作之間，操作的順序可能會改變。在本發明中，「A、B、C中的至少一個」是指A、B、C、A+B、A+C、B+C或A+B+C中的任一個，並不意味著一者來自 A，一者來自B，一者來自C，除非另有說明。用一個實施例解釋的材料、配置、結構、操作和/或尺寸可以應用於其他實施例，並且可以省略對其的詳細描述。
在開發新的半導體裝置（電路）期間，在獲得最終電路圖案之前，會設計和測試各種候選或測試電路圖案。在一些情況下，測試圖案包括第一電路圖案（第一方案）和第二電路圖案（第二方案），其可以單獨用作半導體裝置並且可以用作一個積體半導體裝置。在開發階段，可以相應地使用製造第一電路或第二電路中的任一者或第一和第二電路的組合。另外，根據客戶的需要，可以單獨或組合使用兩個或多個電路。
然而，製造半導體裝置的成本增加並且製造半導體裝置的周轉時間(TAT)也增加。特別地，最先進的半導體製造需要極紫外（EUV）微影和/或浸潤式深紫外微影，其成本非常高。具體而言，EUV 微影中使用的光罩幕非常昂貴。因此，需要在裝置開發階段減少光罩幕的數量。
圖1A顯示說明根據本公開的實施例的半導體裝置的下部密封環結構的平面圖或佈局圖（由上方看）。圖1B顯示圖1A中圓圈部分的放大圖。圖1C顯示沿圖1A的線X1-X1的剖面圖。圖1D示出了沿圖1A的線X2-X2的剖面圖。
在一些實施例中，半導體裝置100包括第一電路100A和第二電路100B，如圖1所示。在一些實施例中，第一電路100A和第二電路100B用作彼此獨立的半導體裝置，並且還通過用一個或多個佈線圖案電性連接第一電路和第二電路一起用作一個積體半導體裝置。第一電路100A和第二電路100B由內部切割道150C分開。在一些實施例中，第一電路100A的面積與第二電路100B的面積相同或不同。
在一些實施例中，如圖1A，所示第一電路100A被第一下部密封環結構200A環繞，第二電路100B被第二下部密封環結構200B環繞。另外，第一下部密封環結構200A和第二下部密封環結構200B通過連接密封環結構200C連接，以使得第一下部密封環結構200A的三側(除了面向內部切割道150C的一側、第二下部密封環結構200B的三側(除了面向內部切割道150C的一側)以及連接密封環結構200C圍繞第一電路和第二電路。密封環結構是電性、實體的和/或化學的保護環，以抑制或避免噪聲，且抑制或避免由切割或鋸切(dicing or sawing)過程和/或污染引起的應力。
在一些實施例中，如圖1C所示，第一電路 100A 和第二電路 100B 包括形成在半導體基底 10 上方的電晶體15（例如，平面場效應電晶體（FET）、鰭式FET、環繞閘極FET等）。在一些實施例中，FET 15包括閘極、源極和汲極。在本公開中，源極和汲極可以互換使用並且可以具有相同的結構。在一些實施例中，一個或多個層間介電(ILD)層20形成在FET 15上方。
基底10由合適的材料製成，元素半導體，例如矽、金剛石或鍺；合適的合金或化合物半導體，例如IV族化合物半導體（例如，矽鍺( SiGe)、碳化矽(SiC)、矽鍺碳化物(SiGeC)、GeSn、SiSn、SiGeSn）、III-V族化合物半導體(例如，砷化鎵、砷化銦鎵(InGaAs)、砷化銦、磷化銦、銻化銦、磷化砷化鎵或磷化銦鎵)等。在一些實施例中，基底10包括位於主動區之間並將一個或多個電子元件與其他電子元件分開的隔離區，例如淺溝槽隔離(STI)。
此外，如圖1C所示，第一電路和第二電路包括形成在FET的上方的多個佈線層30(第x層佈線層)，其中x是1、2、3、...等。每個佈線層包括導電佈線圖案和連接在佈線圖案上方的通孔接觸窗，下一個(上部)佈線層(第(x+1)層佈線層)的每一者包括導電佈線圖案和連接在佈線上方的通孔接觸窗圖案。類似地，下部佈線層包括導電佈線圖案和連接在佈線圖案上方的通孔接觸窗。在一些實施例中，當佈線層包括在方向X上延伸佈線圖案時，下一個佈線層包括在方向Y上延伸的佈線圖案。換句話說，方向X金屬佈線圖案和方向Y金屬佈線圖案在垂直方向Z上交替堆疊。在一些實施例中，x最大為20。在一些實施例中，最底部佈線層可以包括除了局部內連線之外最接近FET 15的佈線圖案。每個佈線層更包括一個或多個ILD層或金屬間介電(IMD)層。在其他實施例中，佈線層可以包括形成在金屬佈線圖案上方的通孔接觸窗。
在一些實施例中，如圖1C所示，多個佈線層30包括下部佈線層30L、中間佈線層30M和上部佈線層30U。在一些實施例中，下部佈線層、中間佈線層和上部佈線層中的每一個都包括兩個到十個佈線層。在一些實施例中，下部佈線層30L包括需要EUV微影才能形成的精細圖案。中間佈線層30M的圖案大小或尺寸大於下部佈線層30L的圖案大小或尺寸，而上部佈線層30U的圖案大小或尺寸大於中間佈線層30M的圖案大小或尺寸。在一些實施例中，中間佈線層30M和/或上部佈線層30U包括不需要EUV微影來形成的圖案。在一些實施例中，不包括中間佈線層。
如圖1C與圖1D所示，密封環結構200A、200B與200C具有相似的佈線層30。
密封環結構包括圍繞晶片電路區的接觸窗/通孔和金屬佈線圖案。接觸窗/通孔和佈線圖案不被任何間隙中斷，以形成一個或多個連續的環形或框形結構，阻擋來自外部的任何干擾（例如，噪聲、離子、應力等）。在一些實施例中，密封環結構不連接任何電晶體，或者沒有電晶體設置在密封環結構下方。在一些實施例中，密封環結構通過基底中的擴散區和/或頂部（接墊）電極耦合到固定電位（例如，接地）。密封環結構外是切割道區。
如圖1C和圖1D所示，第一下部密封環結構200A、第二下部密封環結構200B和連接密封環結構200C中的每一者均由垂直排列在基底上方的第一至第N佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成。在一些實施例中，N最多為20。
圖2A示出了說明根據本公開實施例的半導體裝置的上部密封環結構和下部密封環結構的平面圖或佈局圖（由上方看）。圖2B顯示圖2A中圓圈部分的放大圖。圖2C示出了沿圖2A的X1-X1線的剖面圖。圖2D示出了沿圖2A的線X2-X2的剖面圖。
圖2A-圖2D示出了第一電路100A和第二電路100B組合為一個半導體裝置(第一方案)的實施例。在形成如圖1A-圖1D所示「共同」結構之後，如圖2A所示的上部（第三）密封環結構 250形成在第一下部密封環結構200A的三側、第二下部密封環結構200B的三側和連接密封環結構200C的上方，以環繞第一電路和第二電路。如圖2C和圖2D所示的上部密封環結構250通過多個通孔連接至第一下部密封環結構200A和連接密封環結構200C。因此，上部密封環結構與第一下部密封環結構200A的三側、第二下部密封環結構200B的三側以及連接密封環結構200C的組合形成了圍繞第一電路和第二電路的完整密封環結構。上部密封環結構250由包括多個通孔和作為最上層(uppermost)導電圖案的一個或多個導電圖案（環形或框形圖案）的頂部佈線層30T所組成，所述多個通孔連接到下部密封環結構的頂層（第N層佈線圖案）。在一些實施例中，上部密封環結構250通過一種或多種沉積、微影和蝕刻操作形成。
在一些實施例中，如圖2A和圖2B所示，連接第一電路100A和第二電路100B的電路連接圖案180被形成為橋接內部切割道150C。此外，在一些實施例中，接墊電極190形成在第一電路100A或第二電路100B中的至少一者中。電路連接圖案180和接墊電極190由包括連接到下部導電圖案（第N層佈線圖案）的通孔以及作為最上層導電圖案的導電圖案的頂部佈線層30T所組成。在一些實施例中，電路連接圖案180和接墊電極190與上部密封環結構250一起形成。
圖3A示出了說明根據本公開實施例的半導體裝置的上部密封環結構和下部密封環結構的平面圖或佈局圖（由上方看）。圖3B顯示圖3A中圓圈部分的放大圖。圖3C示出了沿圖3A的X1-X1線的剖面圖。圖3D示出了沿圖3A的線X2-X2的剖面圖。圖3E顯示沿圖3A的Y1-Y1線的剖面圖。圖3F示出說明根據本公開實施例的半導體裝置的上部密封環結構和下部密封環結構的平面圖或佈局圖。
圖3A-圖3E為第一電路100A與第二電路100B分開使用的實施例(第二方案)。在形成如圖1A-圖1D所示「共同」結構之後，如圖3A所示的在第一下部密封環結構200A的上方形成第一上部密封環結構250A，在第二下部密封環結構200B的上方形成第二上部密封環結構250B。在一些實施例中，如圖3A、3D和3E所示，沒有上部密封環結構形成在連接密封環結構200C的上方。在其他實施例中，上部連接密封環結構形成在連接密封環結構200C的上方。
如圖3A-圖3D所示，第一上部密封環結構250A和第一下部密封環結構200A的組合形成了圍繞第一電路100A的完整密封環結構，第二上部密封環結構250B和第二下部密封環結構200B的組合環形成了圍繞第二電路100B的完整密封環結構。
第一上部密封環結構250A和第二上部密封環結構250B由包括多個通孔和作為最上層導電圖案的一個或多個導電圖案（環形或框形圖案）的頂部佈線層30T所組成，所述多個通孔連接到下部密封環結構的頂層（第N層佈線圖案）。在一些實施例中，上部密封環結構250A和上部密封環結構250B通過一種或多種沉積、微影和蝕刻操作形成。
在一些實施例中，接墊電極190形成在第一電路100A或第二電路100B中的至少一者中。接墊電極190由包括連接到下部導電圖案（第N層佈線圖案）的通孔以及作為最上層導電圖案的導電圖案的頂部佈線層30T所組成。在一些實施例中，接墊電極190與上部密封環結構250A和上部密封環結構250B一起形成。
在一些實施例中，頂部佈線層30T的微影操作不需要更高解析度，因此可以採用DUV或UV微影操作。與用於EUV微影的反射光罩幕相比，用於DUV或UV微影的透明光罩幕成本相對較低。在上述實施例中，在圖2A-圖2D所示的第一方案和圖3A-圖3E所示的第二方案之間進行切換需要兩個不同的光罩幕組，每個光罩幕組包括兩個用於形成通孔和最上層導電圖案的光罩幕。如果為第一方案和第二方案準備完全不同的光罩幕組（僅在晶圓上製作第一電路的晶片或在晶圓上僅製作第二電路的晶片），則需要對每個佈線層準備不同的環形結構圖案，可能導致需要昂貴的 EUV微影。相比之下，在上述實施例中，與為第一方案和第二方案準備完全不同的光罩幕組的情況相比，可以根據第一方案或第二方案形成測試裝置的降低製造成本。
在一些實施例中，在第二方案中，僅使用第一電路100A或第二電路100B中的一者。在這種情況下，如圖3F所示，僅形成第一上部密封環結構250A(如果僅需要第一電路100A)，而沒有形成圍繞第二電路100B的上部密封環結構。
圖4A示出了根據本公開的實施例沿圖2A的線Y1-Y1的剖面圖。圖4B示出了沿圖3A的線Y1-Y1的剖面圖。
如圖2A-圖2D和圖3A-圖3D所示，上部密封環結構 250、250A和250B的佈線圖案（環形或框形圖案）由與接墊電極 190 相同的最上層導電圖案形成。在其他實施例中，上部密封環結構250、250A和250B的佈線圖案(環形或框形圖案)由從頂部開始的兩個或更多個佈線層(包括最上層導電圖案)形成。
如圖4A和4B所示，第一下部密封環結構200A、第二下部密封環結構200B和連接密封結構200C中的每一者均由垂直排列的第一層至第(N-M)層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成。上部密封環結構250、250A和250B由垂直排列的第(N-M+1)層至第N層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，其中M ＜ N（N、M為大於二的自然數）。在一些實施例中，M最多為10，例如1、2、3、4或5。
在一些實施例中，如圖4A和圖4B所示，第一下部密封環結構200A、第二下部密封環結構200B和連接密封結構200C分別由上部佈線層30U和頂部佈線層30T所組成。在一些實施例中，上部佈線層30U包括不需要EUV微影來形成並且可以通過DUV（使用KrF或ArF準分子激光）微影甚至UV微影（例如i-線微影）形成的圖案。
圖5示出了根據本公開的實施例的密封環結構的平面圖。
如上所述，密封環結構包括堆疊的佈線層(佈線圖案)和連接垂直相鄰佈線層的通孔。在一些實施例中，下部密封環結構與上部密封環結構的每一者的佈線圖案包括將第一佈線圖案310(框形或環形)與第二佈線圖320(框形或環形)彼此間隔開的間隙330。
在一些實施例中，多個通315分別設置在第一佈線圖案310和第二佈線圖案320的上方/或下方。多個通孔填充有導電材料並連接到下部佈線圖案。在一些實施例中，多個通孔佈置成矩陣，例如交錯矩陣。
在一些實施例中，第一佈線圖案310和第二佈線圖案320可選地設置一個或多個狹縫312、322和324。在一些實施例中，狹縫填充有導電材料並連接到下部佈線圖案。
在一些實施例中，第一佈線圖案的寬度W31在約0.5μm至約5μm的範圍內。在一些實施例中，第二佈線圖案的寬度W32大於寬度W31並且在約2μm至約15μm的範圍內。在一些實施例中，第一佈線圖案和第二佈線圖案之間的間隙W33在約2μm至約20μm的範圍內。在一些實施例中，通孔的尺寸在約100nm至約1000nm的範圍內。在一些實施例中，狹縫的寬度在約200nm至約500nm的範圍內。在一些實施例中，寬度/間隙W31、W32或W33中的一個或多個在第一內密封環結構和第二內密封環結構之間、內密封環結構和場障壁結構之間及/或場障壁結構之間是不同的。
圖6示出了根據本公開的圖1和圖2A-圖2D的第一方案的半導體裝置的晶圓晶片佈局。
如上所述，如圖6中所示，在第一方案中，將電路連接圖案180的第一電路100A和第二電路100B的組合視為一個晶片(半導體裝置)。因此，切割操作DL由晶圓切割出晶片，使得切割操作切割圍繞第一電路100A和第二電路100B的整體切割道150，而不切割內部切割道150C。
圖7A示出了根據本公開的圖1和圖3A-圖3E的第二方案的半導體裝置的晶圓晶片佈局的一部分。
在第二方案中，如圖7A中所示，第一電路100A和第二電路100B分別被視為獨立的功能晶片(半導體裝置)。因此，切割操作DL由晶圓切割出晶片，使得切割操作切割圍繞第一電路100A和第二電路100B的整體切割道150，並且切割內部切割道150C。
圖7B和7C示出了根據本公開的實施例的在切割之後的半導體裝置的視圖。
如圖7B和7C所示，由於連接密封環結構200C(下部密封環結構)在切割操作中被切割，因此在平面圖中下部密封環結構包括兩個側向突出部，側向突出超過上部密封環結構250A或250B。因此，被切斷的佈線圖案在第一電路的晶片和第二電路的晶片的切割邊緣的端面露出。
圖8A-圖8F以及圖9A-圖9D示出了根據本公開的實施例的各種密封環結構的平面圖。
在前述實施例中，選擇性地使用或組合兩個電路，即第一電路100A和第二電路100B。然而，電路的數量不限於兩個。
在一些實施例中，如圖8A-8F所示，電路的數量是三個。圖8A示出了第一電路100A、第二電路100、第三電路100C以及下部密封環結構200通用至圖8A-8F的結構。在一些實施例中，如圖8B所示，在第一方案中，將三個電路100A、100B和100C合併為一個晶片，並形成一個上部密封環結構250環繞三個電路100A、100B和100C。在一些實施例中，如圖8C所示，在第二方案中，第一電路100A、第二電路100B和第三電路100C中的每一個被單獨使用並且第一上部密封環結構250A、第二上部密封環結構250B和第三上部密封環結構250C分別形成為圍繞第一電路100A、第二電路100B及第三電路100C。在一些實施例中，如圖8D所示，在第三方案中，第一電路100A被獨立使用，而第二電路和第三電路100B和100C的組合被用作一個半導體裝置。如圖8D所示，在這種情況下，第一上部密封環結構250A形成為圍繞第一電路110A，並且上部通用密封環結構250D形成為圍繞第二電路100B和第三電路和100C。在一些實施例中，如圖8E所示，在第四方案中，第三電路100C被獨立使用，並且第一電路和第二電路100A和100B的組合被用作一個半導體裝置。如圖8E所示，在這種情況下，第三上部密封環結構250C形成為圍繞第三電路100C，並且上部通用密封環結構250E形成為圍繞第一電路100A和第二電路100B。在一些實施例中，如圖8F所示，在一些實施例中，第一電路至第三電路中的一者或兩者不是必需的。如圖8F所示，在這種情況下，沒有上部密封環結構形成在這樣的電路的上方。
在一些實施例中，如圖9A-圖9D所示，電路的數量是四個。圖9A示出第一電路100A、第二電路100、第三電路100C和第四電路100D的結構以及下部密封環結構200通用至圖9B-圖9D的結構。在一些實施例中，如圖9B所示，在第一方案中，四個電路100A、100B、100C和100D合併為一個晶片，形成一個上部密封環結構250環繞四個電路100A、100B、100C和100D。
在一些實施例中，如圖9C所示，在第二方案中，第一電路、第二電路、第三電路和第四電路100A、100B、100C和100D中的每一者單獨地使用，第一上部密封環結構250A、第二上部密封環結構250B、第三上部密封環結構250C及第四上部密封環結構250D分別形成為圍繞第一電路100A、第二電路100B、第三電路100C和第四電路100D。在一些實施例中，如圖9D所示，在第三方案中，組合第一電路100A和第二電路100B，並且將第三電路和第四電路100C和100D的組合用作一個半導體裝置。在一些實施例中，如圖9D所示，在這種情況下，第一通用上部密封環結構250L形成為圍繞第一電路100A和第二電路100B，第二通用上部密封環結構250R形成為圍繞第三和第四電路100C和100D。
圖10是根據本公開的實施例的半導體裝置的順序製造操作的流程圖。應當理解，可以在圖10所示的過程之前、期間和之後提供額外的操作。對於該方法的附加實施例，圖10中描述的操作中的一些操作可以被替換或去除。操作/過程的順序可以互換。此外，在以下實施例中可以採用關於前述實施例解釋的材料、構造、尺寸和/或製程，並且可以省略詳細解釋。
在一些實施例中，製備包括多個晶片區的半導體晶圓。多個晶片區中的每一個包括被第一下部密封環結構環繞的第一電路區、被第二下部密封環結構環繞的第二電路區、設置在第一電路區和第二電路區之間的內部切割道，連接密封結構連接第一密封環結構和第二密封環結構，使得第一密封環結構的一部分、第二密封環結構的一部分和連接密封結構環繞內部切割道。然後，在將第一電路和第二電路的組合用作一個半導體裝置的第一方案和在將第一電路和第二電路分別用作不同的半導體裝置的第二方案之間確定方案。在一些實施例中，第二方案包括僅使用第一電路或第二電路中的一個作為半導體裝置。然後，根據選定的方案，製作包括上部密封環結構的上層形成用光罩，形成上部(第三)密封環結構。然後，進行切割操作以切割半導體晶片。當選擇第二方案時，切割操作包括切割內部切割道。
應當理解，並非所有優點都必須在本文中進行討論，所有實施例或示例都不需要特定的優點，並且其他實施例或示例可以提供不同的優點。
根據本公開的一些實施例，一種半導體裝置，包括：第一電路區，設置於基底的上方，且被第一密封環結構環繞；第二電路區，設置於所述基底的上方，且被第二密封環結構環繞；內部切割道，設置於所述第一電路區與所述第二電路區之間；以及連接密封結構，連接所述第一密封環結構和所述第二密封環結構，使得所述第一密封環結構的部分、所述第二密封環結構的一部分和連接密封結構環繞所述內部切割道。在一些實施例中，更包括第三密封環結構，環繞所述第一電路區與所述第二電路區。在一些實施例中，其中：所述第一密封環結構、所述第二密封環結構和所述連接密封結構中的每一者均由相對於所述基底的主表面垂直排列的第一層至第(N-M)層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及所述第三密封環結構由垂直排列的第(N-M+1)層至第N層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的所述通孔所組成，其中M＜N。在一些實施例中，更包括接墊電極，由第N層佈線層中的佈線圖案所組成。在一些實施例中，其中所述第N層佈線層是所述半導體裝置的最上層佈線層。在一些實施例中，其中M為2或3。在一些實施例中，其中：所述第一密封環結構、所述第二密封環結構和所述連接密封結構中的每一者均由垂直排列的第一層至第(N-1)層金屬佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及所述第三密封環結構由第N層佈線圖案所組成。在一些實施例中，更包括接墊電極，由第N層佈線層中的佈線圖案所組成。在一些實施例中，其中所述第N層佈線層是所述半導體裝置的最上層佈線層。在一些實施例中，更包括連接所述第一電路區中的電路和所述第二電路區中的電路並跨接在所述內部切割道的上方的連接圖案。在一些實施例中，其中所述連接圖案由所述半導體裝置的最上層佈線層的佈線圖案所組成。在一些實施例中，其中所述內部切割道中未設置功能電路。
根據本公開的一些實施例，一種半導體裝置，包括：電路區，設置於基底的上方；第一密封環結構，環繞所述電路區；以及第二密封環結構，設置在所述第一密封環結構的上方，且環繞所述電路區，其中所述第一密封環結構包括兩個側向突出部，所述兩個側向突出部在俯視圖中側向突出超過所述第二密封環結構。在一些實施例中，其中：所述第一密封環結構由垂直排列的第一層至第(N-M)層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及所述第二密封環結構由相對於所述基底的主表面垂直排列的第(N-M+1)層至第N層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的所述通孔所組成，其中M ＜ N。在一些實施例中，更包括接墊電極，由所述第N層佈線層中的佈線圖案所組成。在一些實施例中，其中所述第N層佈線層是所述半導體裝置的最上層佈線層。在一些實施例中，其中M為1、2或3。
根據本公開的一些實施例，一種製造半導體裝置的方法，所述方法包括：製備包括多個晶片區的晶圓，所述多個晶片區中的每一者包括：第一電路區，設置於基底的上方，且被第一密封環結構環繞；第二電路區，設置於所述基底的上方，且被第二密封環結構環繞；內部切割道，設置於所述第一電路區與所述第二電路區之間；以及連接密封結構，連接所述第一密封環結構與所述第二密封環結構，以使得所述第一密封環結構的部分、所述第二密封環結構的部分與所述連接密封結構圍繞所述內部切割道；在所述第一密封環結構的上方形成環繞所述第一電路區的第三密封環結構；以及通過切割所述內部切割道來分離所述第一電路區和所述第二電路區。在一些實施例中，更包括在所述第二密封環結構的上方形成環繞所述第二電路區的第四密封環結構。在一些實施例中，其中：所述第一密封環結構、所述第二密封環結構和所述連接密封結構中的每一者均由相對於所述晶圓的主表面垂直排列的第一層至第(N-M)層金屬佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及所述第三密封環結構由最上層佈線層中的第N層佈線圖案所組成。
以上概述了若干實施例的特徵，以使此項技術中具有通常知識者可更佳地理解本揭露的各種態樣。此項技術中具有通常知識者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的各種實施例相同的目的及/或達成與本文中所介紹的各種實施例相同的優點。此項技術中具有通常知識者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10:基底 15:電晶體/FET 20:層 30、30L、30M、30T、30U:佈線層 100:半導體裝置 100A、100B、100C、100D:電路 150、150C:切割道 180:電路連接圖案 190:接墊電極 200、200A、200B、200C、250、250A、250B、250C、250D、250E、250L、250R:密封環結構 310、320:佈線圖案 312、322、324:狹縫 315:通孔 330:間隙 DL:切割操作 W31、W32、W33:寬度/間隙 X、Y、Z:方向 X1-X1、X2-X2、Y1-Y1:線
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A顯示說明根據本公開的實施例的半導體裝置的下部密封環結構的平面圖或佈局圖（由上方看）。圖1B顯示圖1A中圓圈部分的放大圖。圖1C顯示沿圖1A的線X1-X1的剖面圖。圖1D示出了沿圖1A的線X2-X2的剖面圖。 圖2A示出了說明根據本公開實施例的半導體裝置的上部密封環結構和下部密封環結構的平面圖或佈局圖（由上方看）。圖2B顯示圖2A中圓圈部分的放大圖。圖2C示出了沿圖2A的X1-X1線的剖面圖。圖2D示出了沿圖2A的線X2-X2的剖面圖。 圖3A示出了說明根據本公開實施例的半導體裝置的上部密封環結構和下部密封環結構的平面圖或佈局圖（由上方看）。圖3B顯示圖3A中圓圈部分的放大圖。圖3C示出了沿圖3A的X1-X1線的剖面圖。圖3D示出了沿圖3A的線X2-X2的剖面圖。圖3E顯示沿圖3A的Y1-Y1線的剖面圖。圖3F示出說明根據本公開實施例的半導體裝置的上部密封環結構和下部密封環結構的平面圖或佈局圖。 圖4A示出了根據本公開的實施例沿圖2A的線Y1-Y1的剖面圖。圖4B示出了沿圖3A的線Y1-Y1的剖面圖。 圖5示出了根據本公開的實施例的密封環結構的平面圖。 圖6示出了根據本公開的半導體裝置的晶圓佈局。 圖7A示出了根據本公開的半導體裝置的晶圓佈局。圖7B和7C示出了根據本公開的實施例的在切割之後的半導體裝置的視圖。 圖8A、8B、8C、8D、8E和8F示出了根據本公開的實施例的各種密封環結構的平面圖。 圖9A、9B、9C和9D示出了根據本公開的實施例的各種密封環結構的平面圖。 圖10是根據本公開的實施例的半導體裝置的順序製造操作的流程圖。
100:半導體裝置
100A、100B:電路
150、150C:切割道
200A、200B、200C:密封環結構
X、Y:方向
X1-X1、X2-X2:線

Claims (20)

  1. 一種半導體裝置，包括： 第一電路區，設置於基底的上方，且被第一密封環結構環繞； 第二電路區，設置於所述基底的上方，且被第二密封環結構環繞； 內部切割道，設置於所述第一電路區與所述第二電路區之間；以及 連接密封結構，連接所述第一密封環結構和所述第二密封環結構，使得所述第一密封環結構的部分、所述第二密封環結構的一部分和連接密封結構環繞所述內部切割道。
  2. 如請求項1所述的半導體裝置，更包括第三密封環結構，環繞所述第一電路區與所述第二電路區。
  3. 如請求項2所述的半導體裝置，其中： 所述第一密封環結構、所述第二密封環結構和所述連接密封結構中的每一者均由相對於所述基底的主表面垂直排列的第一層至第(N-M)層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及 所述第三密封環結構由垂直排列的第(N-M+1)層至第N層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的所述通孔所組成，其中M＜N。
  4. 如請求項3所述的半導體裝置，更包括接墊電極，由第N層佈線層中的佈線圖案所組成。
  5. 如請求項3所述的半導體裝置，其中所述第N層佈線層是所述半導體裝置的最上層佈線層。
  6. 如請求項3所述的半導體裝置，其中M為2或3。
  7. 如請求項2所述的半導體裝置，其中： 所述第一密封環結構、所述第二密封環結構和所述連接密封結構中的每一者均由垂直排列的第一層至第(N-1)層金屬佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及 所述第三密封環結構由第N層佈線圖案所組成。
  8. 如請求項7所述的半導體裝置，更包括接墊電極，由第N層佈線層中的佈線圖案所組成。
  9. 如請求項7所述的半導體裝置，其中所述第N層佈線層是所述半導體裝置的最上層佈線層。
  10. 如請求項2所述的半導體裝置，更包括連接所述第一電路區中的電路和所述第二電路區中的電路並跨接在所述內部切割道的上方的連接圖案。
  11. 如請求項10所述的半導體裝置，其中所述連接圖案由所述半導體裝置的最上層佈線層的佈線圖案所組成。
  12. 如請求項2所述的半導體裝置，其中所述內部切割道中未設置功能電路。
  13. 一種半導體裝置，包括： 電路區，設置於基底的上方； 第一密封環結構，環繞所述電路區；以及 第二密封環結構，設置在所述第一密封環結構的上方，且環繞所述電路區， 其中所述第一密封環結構包括兩個側向突出部，所述兩個側向突出部在俯視圖中側向突出超過所述第二密封環結構。
  14. 如請求項13所述的半導體裝置，其中： 所述第一密封環結構由垂直排列的第一層至第(N-M)層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及 所述第二密封環結構由相對於所述基底的主表面垂直排列的第(N-M+1)層至第N層佈線層中的佈線圖案以及連接垂直相鄰的佈線圖案的所述通孔所組成，其中M ＜ N。
  15. 如請求項14所述的半導體裝置，更包括接墊電極，由所述第N層佈線層中的佈線圖案所組成。
  16. 如請求項14所述的半導體裝置，其中所述第N層佈線層是所述半導體裝置的最上層佈線層。
  17. 如請求項14所述的半導體裝置，其中M為1、2或3。
  18. 一種製造半導體裝置的方法，所述方法包括： 製備包括多個晶片區的晶圓，所述多個晶片區中的每一者包括： 第一電路區，設置於基底的上方，且被第一密封環結構環繞； 第二電路區，設置於所述基底的上方，且被第二密封環結構環繞； 內部切割道，設置於所述第一電路區與所述第二電路區之間；以及 連接密封結構，連接所述第一密封環結構與所述第二密封環結構，以使得所述第一密封環結構的部分、所述第二密封環結構的部分與所述連接密封結構圍繞所述內部切割道； 在所述第一密封環結構的上方形成環繞所述第一電路區的第三密封環結構；以及 通過切割所述內部切割道來分離所述第一電路區和所述第二電路區。
  19. 如請求項18所述的方法，更包括在所述第二密封環結構的上方形成環繞所述第二電路區的第四密封環結構。
  20. 如請求項18所述的方法，其中： 所述第一密封環結構、所述第二密封環結構和所述連接密封結構中的每一者均由相對於所述晶圓的主表面垂直排列的第一層至第(N-M)層金屬佈線圖案以及連接垂直相鄰的佈線圖案的通孔所組成，以及 所述第三密封環結構由最上層佈線層中的第N層佈線圖案所組成。
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