TW202403987A - 半導體封裝及其製造方法 - Google Patents

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integrated circuit
interposer
cavity
circuit device
semiconductor package
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TW112117619A
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賴柏辰
游明志
廖莉菱
林昱聖
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

一種半導體封裝，可對應於高性能運算封裝，包括中介層、基板以及位於中介層與基板之間的積體電路裝置。積體電路裝置，可對應於積體被動裝置，在中介層的空腔內附接到中介層。將積體電路裝置附接到中介層的空腔內在積體電路裝置與基板之間產生間隙。以此方式，降低了積體電路裝置在半導體封裝的彎曲及/或變形期間接觸基板的可能性。通過減少這種接觸的可能性，可以避免積體電路裝置及/或基板的損壞以增加半導體封裝的可靠性及/或產率。

Description

半導體封裝及其製造方法
本發明實施例係關於一種半導體製造技術，特別係有關於一種積體電路裝置附接到中介層的空腔內的半導體封裝及其製造方法。
高性能運算(high-performance computing, HPC)半導體封裝可包括來自半導體晶圓的一或多個積體電路(integrated circuit, IC)晶粒或晶片，例如單晶片系統(system-on-chip, SoC)積體電路晶粒、動態隨機存取記憶體(dynamic random access memory, DRAM)積體電路晶粒或高頻寬記憶體(high bandwidth memory, HBM)積體電路晶粒。高性能運算半導體封裝可包括中介層，以提供一或多個積體電路晶粒與基板之間的界面。高性能運算半導體封裝還可以包括一或多個連接結構，以為一或多個積體電路晶粒、中介層和基板之間的信號提供電性連接。
本揭露一些實施例提供一種半導體封裝，包括中介層、基板以及積體電路裝置。中介層包括多個穿插的導電跡線層以及具有空腔的底表面，其中空腔具有凹陷表面。基板位於中介層下方且包括頂表面，其中基板的頂表面使用第一組連接結構電性及/或機械連接到中介層的底表面。積體電路裝置位於中介層與基板之間且包括頂表面，其中積體電路裝置的頂表面使用第二組連接結構電性及/或機械連接到凹陷表面，且其中積體電路裝置使用第二組連接結構電性連接到所述多個穿插的導電跡線層。
本揭露一些實施例提供一種製造半導體封裝的方法。所述方法包括在具有多個穿插的導電跡線層的中介層的第一表面內形成空腔。所述方法包括在空腔內將積體電路裝置附接到中介層。所述方法包括將基板附接到中介層的與第一表面相對的第二表面。
本揭露一些實施例提供一種製造半導體封裝的方法。所述方法包括將第一臨時載體的頂表面與具有多個穿插的導電跡線層的中介層的底表面結合。所述方法包括將第一積體電路裝置附接到中介層的頂表面。所述方法包括將第一積體電路裝置的頂表面與第二臨時載體的表面結合。所述方法包括將中介層的底表面與第一臨時載體的頂表面分離。所述方法包括在中介層的底表面中形成空腔。所述方法包括在空腔內將積體被動裝置附接到所述多個穿插的導電跡線層中的一層。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的部件及其排列方式的實施例以闡述本揭露。當然，這些實施例僅作為範例，而不該以此限定本揭露的範圍。例如，在說明書中敘述了一第一特徵形成於一第二特徵之上或上方，其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使得第一特徵與第二特徵可能未直接接觸的實施例。另外，在本揭露不同範例中可能使用重複的參考符號及/或標記，此重複係為了簡化與清晰的目的，並非用以限定所討論的各個實施例及/或結構之間有特定的關係。
再者，空間相關用語，例如「在…下方」、「下方」、「較低的」、「在…上方」、「較高的」及類似的用語，是為了便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用語意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
在例如高性能運算(HPC)半導體封裝的半導體封裝中，多個半導體晶粒(或包括一或多個半導體晶粒的半導體晶片)可連同中介層(例如，矽重分佈層(redistribution layer，RDL)或另一種類型的有機中介層)一起封裝，並通過受控塌陷晶片連接(controlled collapse chip connection, C4)凸塊接合到基板。積體電路(integrated circuit, IC)裝置，例如積體被動裝置(integrated passive device, IPD)，可附接到中介層並可位於中介層與基板之間。積體電路裝置可懸掛(suspended from)在中介層上。積體電路裝置可包括額外的後道工序(back-end-of-line, BEOF)金屬佈線、分離器、濾波器及/或其他被動半導體部件，以提高半導體封裝的系統性能。
在某些情況下，半導體封裝可能經歷應力及/或應變，這會造成半導體封裝彎曲。舉例來說，隨著半導體封裝工作溫度的升高，熱應力可能導致半導體封裝彎曲及/或變形。彎曲及/或變形會造成積體電路裝置與基板接觸，這會導致積體電路裝置及/或基板損壞，並會造成半導體封裝失效。
本文中的一些實施例描述了一種半導體封裝。所述半導體封裝，可對應於高性能運算(HPC)半導體封裝，包括中介層、基板以及位於中介層與基板之間的積體電路裝置。積體電路裝置，可對應於積體被動裝置(IPD)，在中介層的空腔(cavity)內附接到中介層。將積體電路裝置附接到中介層的空腔內在積體電路裝置與基板之間產生間隙。
以此方式，降低了在半導體封裝的彎曲及/或變形期間積體電路裝置接觸基板的可能性。通過減少這種接觸的可能性，可以避免積體電路裝置及/或基板的損壞以增加半導體封裝的可靠性及/或產率(yield)。
第1圖是範例環境100的示意圖，在所述環境100中可實施本文描述的系統及/或方法。如第1圖所示，環境100可包括多個半導體加工工具組(semiconductor processing tool sets)105至150和一個運輸工具組155。多個半導體加工工具組105至150可包括重分佈層(redistribution layer, RDL)工具組105、平坦化(planarization)工具組110、互連(interconnect)工具組115、自動測試設備(automated test equipment, ATE)工具組120、單片化(singulation)工具組125、晶粒附接(die-attach)工具組130、封裝(encapsulation)工具組135、印刷電路板(printed circuit board, PCB)工具組140、表面貼裝(surface mount, SMT)工具組145以及成品(finished goods)工具組150。範例環境100的半導體加工工具組105至150可包含在一或多個設施中，例如半導體潔淨室或半潔淨室、半導體代工廠、半導體加工設施、外包組裝和測試(outsourced assembly and test, OSAT)設施及/或製造設施，等等(among other examples)。
在一些實施例中，半導體加工工具組105至150以及由半導體加工工具組105至150執行的操作分佈在多個設施中。附加地或替代地，半導體加工工具組105至150中的一或多者可跨多個設施細分(subdivided)。由半導體加工工具組105至150執行的操作的順序可以基於半導體封裝的類型或半導體封裝的完成狀態而變化。
半導體加工工具組105至150中的一或多者可執行一系列操作以組裝半導體封裝(例如，將一或多個積體電路晶粒附接到基板，其中基板為運算裝置提供外部連接，等等)。附加地或替代地，半導體加工工具組105至150中的一或多者可執行一系列操作以確保半導體封裝的品質及/或可靠性(例如，在製造的各個階段，測試和分類一或多個積體電路晶粒及/或半導體封裝)。
半導體封裝可對應於一種半導體封裝。舉例來說，半導體封裝可對應於覆晶(flipchip, FC)型的半導體封裝、球柵陣列(ball grid array, BGA)型的半導體封裝、多晶片封裝(multi-chip package, MCP)型的半導體封裝或晶片級封裝(chip scale package, CSP)型的半導體封裝。附加地或替代地，半導體封裝可對應於塑膠無引線片式載體(plastic leadless chip carrier, PLCC)型的半導體封裝、系統級封裝(system-in-package, SIP)型的半導體封裝、陶瓷無引線片式載體(ceramic leadless chip carrier, CLCC)型的半導體封裝或薄型小尺寸封裝(thin small outline package, TSOP)型的半導體封裝，等等。
重分佈層(RDL)工具組105包括一或多個工具，能夠在半導體基板(例如，半導體晶圓，等等)上形成一或多個材料層和圖案(例如，介電層、導電重分佈層及/或垂直互連通路結構(vertical interconnect access structures)(通孔(vias))，等等)。重分佈層工具組105可包括一或多個微影工具的組合(例如，微影曝光工具、光阻劑分配工具、光阻劑顯影工具，等等)、一或多個蝕刻工具的組合(例如，基於電漿的蝕刻工具、乾式蝕刻工具、濕式蝕刻工具，等等)、以及一或多個沉積工具(例如，化學氣相沉積(chemical vapor deposition, CVD)工具、物理氣相沉積(physical vapor deposition, PVD)工具、原子層沉積(atomic layer deposition, ALD)工具或電鍍工具，等等)。重分佈層工具組105還可以包括用於接合及/或分離半導體基板(例如，半導體晶粒)的接合/脫離(bonding/debonding)工具。在一些實施例中，範例環境100包括多種這樣的工具作為重分佈層工具組105的一部分。
平坦化工具組110包括一或多個工具，能夠拋光或平坦化半導體基板(例如，半導體晶圓)的各個層。平坦化工具組110也可以包括能夠薄化半導體基板的工具。平坦化工具組110可以括化學機械平坦化(chemical mechanical planarization, CMP)工具或研磨(lapping)工具，等等。在一些實施例中，範例環境100包括多種這樣的工具作為平坦化工具組110的一部分。
互連工具組115包括一或多個工具，能夠形成連接結構(例如，導電結構)作為半導體封裝的一部分。由互連工具組115形成的連接結構可包括導線、螺柱、柱、凸塊或焊球，等等。由連接工具組115形成的連接結構可包含例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料，等等。互連工具組115可包括凸塊(bumping)工具、導線接合(wirebond)工具或電鍍工具，等等。在一些實施例中，範例環境100包括多種這樣的工具作為互連工具組115的一部分。
自動測試設備(ATE)工具組120包括一或多個工具，能夠測試一或多個積體電路晶粒及/或半導體封裝(例如，封裝後的一或多個積體電路晶粒)的品質及可靠性。自動測試設備工具組120可執行晶圓測試操作、已知良品晶粒(known good die, KGD)測試操作、半導體封裝測試操作或系統級(例如，裝有一或多個半導體封裝及/或一或多個積體電路晶粒的電路板)測試操作，等等。自動測試設備工具組120可包括參數測試儀工具、速度測試儀工具及/或老化(burn-in)工具，等等。附加地或替代地，自動測試設備工具組120可包括探針工具、探針卡工具、測試界面工具、測試插座(socket)工具、測試處理程序(handler)工具、老化測試板(burn-in board)工具及/或老化測試板裝載/卸載工具，等等。在一些實施例中，範例環境100包括多種這樣的工具作為自動測試設備工具組120的一部分。
單片化工具組125包括一或多個工具，能夠從載體(carrier)上將一或多個積體電路晶粒或半導體封裝進行單片化(例如，分開、移除)。舉例來說，單片化工具組125可包括從半導體基板上切割一或多個積體電路晶粒的切割工具、鋸切工具或雷射工具。附加地或替代地，單片化工具組125可包括從引線架(leadframe)上切除半導體封裝的修整和成型(trim-and-form)工具。附加地或替代地，單片化工具組125可包括從有機基板材料的條帶(strip)或面板(panel)上移除半導體封裝的刳刨(router)工具或雷射工具，等等。在一些實施例中，範例環境100包括多種這樣的工具作為單片化工具組125的一部分。
晶粒附接工具組130包括一或多個工具，能夠將一或多個積體電路晶粒附接到中介層、引線架及/或有機基板材料的條帶，等等。晶粒附接工具組130可包括取放(pick-and-place)工具、膠帶(taping)工具、層壓工具、回焊工具(例如，爐管)、焊接工具或環氧樹脂分配工具，等等。在一些實施例中，範例環境100包括多種這樣的工具作為晶粒附接工具組130的一部分。
封裝工具組135包括一或多個工具，能夠封裝一或多個積體電路晶粒(例如，附接到中介層、引線架及/或有機基板材料的條帶的一或多個積體電路晶粒)。舉例來說，封裝工具組135可包括將一或多個積體電路晶粒封裝在塑膠模塑料(plastic molding compound)中的模製(molding)工具。附加地或替代地，封裝工具組135可包括在一或多個積體電路晶粒與下方的(underlying)表面(例如，中介層或有機基板材料的條帶，等等)之間分配環氧聚合物底部填充材料的分配工具。在一些實施例中，範例環境100包括多種這樣的工具作為封裝工具組135的一部分。
印刷電路板(PCB)工具組140包括一或多個工具，能夠形成具有一或多層導電跡線的印刷電路板。印刷電路板工具組140可形成一種印刷電路板，例如單層印刷電路板、多層印刷電路板或高密度互連(high density interconnect, HDI)印刷電路板，等等。在一些實施例中，印刷電路板工具組140形成中介層及/或基板。印刷電路板工具組140可包括層壓工具、電鍍工具、光刻(photoengraving)工具、雷射切割工具、取放工具、蝕刻工具、分配工具、接合(bonding)工具及/或固化工具(例如，爐管)，等等。在一些實施例中，範例環境100包括多種這樣的工具作為印刷電路板工具組140的一部分。
表面貼裝(SMT)工具組145包括一或多個工具，能夠將半導體封裝安裝到電路板(例如，中央處理單元(central processing unit, CPU)印刷電路板、記憶體模組印刷電路板、汽車電路板及/或顯示系統板，等等)。表面貼裝工具組145可包括模板工具、錫膏印刷工具、取放工具、回焊工具(例如，爐管)及/或檢查工具，等等。在一些實施例中，範例環境100包括多種這樣的工具作為表面貼裝工具組145的一部分。
成品工具組150包括一或多個工具，能夠準備包括半導體封裝的最終產品以運送給客戶。成品工具組150可包括卷帶(tape-and-reel)工具、取放工具、承載托盤堆疊工具、裝箱(boxing)工具、掉落測試工具、行李傳送帶工具、受控環境存儲工具及/或密封(sealing)工具，等等。在一些實施例中，範例環境100包括多種這樣的工具作為成品工具組150的一部分。
運輸工具組155包括一或多個工具，能夠在半導體加工工具組105至150之間運輸在製品(work-in-process, WIP)。運輸工具組155可配置以容納一或多個運輸載體，例如晶圓運輸載體(例如，晶圓匣(wafer cassette)或前開式晶圓傳送盒(front opening unified pod, FOUP)，等等)、晶粒載體運輸載體(例如，薄膜框架(film frame)，等等)及/或封裝運輸載體(例如，聯合電子裝置工程(joint electron device engineering, JEDEC)托盤或載帶卷盤(carrier tape reel)，等等)。運輸工具組155也可配置以在運輸載體之間轉移及/或組合在製品。運輸工具組155可包括取放工具、輸送機工具、機器人手臂工具、高架懸掛式運輸(overhead hoist transport, OHT)工具、自動物料搬運系統(automated materially handling system, AMHS)工具及/或其他類型的工具。在一些實施例中，範例環境100包括多種這樣的工具作為運輸工具組155的一部分。
半導體加工工具組105至150中的一或多者可以執行一系列操作。舉例來說，如參考第3A圖至第9圖及本文別處更詳細地描述的，所述一系列操作包括在具有多個穿插的導電跡線層(interspersed layers of electrically-conductive traces)的中介層的第一表面內形成空腔(cavity)。所述一系列操作還包括在空腔內將積體電路裝置附接到中介層。所述一系列操作還包括將基板附接到中介層的與第一表面相對的第二表面。
附加地或替代地，所述一系列操作包括將第一臨時載體的頂表面與具有多個穿插的導電跡線層的中介層的底表面結合。所述一系列操作包括將第一積體電路裝置附接到中介層的頂表面。所述一系列操作包括將第一積體電路裝置的頂表面與第二臨時載體的表面結合。所述一系列操作包括將中介層的底表面與第一臨時載體的頂表面分離。所述方法包括在中介層的底表面中形成空腔。所述方法包括在空腔內將積體被動裝置(IPD)附接到多個穿插的導電跡線層中的一層。
第1圖所示的工具組的數量和佈置係提供作為一或多個範例。實務上，可能存在與第1圖所示的工具組相比更多的工具組、不同的工具組或不同佈置的工具組。此外，第1圖所示的兩個或更多個工具組可以在單個工具組中實現，或者第1圖所示的一個工具組可以實現為多個分散的工具組。附加地或替代地，環境100中的一或多個工具組可以執行被描述為由環境100中的另一工具組執行的一或多個功能。
第2圖是本文描述的半導體封裝205的範例實施例200的示意圖。在一些實施例中，半導體封裝205對應於高性能運算(HPC)半導體封裝。此外，第2圖顯示半導體封裝205的側視圖。
半導體封裝205可包括一或多個積體電路晶粒(例如，單晶片系統(system-on-chip, SoC)積體電路晶粒210及/或動態隨機存取記憶體(dynamic random access memory, DRAM)積體電路晶粒215，等等)。半導體封裝205可包括具有一或多層導電跡線225的中介層220。中介層220可包含一或多層介電材料，例如陶瓷材料或矽材料。在一些實施例中，中介層220對應於包含數層玻璃強化環氧樹脂層壓材料及/或預浸(pre-preg)材料(例如，複合纖維/樹脂/環氧樹脂材料)的印刷電路板，等等。附加地或替代地，中介層220的一或多個層可包含積層膜(buildup film)材料。
導電跡線225可包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料，等等。在一些實施例中，中介層220包括連接一或多層導電跡線225的一或多個導電垂直互連通路結構(通孔)。
如第2圖所示，單晶片系統(SoC)積體電路晶粒210及動態隨機存取記憶體(DRAM)積體電路晶粒215使用多個連接結構230連接(例如，安裝)到中介層220。連接結構230可包括螺柱、柱、凸塊或焊球的一或多種組合，等等。連接結構230可包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料，等等。在一些實施例中，所述一或多種材料可以是無鉛的(例如，無鉛(Pb-free))。
連接結構230可將SoC積體電路晶粒210及DRAM積體電路晶粒215的底表面上的焊盤(例如，焊墊)連接到中介層220的頂表面上的焊盤。在一些實施例中，連接結構230可包括一或多個用於信號目的的電性連接(例如，SoC積體電路晶粒210、DRAM積體電路晶粒215以及中介層220的對應焊盤電性連接到SoC積體電路晶粒210、DRAM積體電路晶粒215以及中介層220的個別電路及/或跡線)。
在一些實施例中，連接結構230可包括一或多個用於附接目的及/或間隔目的的機械連接(例如，SoC積體電路晶粒210、DRAM積體電路晶粒215以及中介層220的對應焊盤不電性連接到SoC積體電路晶粒210、DRAM積體電路晶粒215以及中介層220的個別電路及/或跡線)。在一些實施例中，一或多個連接結構230可以同時在電性和機械方面起作用。
模塑料235可封裝半導體封裝205的一或多個部分，包括SoC積體電路晶粒210及/或DRAM積體電路晶粒215的部分。模塑料235(例如，塑膠模塑料，等等)可以保護SoC積體電路晶粒210及/或DRAM積體電路晶粒215在半導體封裝205的製造期間及/或半導體封裝205的現場使用(field use)期間免受損壞。
半導體封裝205可包括具有一或多層導電跡線245的基板240。基板240可包含一或多層介電材料，例如陶瓷材料或矽材料。在一些實施例中，基板240對應於包含數層玻璃強化環氧樹脂層壓材料及/或預浸材料(例如，複合纖維/樹脂/環氧樹脂材料)的印刷電路板，等等。附加地或替代地，基板240的一或多個層可包含積層膜材料。
導電跡線245可包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料或鈀(Pd)材料，等等。在一些實施例中，基板240包括連接一或多層導電跡線245的一或多個導電垂直互連通路結構(通孔)。
如第2圖所示，中介層220使用多個連接結構250連接(例如，安裝)到基板240。連接結構250可包括螺柱、柱、凸塊或焊球的一或多種組合，等等。在一些實施例中，連接結構250對應於受控塌陷晶片連接(C4)連接結構。連接結構250可包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料，等等。在一些實施例中，所述一或多種材料可以是無鉛的(例如，無鉛)。
連接結構250可將中介層220的底表面上的焊盤(例如，焊墊)連接到基板240的頂表面上的焊盤。在一些實施例中，連接結構250可包括一或多個用於信號目的的電性連接(例如，中介層220和基板240的對應焊盤電性連接到中介層220和基板240的個別電路及/或跡線)。在一些實施例中，連接結構250可包括一或多個用於附接目的及/或間隔目的的機械連接(例如，中介層220和基板240的對應焊盤不電性連接到中介層220和基板240的個別電路及/或跡線)。在一些實施例中，一或多個連接結構250可以同時在電性和機械方面起作用。
半導體封裝205可包括連接到基板240的底表面上的焊盤(例如，焊墊)的多個連接結構255。連接結構255可包括螺柱、柱、凸塊或焊球的一或多種組合，等等。連接結構255可包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料，等等。在一些實施例中，所述一或多種材料可以是無鉛的(例如，無鉛)。在一些實施例中，連接結構255對應於C4連接結構。
連接結構255可用於使用表面貼裝(SMT)製程將半導體封裝205(例如，基板240)附接到電路板(未示出)。在一些實施例中，連接結構255可提供用於信號目的的電性連接(例如，基板240和電路板的對應焊盤可以電性連接到基板240和電路板的個別電路及/或跡線)。在一些實施例中，連接結構255可提供到電路板的機械連接以用於附接目的及/或間隔目的(例如，基板240和電路板的對應焊盤可以不電性連接到基板240和電路板的個別電路及/或跡線)。在一些實施例中，一或多個連接結構255可以同時提供機械和電性連接。
如參考第3A和3B圖及本文別處更詳細地描述的，半導體封裝205包括中介層(例如，中介層220)，其具有多個穿插的導電跡線(例如，導電跡線225)層和具有空腔的底表面，其中空腔具有凹陷表面。半導體封裝205包括位於中介層下方的基板(例如，基板240)，其包括頂表面，其中基板的頂表面使用第一組連接結構(例如，連接結構250)電性及/或機械連接到中介層的底表面。半導體封裝205包括位於中介層與基板之間的積體電路裝置，其中積體電路裝置的頂表面使用第二組連接結構在空腔內進行電性及/或機械連接，且其中積體電路裝置使用第二組連接結構電性連結到穿插的導電跡線層。
如上所述，第2圖係提供作為一範例。其他範例可以與關於第2圖所描述的不同。
第3A和3B圖是本文描述的範例實施例300的示意圖。範例實施例300可包括使用參考第1圖描述的半導體加工工具105至150中的一或多者執行的操作的組合而形成的半導體封裝205。此外，第3A和3B圖顯示半導體封裝205的側視圖。
如第3A圖所示，半導體封裝205包括參考第2圖描述的SoC積體電路晶粒210、DRAM積體電路晶粒215、中介層220以及基板240。SoC積體電路晶粒210和DRAM積體電路晶粒215安裝到中介層220的頂表面(例如，使用連接結構230安裝到中介層220的頂表面處的焊盤或跡線)。在第3A圖的中介層220內，導電跡線225可對應於多個穿插的導電跡線層(例如，導電跡線層與介電層在垂直方向上交替，並且使用重分佈層製程或多層印刷電路板製程等來形成)。
如第3A圖所示，半導體封裝205可包括使用黏合劑310附接到基板240的加強結構305(例如，由塑料形成的加強環，等等)。加強結構305可以防止半導體封裝205的翹曲及/或彎曲。
進一步地，如第3A圖所示，中介層220的底表面包括空腔315。空腔315包括凹陷表面，其中積體電路裝置320使用連接結構325安裝到所述凹陷表面(例如，一組一或多個結構，其將積體電路裝置320電性及/或機械連接到空腔315的凹陷表面處的焊盤或空腔315的凹陷表面處或下方的導電跡線225)。積體電路裝置320可對應於例如電容器的積體被動裝置(IPD)，等等。附加地或替代地，積體電路裝置320可對應於裸露的積體電路晶粒或封裝的(例如，密封的)積體電路晶粒。
連接結構325可包含一或多種材料，例如金(Au)材料、銅(Cu)材料、銀(Ag)材料、鎳(Ni)材料、錫(Sn)材料、鉛(Pb)材料或鈀(Pd)材料，等等。在一些實施例中，所述一或多種材料可以是無鉛的(例如，無鉛)。在一些實施例中，一或多個連接結構325包括一或多個凸塊下金屬(underbump metallization, UBM)結構(例如，層)。凸塊下金屬(UBM)結構可包含鎳(Ni)材料、銅(Cu)材料及/或銅(Cu)/鎳(Ni)/錫(Sn)金屬間化合物的組合，等等。附加地或替代地，一或多個連接結構325可包括一或多個焊料電鍍結構(例如，層)。焊料電鍍結構可包含錫銅(SnCu)材料、錫鎳(SnNi)材料或錫銅鎳鍺(SnCuNiGe)的組合，等等。
與其中積體電路裝置320可接合到中介層的通孔(via)結構的半導體封裝相比，包括安裝到導電跡線225(例如，安裝到多個穿插的導電跡線層中的至少一層)的積體電路裝置320的第3A圖的半導體封裝205可以相對更薄。附加地或替代地，導電跡線225可以是可佈線的(routable)以適應積體電路裝置320、SoC積體電路晶粒210及/或DRAM積體電路晶粒215之間的不同引腳輸出(例如，焊墊或信號配置，等等)。
如參考第3B圖所述，半導體封裝205的區域330包括空腔315(例如，從中介層220的底表面凹陷的表面)。區域330內的空腔315的一或多個維度特性(dimensional properties)可在積體電路裝置320與基板240之間產生間隙。以此方式，降低了在半導體封裝205的彎曲及/或變形期間積體電路裝置320接觸基板240的可能性。通過減少這種接觸的可能性，可以避免積體電路裝置320及/或基板240的損壞以增加半導體封裝205的可靠性及/或產率。
第3B圖示出半導體封裝205的區域330的更多細節。第3B圖是半導體封裝205的側視圖，其包括位於基板240之上的中介層220。如第3B圖所示，積體電路裝置320使用連接結構325安裝在空腔315內(例如，安裝到空腔315的底表面)。
在一些實施例中，如第3B圖所示，底部填充材料335可以在空腔315的凹陷表面與積體電路裝置320之間。底部填充材料335可包圍連接結構325以提高積體電路裝置320與空腔315的凹槽之間的機械及/或電性連接的穩健性(robustness)。底部填充材料335可包含環氧聚合物材料，等等。
如第3B圖所示，空腔315包括深度D1，其可對應於空腔315的大致垂直壁的長度。作為範例，深度D1(例如，空腔315的大致垂直壁的長度)可以大於約15微米。如果深度D1等於或小於約15微米，則半導體封裝205內的公差堆疊及/或彎曲可能導致積體電路裝置320的底表面與基板240的頂表面發生碰撞或干涉。然而，深度D1的其他值和範圍也在本揭露的範圍內。
深度D1可與積體電路裝置320的厚度及/或連接結構325的長度結合以提供積體電路裝置320的底表面與基板240的頂表面之間的間隙D2。作為範例，間隙D2可包含在約10微米至約60微米的範圍內。如果間隙D2小於約10微米，則積體電路裝置320的底表面可能與基板240的頂表面發生干涉。如果間隙D2大於約60微米，則半導體封裝205的總厚度可能增加，並會在其中應用半導體封裝205的運算系統中消耗過多的空間。然而，間隙D2的其他值和範圍也在本揭露的範圍內。
如第3B圖進一步所示，空腔315配置為在積體電路裝置320的邊緣與空腔315的大致垂直壁之間提供間隙D3。作為範例，間隙D3可包含在約100微米至約300微米的範圍內。如果間隙D3小於約100微米，則積體電路裝置320的邊緣可能與大致垂直壁發生碰撞。如果間隙D3大於約300微米，則中介層220及/或基板240的尺寸可能增加以增加半導體封裝的成本。然而，間隙D3的其他值和範圍也在本揭露的範圍內。
如上所述，第3A及3B圖係提供作為範例。此外，如參考第4A至4D圖及本文別處描述的，中介層220的包括空腔315的區域340可以包括與第3A和3B圖所示的特徵相比更多個特徵、不同的特徵或不同佈置的特徵。
第4A至4D圖是本文描述的範例實施例400的示意圖。範例實施例400包括區域340的一或多個範例配置，區域340包括空腔315。此外，第4A至4D圖顯示區域340的側視圖。
第4A圖示出一範例配置，包括附接(例如，安裝)到中介層220(例如，空腔315的底表面)的積體電路裝置320(例如，單個積體電路裝置)。連接結構325用於將積體電路裝置320附接到中介層220。底部填充材料335包圍連接結構325。
第4B圖示出一範例配置，包括附接(例如，安裝)到中介層220(例如，空腔315的底表面)的積體電路裝置320a和積體電路裝置320b(例如，多個積體電路裝置)。在第4B圖中，積體電路裝置320a和積體電路裝置320b並排設置(例如，彼此相鄰)。連接結構325a用於將積體電路裝置320a附接到中介層220。連接結構325b用於將積體電路裝置320b附接到中介層220。底部填充材料335包圍連接結構325a和325b。
第4C圖示出一範例配置，包括附接(例如，安裝)到中介層220(例如，空腔315的底表面)的積體電路裝置320。連接結構325用於將積體電路裝置320安裝到中介層220。在第4C圖的範例配置中，導電跡線225(例如，多個穿插的導電跡線層中的至少一層)嵌入在空腔315的底表面下方。作為第4C圖的範例配置的一部分，連接結構325將積體電路裝置320附接到延伸穿過空腔315的底表面的焊盤結構405(例如，連接結構325位於積體電路裝置320與暴露在空腔315的底表面處的焊盤結構405之間)。底部填充材料335包圍連接結構325。
第4D圖示出一範例配置，包括附接(例如，安裝)到中介層220(例如，空腔315的底表面)的積體電路裝置320。連接結構325用於將積體電路裝置320安裝到中介層220。在第4D圖的範例配置中，導電跡線225(例如，多個穿插的導電跡線層中的至少一層)暴露在空腔315的底表面處。作為第4D圖的範例配置的一部分，連接結構325將積體電路裝置320附接導電跡線225(例如，連接結構325位於積體電路裝置320與暴露在空腔315的底表面處的導電跡線225之間)。底部填充材料335包圍連接結構325。
如上所述，第4A至4D圖係提供作為範例。其他範例可以與關於第4A至4D圖所描述的不同。
第5A和5B圖是本文描述的範例實施例500的示意圖。實施例500包括中介層220的一或多種範例布局，包括空腔315的一或多個實例。此外，第5A和5B圖包括中介層220的俯視圖。
第5A圖所示的範例布局包括多個空腔315c至315f(例如，矩形空腔)和多個積體電路裝置320c至320f。如第5A圖的範例布局所示，每個空腔包括單個(例如，單獨的)積體電路裝置。第5A圖的範例布局可以在具有多個積體電路晶粒(例如，多個SoC積體電路晶粒210及/或DRAM積體電路晶粒215，等等)的半導體封裝(例如，半導體封裝205)的設計中提供優勢，其中每個積體電路晶粒被設計為與電容器或IPD(例如，積體電路裝置320)配對由於每個積體電路晶粒和每個積體電路晶粒與之配對的電容器或IPD之間的走線長度較短，第5A圖的範例布局還可以減少半導體封裝的寄生效應。
第5B圖所示的範例布局包括空腔315g和空腔315h(例如，矩形空腔)。如圖所示，空腔315g包括並排(例如，相鄰)配置的積體電路裝置320g1和積體電路裝置320g2，並且空腔315h包括並排(例如，相鄰)配置的積體電路裝置320h1和積體電路裝置320h2。第5B圖的範例布局可以在具有一或多個積體電路晶粒(例如，一或多個SoC積體電路晶粒210及/或DRAM積體電路晶粒215，等等)的半導體封裝(例如，半導體封裝205)的設計中提供優勢，其中每個積體電路晶粒被設計為電路的一部分，其中電路包括並聯或串聯電性佈置的一或多個電容器或IPD(例如，一或多個積體電路裝置320的實例)。
如上所述，第5A和5B圖係提供作為範例。其他範例可以與關於第5A和5B圖所描述的不同，包括不同的布局、空腔315內不同數量的積體電路裝置320及/或不同形狀的空腔315。
第6A至6H圖是本文描述的範例實施例600的示意圖。實施例600包括可由半導體加工工具組105至150中的一或多者執行以形成包括空腔315的半導體封裝205的一系列操作。在一些實施例中，所述一系列操作對應於基板上晶圓上晶片(chip-on-wafer-on-substrate, CoWoS)封裝製程。
如第6A圖所示，一半導體加工工具組(例如，包括接合工具的重分佈層工具組105，等等)可執行一系列操作605以將載體610(例如，第一臨時載體)結合(例如，接合)到中介層220。如第6A圖所示，中介層220的底表面與載體610的頂表面接合。
如第6B圖所示，另一半導體加工工具組(例如，包括取放工具和回焊工具的晶粒附接工具組130，等等)可執行一系列操作615以使用連接結構230將積體電路裝置(例如，對應於SoC積體電路晶粒210的第一積體電路裝置，等等)附接到中介層220的頂表面。
如第6C圖所示，一半導體加工工具組(例如，封裝工具組135，等等)可執行一系列操作620以將積體電路裝置封裝在模塑料235中。在一些實施例中，封裝工具組135的分配工具可以在封裝積體電路裝置之前在連接結構230周圍分配底部填充材料(例如，底部填充材料335)。
如第6D圖所示，一半導體加工工具組(例如，包括接合工具和脫離工具的重分佈層工具組105，等等)可執行一系列操作625以將積體電路晶粒的頂表面(例如，SoC積體電路晶粒210的頂表面，等等)結合(例如，接合)到載體630(例如，第二臨時載體)。此外，如第6D圖所示，所述一系列操作625可包括將中介層220的底表面與載體610的頂表面分離(例如，脫離)。
如第6E圖所示，一半導體加工工具組(例如，包括微影工具和一或多個蝕刻工具的重分佈層工具組105，等等)可執行一系列操作635以形成空腔315。所述一系列操作635可包括分配、圖案化和顯影光阻劑材料640。所述一系列操作635還可包括移除材料(例如，蝕刻中介層220)以形成空腔315。
如第6F圖所示，一半導體加工工具組(例如，包括電鍍工具的互連工具組115，等等)可執行一系列操作645以形成連接到導電跡線225的連接結構的部分(例如，連接結構325的部分)。形成連接結構的部分可包括形成凸塊下金屬(UBM)結構650和焊料電鍍結構655。
如第6G圖所示，一半導體加工工具組(例如，包括取放工具和回焊工具的晶粒附接工具組130，等等)可執行一系列操作660以將積體電路裝置320附接到空腔315的底表面。在一些實施例中，積體電路裝置320可包括凸塊、焊球或電鍍柱結構以完成連接結構325。附加地或替代地，如第6G圖所示，另一半導體加工工具組(例如，包括分配工具的封裝工具組135，等等)可在連接結構325周圍及積體電路裝置320與空腔315的底表面之間分配底部填充材料335。
如第6H圖所示，一或多個半導體工具組(例如，包括脫離工具的重分佈層工具組105及包括取放工具和回焊工具的晶粒附接工具組130，等等)執行了一系列操作665。所述一系列操作665可包括將臨時載體630與積體電路晶粒(例如SoC積體電路晶粒210)的頂表面分離。此外，所述一系列操作665可包括使用連接結構250將中介層220附接到基板240。連接結構250可對應於C4連接結構。
如第6H圖所示，空腔315可在積體電路裝置320與基板240之間提供間隙(例如，第3B圖所示的間隙D2)以降低在包括空腔315的半導體封裝(例如，半導體封裝205)的彎曲及/或變形期間積體電路裝置320與基板240發生干涉的可能性。通過減少這種干涉的可能性，可以避免積體電路裝置320的損壞(例如，碎裂及/或裂紋，等等)及/或基板240的損壞(例如，基板240的頂表面的破損(gouging))以提高包括空腔315的半導體封裝的產率、品質及/或可靠性。
由第6A至6H圖提供的操作係提供作為範例。實務上，可能存在與第6A至6H圖所示的操作相比更多的操作、不同的操作或不同安排的操作。
第7圖是一裝置700的範例部件的示意圖，其可對應於半導體加工工具組105至150中的一或多者。在一些實施例中，半導體加工工具組105至150包括一或多個裝置700及/或裝置700的一或多個部件。如第7圖所示，裝置700可包括匯流排710、處理器720、記憶體730、輸入部件740、輸出部件750以及通信部件760。
匯流排710包括能夠實現裝置700的部件之間的有線及/或無線通信的一或多個部件。匯流排710可以將第7圖中的兩個或更多個部件耦接在一起，例如通過操作耦接(operative coupling)、通信耦接(communicative coupling)、電子耦接(electronic coupling)及/或電耦接(electric coupling)。處理器720包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、現場可編程閘陣列(field-programmable gate array)、特定應用積體電路(application-specific integrated circuit)及/或其他類型的處理部件。處理器720以硬體、韌體、或硬體及軟體的組合來實現。在一些實施例中，處理器720包括能夠被編程的一或多個處理器，以執行本文別處描述的一或多個操作或製程。
記憶體730包括揮發性及/或非揮發型記憶體。舉例來說，記憶體730可包括隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read only memory, ROM)、硬碟及/或其他類型的記憶體(例如，快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體730可以包括內部記憶體(例如，隨機存取記憶體、唯讀記憶體或硬碟)及/或可拆式記憶體(例如，經由通用序列匯流排連接而可拆卸)。記憶體730可以是非暫時性電腦可讀媒體。記憶體730儲存與裝置700的操作相關的資訊、指令及/或軟體(例如，一或多個軟體應用程式)。在一些實施例中，記憶體730包括一或多個記憶體，其與一或多個處理器(例如，處理器720)耦接，例如通過匯流排710。
輸入部件740使裝置700能夠接收輸入，例如使用者輸入及/或感測輸入。舉例來說，輸入部件740可包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鍵、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀及/或致動器。輸出部件750使裝置700能夠提供輸出，例如通過顯示器、揚聲器及/或發光二極體。通信部件760使裝置700能夠通過有線連接及/或無線連接與其他裝置通信。舉例來說，通信部件760可包括接收器、發射器、收發器、調製解調器(modem)、網路介面卡及/或天線。
裝置700可執行本文所描述的一或多個操作或製程。舉例來說，非暫時性電腦可讀媒體(例如，記憶體730)可儲存一組指令(例如，一或多個指令或代碼)以供處理器720執行。處理器720可執行所述一組指令以執行本文所描述的一或多個操作或製程。在一些實施例中，由一或多個處理器720對所述一組指令的執行導致一或多個處理器720及/或裝置700執行本文所描述的一或多個操作或製程。在一些實施例中，使用實體導線電路(hardwired circuitry)代替指令或與指令結合以執行本文所描述的一或多個操作或製程。附加地或替代地，處理器720可配置以執行本文所描述的一或多個操作或製程。因此，本文描述的實施方式不限於硬體電路和軟體的任何特定組合。
第7圖所示的部件的數量和佈置係提供作為一範例。裝置700可以包括與第7圖所示的部件相比更多的部件、更少的部件、不同的部件或不同佈置的部件。附加地或替代地，裝置700的一組部件(例如，一或多個部件)可以執行被描述為由裝置700的另一組部件執行的一或多個功能。
第8圖是與形成本文描述的半導體封裝相關聯的範例製程800的流程圖。在一些實施例中，第8圖中的一或多個製程方塊由半導體加工工具組105至150中的一或多者執行。附加地或替代地，第8圖中的一或多個製程方塊可以由裝置700的一或多個部件執行，例如處理器720、記憶體730、輸入部件740、輸出部件750及/或通信部件760。
如第8圖所示，製程800可包括在具有多層導電跡線的中介層的第一表面內形成空腔(方塊8100)。舉例來說，半導體加工工具組105至150中的一或多者(例如，重分佈層工具組105的微影工具及一或多個蝕刻工具，等等)可在具有多個穿插的導電跡線(例如，導電跡線225)層的中介層220的表面內形成空腔315，如上所述。
如第8圖進一步所示，製程800可包括在空腔內將積體電路裝置附接到中介層(方塊820)。舉例來說，半導體加工工具組105至150中的一或多者(例如，晶粒附接工具組130的取放工具和回焊工具，等等)可在空腔315內將積體電路裝置320附接到中介層，如上所述。
如第8圖進一步所示，製程800可包括將基板附接到中介層的第二表面(方塊830)。舉例來說，半導體加工工具組105至150中的一或多者(例如，表面貼裝工具組145的取放工具和回焊工具，等等)可將基板240附接到中介層220的表面，如上所述。
製程800可包括額外的實施方式，例如下文描述的及/或結合本文別處描述的一或多個其他製程的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，在空腔315內將積體電路裝置320附接到中介層220包括使用連接結構325在空腔內將積體電路裝置320附接到中介層220，其中連接結構325位於積體電路裝置320與多個穿插的導電跡線層中之暴露在空腔315的底表面處的一導電跡線層之間。
在第二實施方式中，單獨地或與第一實施方式結合，在空腔315內將積體電路裝置320附接到中介層220包括使用連接結構325在空腔內將積體電路裝置320附接到中介層220，其中連接結構325位於積體電路裝置320與焊盤結構405之間，焊盤結構405延伸穿過空腔315的底表面至嵌入在底表面下方的多個穿插的導電跡線層中的一導電跡線層。
在第三實施方式中，單獨地或與第一和第二實施方式中的一或多者結合，積體電路裝置320對應於第一積體電路裝置320a，並且所述方法還包括在空腔315內將第二積體電路裝置320b附接到中介層220且與第一積體電路裝置320a相鄰。
在第四實施方式中，單獨地或與第一至第三實施方式中的一或多者結合，在中介層220的表面內形成空腔315包括使用圖案化和蝕刻製程形成空腔315。
在第五實施方式中，單獨地或與第一至第四實施方式中的一或多者結合，在中介層220的表面內形成空腔315包括使用雷射燒蝕製程形成空腔315。
儘管第8圖示出製程800的多個範例方塊，但在一些實施例中，製程800包括與第8圖所示的方塊相比更多的方塊、更少的方塊、不同的方塊或不同安排的方塊。附加地或替代地，製程800的兩個或更多個方塊可以並行(in parallel)執行。
第9圖是與形成本文描述的半導體封裝相關聯的範例製程900的流程圖。在一些實施例中，第9圖中的一或多個製程方塊由半導體加工工具組105至150中的一或多者執行。附加地或替代地，第9圖中的一或多個製程方塊可以由裝置700的一或多個部件執行，例如處理器720、記憶體730、輸入部件740、輸出部件750及/或通信部件760。
如第9圖所示，製程900可包括將第一臨時載體的頂表面與具有多個穿插的導電跡線層的中介層的底表面結合(方塊910)。舉例來說，半導體加工工具組105至150中的一或多者(例如，重分佈層工具組105的接合工具，等等)可將第一臨時載體610的頂表面與具有多個穿插的導電跡線(例如，導電跡線225)層的中介層220的底表面結合，如上所述。
如第9圖進一步所示，製程900可包括將第一積體電路裝置附接到中介層的頂表面(方塊920)。舉例來說，半導體加工工具組105至150中的一或多者(例如，晶粒附接工具組130的取放工具和回焊工具，等等)可將第一積體電路裝置210附接到中介層220的頂表面，如上所述。
如第9圖進一步所示，製程900可包括將第一積體電路裝置的頂表面與第二臨時載體結合(方塊930)。舉例來說，半導體加工工具組105至150中的一或多者(例如，重分佈層工具組105的接合工具，等等)可將第一積體電路裝置210的頂表面與第二臨時載體630結合，如上所述。
如第9圖進一步所示，製程900可包括將中介層的底表面與第一臨時載體的頂表面分離(方塊940)。舉例來說，半導體加工工具組105至150中的一或多者(例如，重分佈層工具組105的脫離工具，等等)可將中介層220的底表面與第一臨時載體610的頂表面分離，如上所述。
如第9圖進一步所示，製程900可包括在中介層的底表面中形成空腔(方塊950)。舉例來說，半導體加工工具組105至150中的一或多者(例如，重分佈層工具組105的微影工具和一或多個蝕刻工具，等等)可在中介層220的底表面中形成空腔315，如上所述。
如第9圖進一步所示，製程900可包括在空腔內將積體被動裝置(IPD)附接到多個穿插的導電跡線層中的一層(方塊960)。舉例來說，半導體加工工具組105至150中的一或多者(例如，晶粒附接工具組130的取放工具和回焊工具，等等)可將IPD(例如，積體電路裝置320)附接到多個穿插的導電跡線層中的一層，如上所述。
製程900可包括額外的實施方式，例如下文描述的及/或結合本文別處描述的一或多個其他製程的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，將中介層220的底表面與第一臨時載體610的頂表面結合包括使用重分佈層形成製程將中介層220形成於第一臨時載體610的頂表面上。
在第二實施方式中，單獨地或與第一實施方式結合，將中介層220的底表面與第一臨時載體610的頂表面結合包括將印刷電路板接合到第一臨時載體610的頂表面。
在第三實施方式中，單獨地或與第一和第二實施方式中的一或多者結合，空腔315對應於第一空腔315c且積體被動裝置對應於第一積體被動裝置(例如，積體電路裝置320c)，並且所述方法還包括在中介層220的底表面中形成第二空腔315d，以及在第二空腔315d內將第二積體被動裝置(例如，積體電路裝置320d)附接到中介層220。
在第四實施方式中，單獨地或與第一至第三實施方式中的一或多者結合，在空腔315內將積體被動裝置附接到中介層220包括使用一組連接結構325附接積體被動裝置，其包括凸塊下金屬結構650及/或電鍍結構655。
在第五實施方式中，單獨地或與第一至第四實施方式中的一或多者結合，製程900包括在所述一組連接結構325周圍分配底部填充材料335。
儘管第9圖示出製程900的多個範例方塊，但在一些實施例中，製程900包括與第9圖所示的方塊相比更多的方塊、更少的方塊、不同的方塊或不同安排的方塊。附加地或替代地，製程900的兩個或更多個方塊可以並行執行。
本文中的一些實施例描述一種半導體封裝。所述半導體封裝，可對應於高性能運算(HPC)半導體封裝，包括中介層、基板以及位於中介層與基板之間的積體電路裝置。積體電路裝置，可對應於積體被動裝置(IPD)，在中介層的空腔內附接到中介層。將積體電路裝置附接到中介層的空腔內在積體電路裝置與基板之間產生間隙。
以此方式，降低了在半導體封裝的彎曲及/或變形期間積體電路裝置接觸基板的可能性。通過減少這種接觸的可能性，可以避免積體電路裝置及/或基板的損壞以增加半導體封裝的可靠性及/或產率。
如上面更詳細地描述的，本文描述的一些實施例提供一種半導體封裝。所述半導體封裝包括中介層、基板以及積體電路裝置。中介層包括多個穿插的導電跡線層以及具有空腔的底表面，其中空腔具有凹陷表面。基板位於中介層下方且包括頂表面，其中基板的頂表面使用第一組連接結構電性及/或機械連接到中介層的底表面。積體電路裝置位於中介層與基板之間且包括頂表面，其中積體電路裝置的頂表面使用第二組連接結構電性及/或機械連接到凹陷表面，且其中積體電路裝置使用第二組連接結構電性連接到所述多個穿插的導電跡線層。
在一些實施例中，積體電路裝置的底表面與基板的頂表面之間的間隙包含在約10微米至約60微米的範圍內。在一些實施例中，空腔的深度大於約15微米。在一些實施例中，空腔包括至少一大致垂直壁。在一些實施例中，積體電路裝置與所述大致垂直壁之間的間隙包含在約100微米至大約300微米的範圍內。在一些實施例中，積體電路裝置對應於積體被動裝置。在一些實施例中，積體電路裝置對應於電容器。在一些實施例中，積體電路裝置對應於積體電路晶粒。
如上面更詳細地描述的，本文描述的一些實施例提供一種製造半導體封裝的方法。所述方法包括在具有多個穿插的導電跡線層的中介層的第一表面內形成空腔。所述方法包括在空腔內將積體電路裝置附接到中介層。所述方法包括將基板附接到中介層的與第一表面相對的第二表面。
在一些實施例中，在空腔內將積體電路裝置附接到中介層包括在空腔內使用多個連接結構將積體電路裝置附接到中介層，所述連接結構位於積體電路裝置與所述多個穿插的導電跡線層中之暴露在空腔的底表面處的一導電跡線層之間。在一些實施例中，在空腔內將積體電路裝置附接到中介層包括在空腔內使用多個連接結構將積體電路裝置附接到中介層，所述連接結構位於積體電路裝置與多個焊盤結構之間，所述焊盤結構延伸穿過空腔的底表面至嵌入在底表面下方的所述多個穿插的導電跡線層中的一導電跡線層。在一些實施例中，積體電路裝置對應於第一積體電路裝置，並且所述方法還包括在空腔內將第二積體電路裝置附接到中介層且與第一積體電路相鄰。在一些實施例中，在中介層的第一表面內形成空腔包括使用圖案化和蝕刻製程形成空腔。在一些實施例中，在中介層的第一表面內形成空腔包括使用雷射燒蝕製程形成空腔。
如上面更詳細地描述的，本文描述的一些實施例提供一種製造半導體封裝的方法。所述方法包括將第一臨時載體的頂表面與具有多個穿插的導電跡線層的中介層的底表面結合。所述方法包括將第一積體電路裝置附接到中介層的頂表面。所述方法包括將第一積體電路裝置的頂表面與第二臨時載體的表面結合。所述方法包括將中介層的底表面與第一臨時載體的頂表面分離。所述方法包括在中介層的底表面中形成空腔。所述方法包括在空腔內將積體被動裝置附接到所述多個穿插的導電跡線層中的一層。
在一些實施例中，將中介層的底表面與第一臨時載體的頂表面結合包括使用重分佈層形成製程在第一臨時載體的頂表面上形成中介層。在一些實施例中，將中介層的底表面與第一臨時載體的頂表面結合包括將印刷電路板接合到第一臨時載體的頂表面。在一些實施例中，空腔對應於第一空腔且積體被動裝置對應於第一積體被動裝置，並且所述方法還包括在中介層的底表面中形成第二空腔，以及在第二空腔內將第二積體被動裝置附接到中介層。在一些實施例中，在空腔內將積體被動裝置附接到中介層包括使用一組連接結構附接積體被動裝置，其包括凸塊下金屬化結構及/或電鍍結構。在一些實施例中，所述方法還包括在所述一組連接結構周圍分配底部填充材料。
如本文所用，「滿足閾值」根據上下文可以指大於閾值、大於或等於閾值、小於閾值、小於或等於閾值、等於閾值或不等於閾值等的值。
如本文所用，用語「及/或」在與多個項目結合使用時旨在涵蓋單獨的多個項目中的每一個以及多個項目的任何和所有組合。例如，「A及/或B」涵蓋「A和B」、「A而不是B」和「B而不是A」。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各個改變、置換或修改。
100:環境 105:半導體加工工具組/重分佈層工具組 110:半導體加工工具組/平坦化工具組 115:半導體加工工具組/互連工具組 120:半導體加工工具組/自動測試設備工具組 125:半導體加工工具組/單片化工具組 130:半導體加工工具組/晶粒附接工具組 135:半導體加工工具組/封裝工具組 140:半導體加工工具組/印刷電路板工具組 145:半導體加工工具組/表面貼裝工具組 150:半導體加工工具組/成品工具組 155:運輸工具組 200:實施例 205:半導體封裝 210: 單晶片系統(SoC)積體電路晶粒/第一積體電路裝置 215:動態隨機存取記憶體(DRAM)積體電路晶粒 220:中介層 225:導電跡線 230:連接結構 235:模塑料 240:基板 245:導電跡線 250:連接結構 255:連接結構 300:實施例 305:加強結構 310:黏合劑 315, 315c, 315d, 315e, 315f, 315g, 315h:空腔 320, 320a, 320b, 320c, 320d, 320e, 320f, 320g1, 320g2, 320h1, 320h2:積體電路裝置 325, 325a, 325b:連接結構 330:區域 335:底部填充材料 340:區域 400:實施例 405:焊盤結構 500:實施例 600:實施例 605:操作 610:載體 615:操作 620:操作 625:操作 630:載體 635:操作 640:光阻劑材料 645:操作 650:凸塊下金屬結構 655:電鍍結構 660:操作 665:操作 700:裝置 710:匯流排 720:處理器 730:記憶體 740:輸入部件 750:輸出部件 760:通信部件 800:製程 810, 820, 830:方塊 900:製程 910, 920, 930, 940, 950, 960:方塊 D1:深度 D2:間隙 D3:間隙
根據以下的詳細說明並配合所附圖式做完整揭露。須強調的是，根據本產業的一般作業，圖示並未按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖是範例環境的示意圖，在所述環境中可實施本文描述的系統及/或方法。 第2圖是本文描述的半導體封裝的範例實施例的示意圖。 第3A圖、第3B圖、第4A圖至第4D圖、第5A圖、第5B圖以及第6A圖至第6H圖是本文描述的範例實施例的示意圖。 第7圖是本文描述的第1圖的一或多個裝置的範例部件的示意圖。 第8圖和第9圖是與形成本文描述的半導體封裝相關聯的製程的流程圖。
220:中介層
240:基板
300:實施例
315:空腔
320:積體電路裝置
325:連接結構
330:區域
335:底部填充材料
340:區域
D1:深度
D2:間隙
D3:間隙

Claims (20)

  1. 一種半導體封裝，包括： 一中介層，包括： 複數個穿插的導電跡線層；以及 一底表面，具有一空腔，其中該空腔具有一凹陷表面； 一基板，位於該中介層下方且包括一頂表面，其中該基板的該頂表面使用一第一組連接結構電性及/或機械連接到該中介層的該底表面； 一積體電路裝置，位於該中介層與該基板之間且包括一頂表面，其中該積體電路裝置的該頂表面使用一第二組連接結構電性及/或機械連接到該凹陷表面，且其中該積體電路裝置使用該第二組連接結構電性連接到該些穿插的導電跡線層。
  2. 如請求項1之半導體封裝，其中該積體電路裝置的該底表面與該基板的該頂表面之間的一間隙包含在約10微米至約60微米的範圍內。
  3. 如請求項1之半導體封裝，其中該空腔的一深度大於約15微米。
  4. 如請求項1之半導體封裝，其中該空腔包括至少一大致垂直壁。
  5. 如請求項4之半導體封裝，其中該積體電路裝置與該大致垂直壁之間的一間隙包含在約100微米至大約300微米的範圍內。
  6. 如請求項1之半導體封裝，其中該積體電路裝置對應於一積體被動裝置。
  7. 如請求項1之半導體封裝，其中該積體電路裝置對應於一電容器。
  8. 如請求項1之半導體封裝，其中該積體電路裝置對應於一積體電路晶粒。
  9. 一種製造半導體封裝的方法，包括： 在具有複數個穿插的導電跡線層的一中介層的一第一表面內形成一空腔； 在該空腔內將一積體電路裝置附接到該中介層；以及 將一基板附接到該中介層的與該第一表面相對的一第二表面。
  10. 如請求項9之方法，其中在該空腔內將該積體電路裝置附接到該中介層包括： 在該空腔內使用複數個連接結構將該積體電路裝置附接到該中介層，該些連接結構位於該積體電路裝置與該些穿插的導電跡線層中之暴露在該空腔的一底表面處的一導電跡線層之間。
  11. 如請求項9之方法，其中在該空腔內將該積體電路裝置附接到該中介層包括： 在該空腔內使用複數個連接結構將該積體電路裝置附接到該中介層，該些連接結構位於該積體電路裝置與複數個焊盤結構之間，該些焊盤結構延伸穿過該空腔的一底表面至嵌入在該底表面下方的該些穿插的導電跡線層中的一導電跡線層。
  12. 如請求項9之方法，其中該積體電路裝置對應於一第一積體電路裝置，並且該方法更包括： 在該空腔內將一第二積體電路裝置附接到該中介層且與該第一積體電路相鄰。
  13. 如請求項9之方法，其中在該中介層的該第一表面內形成該空腔包括： 使用一圖案化和蝕刻製程形成該空腔。
  14. 如請求項9之方法，其中在該中介層的該第一表面內形成該空腔包括： 使用一雷射燒蝕製程形成該空腔。
  15. 一種製造半導體封裝的方法，包括： 將一第一臨時載體的一頂表面與具有複數個穿插的導電跡線層的一中介層的一底表面結合； 將一第一積體電路裝置附接到該中介層的一頂表面； 將該第一積體電路裝置的一頂表面與一第二臨時載體的一表面結合； 將該中介層的該底表面與該第一臨時載體的該頂表面分離； 在該中介層的該底表面中形成一空腔；以及 在該空腔內將該積體被動裝置附接到該些穿插的導電跡線層中的一層。
  16. 如請求項15之方法，其中將該中介層的該底表面與該第一臨時載體的該頂表面結合包括： 使用一重分佈層形成製程在該第一臨時載體的該頂表面上形成該中介層。
  17. 如請求項15之方法，其中將該中介層的該底表面與該第一臨時載體的該頂表面結合包括： 將一印刷電路板接合到該第一臨時載體的該頂表面。
  18. 如請求項15之方法，其中該空腔對應於一第一空腔且該積體被動裝置對應於一第一積體被動裝置，並且該方法更包括： 在該中介層的該底表面中形成一第二空腔；以及 在該第二空腔內將一第二積體被動裝置附接到該中介層。
  19. 如請求項15之方法，其中在該空腔內將該積體被動裝置附接到該中介層包括： 使用一組連接結構附接該積體被動裝置，該組連接結構包括複數個凸塊下金屬化結構及/或複數個電鍍結構。
  20. 如請求項19之方法，更包括： 在該組連接結構周圍分配一底部填充材料。
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