TW202401708A - 半導體器件及其製造方法 - Google Patents

半導體器件及其製造方法 Download PDF

Info

Publication number
TW202401708A
TW202401708A TW112117217A TW112117217A TW202401708A TW 202401708 A TW202401708 A TW 202401708A TW 112117217 A TW112117217 A TW 112117217A TW 112117217 A TW112117217 A TW 112117217A TW 202401708 A TW202401708 A TW 202401708A
Authority
TW
Taiwan
Prior art keywords
sealant
mask layer
encapsulant
inner mask
top surface
Prior art date
Application number
TW112117217A
Other languages
English (en)
Inventor
金熙娟
具敎王
金正勳
金榮相
金敬文
Original Assignee
新加坡商星科金朋私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商星科金朋私人有限公司 filed Critical 新加坡商星科金朋私人有限公司
Publication of TW202401708A publication Critical patent/TW202401708A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本申請提供了一種半導體器件及其製造方法。所述半導體器件包括：基底，其包括基底頂面及基底底面；電子部件，所述電子部件安裝於所述基底頂面；底部密封劑，所述底部密封劑設置於所述基底頂面且包覆所述電子部件；頂部密封劑，所述頂部密封劑設置於所述底部密封劑上；內部遮罩層，所述內部遮罩層設置於所述底部密封劑與所述頂部密封劑之間，其中所述內部遮罩層在所述基底頂面上的投影與所述電子部件重疊，所述內部遮罩層具有內部遮罩層側面，且所述內部遮罩層側面的一部分暴露於所述底部密封劑與所述頂部密封劑之外；以及外部遮罩層，所述外部遮罩層覆蓋所述底部密封劑與所述頂部密封劑，且與所述內部遮罩層側面的被暴露部分接觸。

Description

半導體器件及其製造方法
本申請總體上涉及半導體技術，更具體地，涉及一種半導體器件及其製造方法。
由於消費者希望他們的電子產品更小、更快、性能更高，以及將越來越多的功能集成到單個設備中，半導體行業一直面臨著複雜集成的挑戰。一種解決方案是系統級封裝（SiP）。SiP是一種功能性電子系統或子系統，其在單個封裝中包括兩個或多個異質半導體管芯，例如邏輯晶片、記憶體、集成無源器件（IPD）、RF濾波器、感測器、散熱器或天線。因此，在系統級封裝中，很容易發生電磁干擾（EMI），其可以中斷、阻礙、或以其它方式降低或限制系統級封裝中電路的有效性能。
因此，需要減少半導體器件中的電磁干擾。
本申請的目的在於提供一種可以減少電磁干擾的半導體器件。
根據本申請的實施例的一個方面，提供了一種半導體器件。所述半導體器件包括：基底，其包括基底頂面及基底底面；電子部件，所述電子部件安裝於所述基底頂面；底部密封劑，所述底部密封劑設置於所述基底頂面且包覆所述電子部件；頂部密封劑，所述頂部密封劑設置於所述底部密封劑上；內部遮罩層，所述內部遮罩層設置於所述底部密封劑與所述頂部密封劑之間，其中所述內部遮罩層在所述基底頂面上的投影覆蓋所述電子部件，所述內部遮罩層具有內部遮罩層側面，且所述內部遮罩層側面的一部分暴露於所述底部密封劑與所述頂部密封劑之外；以及外部遮罩層，所述外部遮罩層覆蓋所述底部密封劑與所述頂部密封劑，且與所述內部遮罩層側面的被暴露的部分接觸。
根據本申請的實施例的另一個方面，提供了一種用於製造半導體器件的方法。所述方法可包括：提供封裝件，所述封裝件包括：基底，所述基底包括基底頂面及基底底面；電子部件，所述電子部件安裝於所述基底頂面上；以及底部密封劑，所述底部密封劑設置於所述基底頂面上，且包覆所述電子部件；在所述底部密封劑上形成內部遮罩層，其中所述內部遮罩層在所述基底頂面上的投影覆蓋所述電子部件；在所述底部密封劑與所述內部遮罩層上形成頂部密封劑；使所述內部遮罩層側面的一部分暴露於所述底部密封劑與所述頂部密封劑之外；以及形成外部遮罩層，以覆蓋所述底部密封劑與所述頂部密封劑，且與所述內部遮罩層側面的被暴露部分接觸。
應當理解，前面的一般描述和下面的詳細描述都只是示例性和說明性的，而不是對本發明的限制。此外，併入並構成本說明書一部分的附圖說明了本發明的實施例並且與說明書一起用於解釋本發明的原理。
本申請示例性實施例的以下詳細描述參考了形成描述的一部分的附圖。附圖示出了其中可以實踐本申請的具體示例性實施例。包括附圖在內的詳細描述足夠詳細地描述了這些實施例，以使本領域技術人員能夠實踐本申請。本領域技術人員可以進一步利用本申請的其他實施例，並在不脫離本申請的精神或範圍的情況下進行邏輯、機械等變化。因此，以下詳細描述的讀者不應以限制性的方式解釋該描述，並且僅以所附權利要求限定本申請的實施例的範圍。
在本申請中，除非另有明確說明，否則使用單數包括了複數。在本申請中，除非另有說明，否則使用“或”是指“和/或”。此外，使用術語“包括”以及諸如“包含”和“含有”的其他形式的不是限制性的。此外，除非另有明確說明，諸如“元件”或“部件”之類的術語覆蓋了包括一個單元的元件和部件，以及包括多於一個子單元的元件和部件。此外，本文使用的章節標題僅用於組織目的，不應解釋為限制所描述的主題。
如本文所用，空間上相對的術語，例如“下方”、“下面”、“上方”、“上面”、“上”、“上側”、“下側”、“左側”、“右側”、“水準”、“豎直”、“側”等等，可以在本文中使用，以便於描述如附圖中所示的一個元件或特徵與另一個或多個元件或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同方向。該器件可以以其他方式定向（旋轉90度或在其他方向），並且本文使用的空間相關描述符同樣可以相應地解釋。應該理解，當一個元件被稱為“連接到”或“耦接到”另一個元件時，它可以直接連接到或耦接到另一個元件，或者可以存在中間元件。
系統級封裝（SiP）器件可在其中集成需要不同電磁遮罩水準的兩個或更多個異質半導體裸片或其它類型的電子部件。因此，需要提供局部遮罩工藝以滿足這種要求。
圖1是根據本申請的實施例的半導體器件100的截面圖。圖2是圖1中示出的半導體器件100的一部分的透視圖。
如圖1所示，半導體器件100包括基底110、電子部件122、底部密封劑132、頂部密封劑134、內部遮罩層142和外部遮罩層144。
具體地，基底110具有基底頂面110a和基底底面110b。在一些實施例中，基底110可包括重分佈結構（RDS）115，重分佈結構115具有一個或多個介電層和一個或多個位於介電層之間並穿過介電層的導電層。導電層可定義焊盤、跡線和插塞，電信號或電壓可通過焊盤、跡線和插塞水平地和垂直地分佈在RDS上。如圖1的示例中所示，RDS 115可包括形成在基底頂面110a上的多個頂部導電圖案和形成在基底底面110b上的多個底部導電圖案。此外，RDS 115還可包括一個或多個導電通孔，該一個或多個導電通孔將頂部導電圖案中的至少一個與底部導電圖案中的至少一個電連接。RDS 115可包括鋁、銅、錫、鎳、金、銀或任何其它合適的導電材料中的一種或多種。在基底110為單層的情況下，導電通孔在基底頂面110a與基底底面110b之間穿透，以分別直接連接頂部導電圖案與底部導電圖案。在基底110具有多層的情況下，導電通孔可經配置以部分地在基底頂面110a與基底底面110b之間穿透，以使用形成於基底110內的額外導線圖案來連接頂部導電圖案與底部導電圖案。可以理解的是，頂部導電圖案、底部導電圖案和導電通孔可實施為各種結構和類型，本申請對此不做限制。
多個電子部件122、124和126安裝在基底頂面110a上。電子部件122、124和126可包括任何種類的半導體裸片、半導體封裝件或分立器件。例如，電子部件122、124及126可包含數位訊號處理器（DSP）、微控制器、微處理器、網路處理器、電源管理處理器、音訊處理器、視頻處理器、RF電路、無線基帶片上系統（SoC）處理器、感測器、記憶體控制器、記憶體裝置、專用積體電路等。電子部件122、124和126可包括一個或多個無源電子部件，例如電阻、電容、電感等。電子部件122、124和126可使用任何合適的表面安裝技術安裝在基底頂面110a上。
在本申請中，電子部件122可包括易受電磁干擾（EMI）、射頻干擾（RFI）、諧波失真和器件間干擾影響或易產生電磁干擾（EMI）、射頻干擾（RFI）、諧波失真和器件間干擾的器件或電路。在一些情況下，電子部件122可包括被配置為提供若干移動功能和能力的任何部件，這些移動功能和能力包括但不限於定位功能、無線連接功能（例如，無線通訊）和/或蜂窩連接功能（例如，蜂窩通信）。在一些情況下，電子部件122可被配置為提供射頻前端（RFFE）功能。例如，電子部件122可包括但不限於功率放大器、濾波器、開關、低雜訊放大器（LNA）、調諧器、多工器等。在圖1中，電子部件122被示為半導體裸片。半導體裸片122被形成為倒裝晶片類型並且被安裝為使得半導體裸片122的導電凸塊被焊接到基底110的RDS 115的一部分上。在其他實施例中，電子部件122可包括接合墊並且可通過引線接合連接到RDS 115。本申請的電子部件122與RDS 115之間的連接關係不限於所公開的連接關係。
底部密封劑132可設置在基底頂面110a上並且包覆電子部件122、124和126。底部密封劑132可由聚合物複合材料製成，例如具有填料的環氧樹脂、具有填料的環氧丙烯酸酯、或具有適當填料的聚合物，但本申請的範圍不限於此。底部密封劑132可保護電子部件122、124和126不受外部環境影響。底部密封劑132是非導電性的，提供結構支撐，並從環境上保護電子部件不受外部因素和污染物的影響。
如圖1所示，底部密封劑132包括頂面132a及底面132b，且頂面132a包括凹陷部分132c。內部遮罩層142設置於頂面132a的凹陷部分132c內。內部遮罩層142可包括一層或多層的鋁、銅、錫、鎳、金、銀或其他合適的導電材料。或者，內部遮罩層142可以是羰基鐵、不銹鋼、鎳銀、低碳鋼、矽鐵合金鋼、箔片、導電樹脂、炭黑、鋁片或其他能夠降低電磁干擾、射頻干擾和其他器件間干擾影響的金屬和複合材料。內部遮罩層142在基底頂面的投影與電子部件122重疊，因此內部遮罩層142可遮罩電子部件122所感應（或產生）的電磁干擾或其它干擾。
頂部密封劑134設置於底部密封劑132上。頂部密封劑134可由與底部密封劑132相同或不同的材料製成。在一些實施例中，頂部密封劑134可包括填充有一種或多種高k介電材料（例如，Si3N4、Al2O3等）的環氧樹脂模塑膠（EMC）。高k填充物可提高頂部密封劑134的導熱性。
參照圖2，圖2為半導體器件100的透視圖，其中省略外部遮罩層144以更清楚地顯示內部遮罩層142。如圖2所示，內部遮罩層142的側面的一部分142c暴露於底部密封劑132及頂部密封劑134之外。如圖1所示，內部遮罩層142的側面的該部分142c可與外部遮罩層144接觸。
外部遮罩層144覆蓋頂部密封劑134的頂面及側面、底部密封劑132的側面以及基底110的側面。外部遮罩層144可由與內部遮罩層142相同或不同的材料製成，並可以遮罩電子部件122、124及126所感應（或產生）的電磁干擾或其它干擾。因此，內部遮罩層142與外部遮罩層144的組合可大幅降低半導體器件100中的電磁干擾或其它干擾。
參照圖3A至圖3G，圖3A至圖3G為說明半導體器件的製造方法的剖面圖。舉例來說，該方法可用於製造圖1所示的半導體器件。
如圖3A所示，提供一種封裝件。該封裝件包括基底310、電子部件322以及底部密封劑332。電子部件322安裝於基底310的頂面，底部密封劑332設置於基底310的頂面並包覆電子部件322。基底310、電子部件322以及底部密封劑332分別類似於圖1所示的基底110、電子部件122以及底部密封劑132，故在此不再贅述。
參照圖3A，在基底310上可形成多個電子部件322。多個電子部件322可通過分割通道（singulation channel）（未圖示）彼此隔離，且分割通道可提供切割區域以將基底110分割為多個單獨的半導體器件。
如圖3B所示，可移除或減少底部密封劑332的厚度的一部分，以在底部密封劑332中形成空腔335，但不暴露電子部件322。空腔335可佔據至少部分位於電子部件322上方的空間。
在一些實施例中，可採用鐳射燒蝕工藝來在底部密封劑332中形成空腔335。鐳射燒蝕工藝可由電腦輔助設計（CAD）資料控制，因此可精確控制空腔335的尺寸和深度。在一些其他實施例中，空腔335可通過刻蝕工藝或本領域已知的任何其他工藝形成，只要可移除封裝材料即可。
如圖3C所示，可在底部密封劑332上以及空腔335中形成遮罩材料341。遮罩材料341可通過噴塗、電鍍、濺射或任何其他適合的金屬沉積工藝形成。遮罩材料341可由銅、鋁、鐵或任何其他適合的用於電磁干擾遮罩的材料形成。
參照圖3C及圖3D，研磨遮罩材料341及底部密封劑332以移除位於空腔335外部的遮罩材料341，且保留在空腔335中的遮罩材料341可形成內部遮罩層342。由於空腔335位於電子部件322上方，因此內部遮罩層342在基底頂面上的投影可與電子部件322重疊。
例如，可以使用研磨機372移除部分遮罩材料341及部分底部密封劑332。可使用刻蝕停止監控機制以避免對底部密封劑332的過度刻蝕。研磨機372亦可平坦化底部密封劑332的頂面及內部遮罩層342的頂面。
隨後，如圖3E所示，頂部密封劑334被形成於底部密封劑332及內部遮罩層342上。
例如，可使用漿料印刷、壓縮模塑、轉移模塑、液體密封劑模塑、真空層壓、旋塗或其它適合的工藝將頂部密封劑334形成於底部密封劑332及內部遮罩層342上。頂部密封劑334可由聚合物複合材料製成，例如具有填料的環氧樹脂、具有填料的環氧丙烯酸酯、或具有適當填料的聚合物，但本申請的範圍不限於此。例如，頂部密封劑334可包括填充有一種或一種以上高k介電材料的環氧樹脂模塑膠。高k填料可提高頂部密封劑334的導熱性。
隨後，如圖3F所示，基底310被分割成多個單獨的器件，且內部遮罩層342的側面的一部分從底部密封劑332及頂部密封劑334暴露。
例如，如圖3F所示，可使用鋸片374通過分割通道將基底310分割成多個單獨的器件。在一些其它實例中，也可使用鐳射切割工具分割基底310。
如圖3G所示，形成外部遮罩層344以覆蓋底部密封劑332及頂部密封劑334，且與內部遮罩層342接觸。以此方式，外部遮罩層344及內部遮罩層342彼此電性耦接。
外部遮罩層344可由與內部遮罩層342相同或不同的材料製成，且可通過噴塗、電鍍、濺射或任何其它適合的金屬沉積工藝形成。外部遮罩層344可為符合頂部密封劑334、底部密封劑332及基底310的形狀及/或輪廓的保形遮罩層。也就是說，外部遮罩層344覆蓋頂部密封劑334的頂部和側面、底部密封劑332的側面以及基底310的側面。由於內部遮罩層342的側面的一部分從底部密封劑332和頂部密封劑334暴露，因此外部遮罩層344也可與內部遮罩層342接觸。
參照圖4A至4D，其示出了說明製造半導體器件的方法的截面圖。例如，該方法也可用於製造圖1中所示的半導體器件。
如圖4A所示，提供了一種封裝件。該封裝件包括基底410、電子部件422和底部密封劑432。電子部件422安裝於基底410的頂面，底部密封劑432設置於基底410的頂面並包覆電子部件422。
隨後，如圖4B所示，底部密封劑432的厚度的一部分被移除或減小，以在底部密封劑432中形成空腔435。空腔435可佔據至少部分位於電子部件422上方的空間。
隨後，如圖4C所示，在底部密封劑432的空腔435中分配（dispensing）遮罩材料441。例如，可使用分配裝置（dispensing apparatus）來分配遮罩材料，該分配裝置可根據需要將特定量的材料分配至特定位置。在此實例中，分配裝置可將銅、鋁、鐵或任何其它適合的材料分配至圖4B所示的空腔435中。
隨後，參照圖4C及圖4D，研磨遮罩材料441及底部密封劑432以在空腔中形成內部遮罩層442。
例如，可使用研磨機472移除部分遮罩材料441及部分底部密封劑432。研磨機472也可平坦化底部密封劑432的頂面及內部遮罩層442的頂面。
圖4D所示的結構類似於圖3D所示的結構，因此後續可對圖4D所示的結構進行類似於圖3E至圖3G的工藝以形成本申請的半導體器件，在此不再贅述。
圖5為本申請另一實施例的另一半導體器件500的剖面示意圖。
如圖5所示，半導體器件500包括基底510、電子部件522、底部密封劑532、頂部密封劑534、內部遮罩層542及外部遮罩層544。電子部件522安裝於基底510的頂面，底部密封劑532設置於基底510的頂面並包覆電子部件522，頂部密封劑534設置於底部密封劑532上。內部遮罩層542設置於底部密封劑532及頂部密封劑534之間，且內部遮罩層542在基底510的頂面的投影與電子部件522重疊。如圖5所示，底部密封劑532的頂面具有凹陷部分，且內部遮罩層542設置於底部密封劑532的頂面的凹陷部分中。內部遮罩層542的側面的一部分暴露於底部密封劑532及頂部密封劑534之外。外部遮罩層544覆蓋於底部密封劑532及頂部密封劑534上，且與上述內部遮罩層542的側面的一部分接觸。
參照圖5，半導體器件500還包括導電圍欄546。導電圍欄546設置於基底510的頂面上並與內部遮罩層542接觸。
例如，導電圍欄546可通過導電膠粘合於基底510上的導電層上。導電圍欄546可為一或多層的鋁、銅、錫、鎳、金、銀或其它適合的導電材料。或者，導電圍欄546可為羰基鐵、不銹鋼、鎳銀、低碳鋼、矽鐵合金鋼、箔片、導電樹脂、炭黑、鋁片、或其它能夠減少電磁干擾、射頻干擾及其它器件間干擾的影響的金屬或複合材料。導電圍欄546可在基底510上方延伸，並提供電子部件522與其它電子部件（例如，圖5所示的電子部件524及526）之間的物理及電性隔離。導電圍欄546可進一步遮罩從電子部件522的橫向側感應到電子部件522或由電子部件522產生的電磁干擾或其它干擾。可以理解，導電圍欄546可從電子部件522的多個橫向側圍繞電子部件522。
參照圖6A至6B，其示出了一種製造半導體器件的方法的截面圖。例如，該方法也可用於製造圖5所示的半導體器件。
如圖6A所示，提供一種封裝件。該封裝件包括基底610、電子部件622及底部密封劑632。電子部件622安裝於基底610的頂面，底部密封劑632設置於基底610的頂面並包覆電子部件622。參照圖6A，該封裝件還包括金屬牆645。金屬牆645可通過導電膠粘合於基底610上的導電層上。
隨後，如圖6B所示，將底部密封劑632的厚度的一部分減薄，以在底部密封劑632中形成空腔635。空腔635位於電子部件622上方的位置。
例如，可採用鐳射燒蝕工藝，以在底部密封劑632中形成空腔635。鐳射燒蝕工藝可移除底部密封劑632的一部分以及金屬牆645的一部分，以在底部密封劑632中形成空腔635。留在底部密封劑632中的金屬牆645形成導電圍欄646，導電圍欄646的頂面暴露於底部密封劑632之外。
圖6B所示的結構類似於圖3B所示的結構，因此可在圖6B所示的結構上執行類似於圖3C至圖3G的後續工藝，在此不再贅述。
請參照圖7A至7B，圖7A至7B為半導體器件的製造方法的截面圖。例如，該方法也可用於製造圖5所示的半導體器件。
如圖7A所示，提供了一種封裝件。該封裝件包括基底710、電子部件722以及底部密封劑732。電子部件722安裝於基底710的頂面，底部密封劑732設置於基底710的頂面並包覆電子部件722。參照圖7A，該封裝件還包括金屬蓋（metal can）745。金屬蓋745可包括垂直部分745a以及水平部分745b。金屬蓋745可為預先形成為所需形狀的金屬片，且接著利用焊料或一些其它材料連接至基底710。
隨後，如圖7B所示，將底部密封劑732的厚度的一部分減薄，以在底部密封劑732中形成空腔735。空腔735位於電子部件722上方的位置。
例如，可採用鐳射燒蝕工藝，以在底部密封劑732中形成空腔735。鐳射燒蝕工藝可移除底部密封劑732的一部分、金屬蓋745的水平部分745b以及金屬蓋745的垂直部分745a的一部分，以在底部密封劑732中形成空腔735。金屬蓋745的垂直部分745a的其餘部分形成導電圍欄746。
圖7B所示結構與圖3B所示結構類似，相應的，類似於圖3C至3G的後續工藝可以在圖7B所示結構上執行，在此不再贅述。
圖8示出了根據本申請的實施例的另一半導體器件800的截面圖。圖9示出了圖8中所示半導體器件800的一部分的透視圖。
具體地，基底810具有基底頂面810a及基底底面810b。在一些實施例中，基底810可包含一重分佈結構（RDS）815，其具有一個或多個介電層及一個或多個導電層，該一個或多個導電層位於介電層之間且穿過介電層。多個電子部件822、824和826安裝在基底頂面810a上。電子部件822中可能含有易受電磁干擾、射頻干擾、諧波失真和器件間干擾影響或產生電磁干擾、射頻干擾、諧波失真和器件間干擾的器件或者電路。底部密封劑832可設置在基底頂面810a上且包覆電子部件822、824和826。頂部密封劑834設置在底部密封劑832上。頂部密封劑834的材料可與底部密封劑832相同或不同。
如圖8所示，頂部密封劑834包括頂面834a及底面834b，且底面834b包括凹陷部分834c。內部遮罩層842設置在底面834b的凹陷部分834c中。內部遮罩層842可為一層或多層鋁、銅、錫、鎳、金、銀或其它合適的導電材料。或者，內部遮罩層842可為羰基鐵、不銹鋼、鎳銀、低碳鋼、矽鐵合金鋼、鋁箔、導電樹脂、炭黑、鋁片或其它能夠減少電磁干擾、射頻干擾和其它器件間干擾的影響的金屬或複合材料。內部遮罩層842在基底頂面810a上的投影與電子部件822重疊，因此內部遮罩層842可遮罩電子部件822所感應（或由電子部件822產生）的電磁干擾或其它干擾。外部遮罩層844覆蓋頂部密封劑834的頂面和側面、底部密封劑832的側面以及基底810的側面。
參照圖9，圖9為半導體器件800的透視圖，其中省略外部遮罩層844以更清楚地顯示內部遮罩層842。如圖9所示，內部遮罩層842的側面的一部分842c暴露於底部密封劑832及頂部密封劑834之外。如圖8所示，內部遮罩層842的側面的該部分842c可與外部遮罩層844接觸。
參照圖10A至圖10H，其為說明製造半導體器件的方法的剖面圖。例如，該方法也可用於製造圖8所示的半導體器件。
如圖10A所示，提供一種封裝件。該封裝件包括基底1010、電子部件1022以及底部密封劑1032。電子部件1022安裝於基底1010的頂面上，而底部密封劑1032設置於基底1010的頂面上並包覆電子部件1022。基底1010、電子部件1022以及底部密封劑1032分別類似於圖1所示的基底110、電子部件122以及底部密封劑132，在此不再贅述。如圖10A所示，基底1010上可形成多個電子部件1022。多個電子部件1022可通過分割通道（未圖示）彼此隔離，且分割通道可提供切割區域以將基底1010分割為多個單獨的半導體器件。
如圖10B所示，底部密封劑1032的厚度的一部分被移除。例如，底部密封劑1032的一部分通過研磨機1072被移除，以降低待形成的半導體器件的高度。研磨機1072還可平坦化底部密封劑1032的頂面。容易理解的是，在一些實例中，移除步驟可被省略。
隨後，如圖10C所示，光罩1080被形成於底部密封劑1032上。
光罩1080可包括粘接劑以提供將光罩1080粘接至底部密封劑1032的機械附接。例如，光罩1080可為PI膠帶、UV膠帶、PET膠帶或通過任何適當的薄膜沉積技術沉積的任何適當的絕緣層、鈍化層或光致抗蝕劑層。
隨後，如圖10D所示，開口1082被形成於光罩1080中以暴露底部密封劑1032。開口1082位於電子部件1022上方的位置處。
在一些實施例中，可採用鐳射燒蝕工藝來形成光罩1080中的開口1082。在一些其他實施例中，開口1082可通過刻蝕工藝或本領域已知的任何其他工藝形成，只要光罩材料可被移除即可。
隨後，如圖10E所示，內部遮罩層1042被形成於底部密封劑1032上。
例如，參考圖10D及圖10E，可通過噴塗、電鍍、濺射或任何其它適合的金屬沉積工藝，在光罩1080上及開口1082中形成遮罩材料。接著，將光罩1080及其上的遮罩材料從底部密封劑1032移除。保留於開口1082中的遮罩材料可形成內部遮罩層1042。
隨後，如圖10F所示，在底部密封劑1302及內部遮罩層1042上形成頂部密封劑1034。
例如，可使用漿料印刷、壓縮模塑、轉移模塑、液體密封劑模塑、真空層壓、旋塗或其它適合的工藝，在底部密封劑1032及內部遮罩層1042上形成頂部密封劑1034。頂部密封劑1034可由聚合物複合材料製成，例如具有填料的環氧樹脂、具有填料的環氧丙烯酸酯或具有適當填料的聚合物，但本申請的範圍不限於此。在一些實施例中，頂部密封劑1034可包括填充有一種或一種以上高k介電材料的環氧樹脂模塑膠。高k填料可提高頂部密封劑1034的導熱性。
隨後，如圖10G所示，將基底1010分割成多個單獨的器件，且將內部遮罩層1042的側面的一部分自底部密封劑1032及頂部密封劑1034處暴露。
例如，如圖10G所示，可使用鋸片1074經由分割通道將基底1010分割成多個單獨的器件。在一些其它實例中，也可使用鐳射切割工具來分割基底1010。
最後，如圖10H所示，形成外部遮罩層1044以覆蓋底部密封劑1032及頂部密封劑1034，且外部遮罩層1044與內部遮罩層1042接觸。
外部遮罩層1044可由與內部遮罩層1042相同或不同的材料製成，且可通過噴塗、電鍍、濺射或任何其它適合的金屬沉積工藝形成。外部遮罩層1044可為符合頂部密封劑1034、底部密封劑1032及基底1010的形狀及/或輪廓的拱形遮罩層。例如，外部遮罩層1044覆蓋頂部密封劑1034的頂部及側面、底部密封劑1032的側面、以及基底1010的側面。由於內部遮罩層1042的側面的一部分從底部密封劑1032及頂部密封劑1034暴露，外部遮罩層1044也可與內部遮罩層1042接觸。
參照圖11A至11D，其示出了半導體器件的製造方法的橫截面視圖。例如，該方法也可用於製造圖8所示的半導體器件。
如圖11A所示，提供封裝件。該封裝件包括：基底1110、電子部件1122、以及底部密封劑1132。電子部件1122安裝於基底1110的頂面，底部密封劑1132設置於基底1110的頂面並包覆電子部件1122。
如圖11B所示，底部密封劑1132的厚度的一部分被移除。例如，通過研磨機1172移除底部密封劑1132的一部分，以降低待形成的半導體器件的高度。研磨機1172也可平坦化底部密封劑1132的頂面。容易理解的是，在一些實例中，移除步驟可被省略。
如圖11C所示，在底部密封劑1132上形成遮罩材料1141。例如，遮罩材料1141可通過噴塗、電鍍、濺射或任何其它適合的金屬沉積工藝形成。遮罩材料1141可由銅、鋁、鐵或任何其它適合的電磁干擾遮罩材料形成。
請參照圖11C及圖11D，移除電子部件1122上方區域之外的遮罩材料1141。據此，電子部件1122上方區域中的剩餘遮罩材料1141便形成內部遮罩層1142。
在一些實施例中，可採用鐳射燒蝕工藝來移除底部密封劑1132上的部分遮罩材料1141。鐳射燒蝕工藝可由電腦輔助設計（CAD）資料控制，因此內部遮罩層1142的尺寸及位置可以是精確的。在一些實施例中，可採用蝕刻工藝（例如乾蝕刻工藝或化學蝕刻工藝）來移除部分遮罩材料1141。可以理解的是，在本申請中可採用任何其它可移除遮罩材料1141的工藝。
圖11D所示的結構類似於圖10E所示的結構，因此後續可對圖11D所示的結構進行類似於圖10F至圖10H的工藝以形成本申請的半導體器件，於此不再贅述。
圖12為本申請另一實施例的另一半導體器件1200的剖面圖。
如圖12所示，半導體器件1200包括基底1210、電子部件1222、底部密封劑1232、頂部密封劑1234、內部遮罩層1242及外部遮罩層1244。電子部件1222安裝於基底1210的頂面，底部密封劑1232設置於基底1210的頂面並包覆電子部件1222，頂部密封劑1234設置於底部密封劑1232上。內部遮罩層1242設置於底部密封劑1232與頂部密封劑1234之間，且內部遮罩層1242在基底1210的頂面上的投影與電子部件1222重疊。如圖12所示，頂部密封劑1234的底面具有凹陷部分，且內部遮罩層1242設置於頂部密封劑1234的底面的凹陷部分中。內部遮罩層1242的部分側面暴露於底部密封劑1232與頂部密封劑1234之外。外部遮罩層1244覆蓋底部密封劑1232與頂部密封劑1234，且與內部遮罩層1242的該部分側面接觸。
參照圖12，半導體器件1200還包括導電圍欄1246。導電圍欄1246設置於基底1210的頂面，且與內部遮罩層1242接觸。
例如，導電圍欄1246可通過導電膠粘合至基底1210上的導電層。導電圍欄1246可為一層或多層鋁、銅、錫、鎳、金、銀或其他合適的導電材料。或者，導電圍欄1246可為羰基鐵、不銹鋼、鎳銀、低碳鋼、矽鐵鋼、箔片、導電樹脂、炭黑、鋁片、或其他能夠降低電磁干擾、射頻干擾及其他器件間干擾影響的金屬或複合材料。導電圍欄1246在基底1210上方延伸，並提供電子部件1222與其他電子部件（例如，圖12所示的電子部件1224與1226）之間的物理與電性隔離。導電圍欄1246可進一步遮罩感應到電子部件1222（或由電子部件1222產生）的電磁干擾或其他干擾。
參照圖13A至13B，圖13A至13B為說明製造半導體器件的方法的截面圖。例如，該方法也可用於製造如圖12所示的半導體器件。
如圖13A所示，提供了一種封裝件。該封裝件包括基底1310、電子部件1322以及底部密封劑1332。電子部件1322安裝於基底1310的頂面，底部密封劑1332設置於基底1310的頂面並包覆電子部件1322。參照圖13A，該封裝件還包括金屬牆1345。金屬牆1345可利用導電膠接合至基底1310上的導電層。
隨後，如圖13B所示，移除底部密封劑1332的厚度的一部分。例如，通過研磨機1372移除底部密封劑1332的一部分，以減小待形成的半導體器件的高度。研磨機1372還可平坦化底部密封劑1332的頂面。在一些實施例中，在移除工藝之後，金屬壁1345的頂面從底部密封劑1332暴露出來。在一些實施例中，金屬壁1345的一部分也在移除工藝中被移除，從而留在底部密封劑1332中的金屬壁1345形成導電圍欄1346。
圖13B所示的結構類似於圖10B所示的結構，因此可在圖13B所示的結構上執行類似於圖10C至圖10H的後續工藝，在此不再贅述。
參照圖14A至14B，其示出了半導體器件的製造方法的截面圖。例如，該方法也可用於製造圖12所示的半導體器件。
如圖14A所示，提供了一種封裝件。該封裝件包括基底1410、電子部件1422以及底部密封劑1432。電子部件1422安裝於基底1410的頂面，底部密封劑1432設置於基底1410的頂面並包覆電子部件1422。參照圖14a，該封裝件還包括金屬蓋1445。金屬蓋1445可包括垂直部分1445a以及水平部分1445b。金屬蓋1445可為預先形成有所需形狀且接著利用焊料或一些其它機制連接至基底1410的金屬片。
隨後，如圖14B所示，移除底部密封劑1432的厚度的一部分。
例如，可使用研磨機1472來減小底部密封劑1432的高度。例如，研磨機1472可移除底部密封劑1432的一部分、金屬蓋1445的水平部分1445b、以及金屬蓋1445的垂直部分1445a的一部分。金屬蓋1445的垂直部分1445a的剩餘部分形成導電圍欄1446。
圖14B所示的結構類似於圖10B所示的結構，相應地，類似於圖10C至10H的後續工藝可以在圖14B所示的結構上進行，在此不再贅述。
雖然結合了圖3A至3G、圖4A至4D、圖6A至6B、圖7A至7B、圖10A至10H、圖11A至11D、圖13A至13B和圖14A至14B來說明半導體器件的製造工藝，本領域技術人員可以理解，可在不背離本發明範圍的情況下對所述工藝進行修改和調整。
本文的討論包括許多說明性附圖，這些說明性附圖顯示了半導體器件的各個部分及其製造方法。為了說明清楚起見，這些圖並未顯示每個示例元件的所有方面。本文提供的任何示例元件和/或方法可以與本文提供的任何或所有其他元件和/或方法共用任何或所有特徵。
本文已經參照附圖描述了各種實施例。然而，顯然可以對其進行各種修改和改變，並且可以實施另外的實施例，而不背離如所附申請專利範圍中闡述的本發明的更廣泛範圍。此外，通過考慮說明書和本文公開的本發明的一個或多個實施例的實踐，其他實施例對於本領域技術人員將是明顯的。因此，本申請和本文中的實施例旨在僅被認為是示例性的，本發明的真實範圍和精神由所附示例性申請專利範圍的列表指示。
100:半導體器件 110:基底 110a:基底頂面 110b:基底底面 115:重分佈結構（RDS） 122:電子部件 124:電子部件 126:電子部件 132:底部密封劑 132a:頂面 132b:底面 132c:凹陷部分 134:頂部密封劑 142:內部遮罩層 142c:內部遮罩層的側面的一部分 144:外部遮罩層 310:基底 322:電子部件 332:底部密封劑 334:頂部密封劑 335:空腔 341:遮罩材料 342:內部遮罩層 344:外部遮罩層 372:研磨機 374:鋸片 410:基底 422:電子部件 432:底部密封劑 435:空腔 441:遮罩材料 442:內部遮罩層 472:研磨機 500:半導體器件 510:基底 522:電子部件 524:電子部件 526:電子部件 532:底部密封劑 534:頂部密封劑 542:內部遮罩層 544:外部遮罩層 546:導電圍欄 610:基底 622:電子部件 632:底部密封劑 635:空腔 645:金屬牆 646:導電圍欄 710:基底 722:電子部件 732:底部密封劑 735:空腔 745:金屬蓋 745a:垂直部分 745b:水平部分 746:導電圍欄 800:半導體器件 810:基底 810a:基底頂面 810b:基底底面 822:電子部件 824:電子部件 826:電子部件 832:底部密封劑 834:頂部密封劑 834a:頂面 834b:底面 834c:凹陷部分 842:內部遮罩層 842c:內部遮罩層的側面的一部分 844:外部遮罩層 1010:基底 1022:電子部件 1032:底部密封劑 1034:頂部密封劑 1042:內部遮罩層 1044:外部遮罩層 1072:研磨機 1074:鋸片 1080:光罩 1082:開口 1110:基底 1122:電子部件 1132:底部密封劑 1141:遮罩材料 1142:內部遮罩層 1172:研磨機 1200:半導體器件 1210:基底 1222:電子部件 1224:電子部件 1226:電子部件 1232:底部密封劑 1234:頂部密封劑 1242:內部遮罩層 1244:外部遮罩層 1246:導電圍欄 1310:基底 1322:電子部件 1332:底部密封劑 1345:金屬牆 1346:導電圍欄 1372:研磨機 1410:基底 1422:電子部件 1432:底部密封劑 1445:金屬蓋 1445a:垂直部分 1445b:水平部分 1446:導電圍欄 1472:研磨機
本文引用的附圖構成說明書的一部分。附圖中所示的特徵僅圖示了本申請的一些實施例，而不是本申請的所有實施例，除非詳細描述另有明確說明，並且說明書的讀者不應做出相反的暗示。
圖1是根據本申請的一個實施例的半導體器件的截面圖。
圖2是圖1中示出的半導體器件的一部分的透視圖。
圖3A至圖3G是示出了根據本申請的一個實施例的半導體器件的製造方法的各個步驟的截面圖。
圖4A至圖4D是示出了根據本申請的另一個實施例的半導體器件的製造方法的各個步驟的截面圖。
圖5是根據本申請的另一個實施例的半導體器件的截面圖。
圖6A至圖6B是示出了根據本申請的另一個實施例的半導體器件的製造方法的各個步驟的截面圖。
圖7A至圖7B是示出了根據本申請的另一個實施例的半導體器件的製造方法的各個步驟的截面圖。
圖8是根據本申請的另一個實施例的半導體器件的截面圖。
圖9是圖8中示出的半導體器件的一部分的透視圖。
圖10A至圖10H是示出了根據本申請的一個實施例的半導體器件的製造方法的各個步驟的截面圖。
圖11A至圖11D是示出了根據本申請的另一個實施例的半導體器件的製造方法的各個步驟的截面圖。
圖12是根據本申請的另一個實施例的半導體器件的截面圖。
圖13A至圖13B是示出了根據本申請的另一個實施例的半導體器件的製造方法的各個步驟的截面圖。
圖14A至圖14B是示出了根據本申請的另一個實施例的半導體器件的製造方法的各個步驟的截面圖。
在整個附圖中將使用相同的附圖標記來表示相同或相似的部分。
100:半導體器件
110:基底
110a:基底頂面
110b:基底底面
115:重分佈結構(RDS)
122:電子部件
124:電子部件
126:電子部件
132:底部密封劑
132a:頂面
132b:底面
132c:凹陷部分
134:頂部密封劑
142:內部遮罩層
142c:內部遮罩層的側面的一部分
144:外部遮罩層

Claims (15)

  1. 一種半導體器件，其特徵在於，所述半導體器件包括： 一基底，所述基底包括基底頂面和基底底面； 一電子部件，所述電子部件安裝於所述基底頂面上； 一底部密封劑，所述底部密封劑設置於所述基底頂面上且包覆所述電子部件； 一頂部密封劑，所述頂部密封劑設置於所述底部密封劑上； 一內部遮罩層，所述內部遮罩層設置於所述底部密封劑與所述頂部密封劑之間，其中所述內部遮罩層在所述基底頂面上的投影覆蓋所述電子部件，所述內部遮罩層具有內部遮罩層側面，且所述內部遮罩層側面的一部分暴露於所述底部密封劑和所述頂部密封劑之外；以及 一外部遮罩層，所述外部遮罩層覆蓋所述底部密封劑與所述頂部密封劑，且與所述內部遮罩層側面的被暴露部分接觸。
  2. 根據請求項1所述的半導體器件，其特徵在於，所述半導體器件進一步包括： 導電圍欄，所述導電圍欄設置於所述基底頂面上，且與所述內部遮罩層接觸。
  3. 根據請求項1所述的半導體器件，其特徵在於，所述底部密封劑包括底部密封劑頂面及底部密封劑底面，所述底部密封劑頂面包括凹陷部分，且所述內部遮罩層設置於所述底部密封劑頂面的所述凹陷部分中。
  4. 根據請求項1所述的半導體器件，其特徵在於，所述頂部密封劑包括頂部密封劑頂面及頂部密封劑底面，所述頂部密封劑底面包括凹陷部分，且所述內部遮罩層設置於所述頂部密封劑底面的所述凹陷部分中。
  5. 根據請求項1所述的半導體器件，其特徵在於，所述電子部件被配置用於提供射頻前端功能。
  6. 根據請求項1所述的半導體器件，其特徵在於，所述頂部密封劑包括環氧樹脂模塑膠，其中所述環氧樹脂模塑膠填充有一種或多種高k介電材料。
  7. 一種用於製造半導體器件的方法，其特徵在於，所述方法包括： 提供封裝件，所述封裝件包括： 基底，所述基底包括基底頂面及基底底面； 電子部件，所述電子部件安裝於所述基底頂面上；和 底部密封劑，所述底部密封劑設置於所述基底頂面上，且包覆所述電子部件； 在所述底部密封劑上形成內部遮罩層，其中所述內部遮罩層在所述基底頂面上的投影覆蓋所述電子部件； 在所述底部密封劑和所述內部遮罩層上形成頂部密封劑； 使所述內部遮罩層的側面的一部分暴露於所述底部密封劑和所述頂部密封劑之外；以及 形成外部遮罩層，以覆蓋所述底部密封劑和所述頂部密封劑，且與所述內部遮罩層的側面的被暴露部分接觸。
  8. 根據請求項7所述的方法，其特徵在於，在所述底部密封劑上形成所述內部遮罩層包括： 移除所述底部密封劑厚度的一部分以在所述底部密封劑中形成空腔，其中所述空腔位於所述電子部件上方的位置處；以及 在所述底部密封劑的所述空腔中形成所述內部遮罩層。
  9. 根據請求項8所述的方法，其特徵在於，在所述底部密封劑的所述空腔中形成所述內部遮罩層包括： 在所述底部密封劑上以及所述空腔內形成遮罩材料；以及 研磨所述遮罩材料和所述底部密封劑，以移除所述空腔之外的所述遮罩材料。
  10. 根據請求項8所述的方法，其特徵在於，在所述底部密封劑的所述空腔內形成所述內部遮罩層包括： 在所述底部密封劑的所述空腔中分配遮罩材料；以及 研磨所述遮罩材料和所述底部密封劑以在所述空腔中形成所述內部遮罩層。
  11. 根據請求項7所述的方法，其特徵在於，在所述底部密封劑上形成所述內部遮罩層包括： 在所述底部密封劑上形成光罩； 在所述光罩中形成開口以暴露所述底部密封劑，其中所述開口位於所述電子部件上方的位置處；以及 在所述光罩的所述開口中形成所述內部遮罩層。
  12. 根據請求項11所述的方法，其特徵在於，在所述光罩的所述開口中形成所述內部遮罩層包括： 在所述光罩上以及所述開口中沉積遮罩材料；以及 移除所述光罩和所述開口之外的所述遮罩材料。
  13. 根據請求項7所述的方法，其特徵在於，在所述底部密封劑上形成所述內部遮罩層包括： 在所述底部密封劑上形成遮罩材料；以及 移除預定區域之外的所述遮罩材料，其中所述預定區域位於所述電子部件上方的位置處。
  14. 根據請求項7所述的方法，其特徵在於，所述封裝件還包括設置於所述基底頂面上的導電圍欄，且所述內部遮罩層與所述導電圍欄接觸。
  15. 根據請求項7所述的方法，其特徵在於，使所述內部遮罩層的側面的一部分暴露於所述底部密封劑和所述頂部密封劑之外包括： 將所述基底分割成多個單獨的器件以將所述內部遮罩層的側面的一部分暴露於所述底部密封劑和所述頂部密封劑之外。
TW112117217A 2022-05-18 2023-05-09 半導體器件及其製造方法 TW202401708A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN2022105480616 2022-05-18
CN202210548061.6A CN117133754A (zh) 2022-05-18 2022-05-18 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
TW202401708A true TW202401708A (zh) 2024-01-01

Family

ID=88856931

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112117217A TW202401708A (zh) 2022-05-18 2023-05-09 半導體器件及其製造方法

Country Status (4)

Country Link
US (1) US20230411304A1 (zh)
KR (1) KR20230161878A (zh)
CN (1) CN117133754A (zh)
TW (1) TW202401708A (zh)

Also Published As

Publication number Publication date
US20230411304A1 (en) 2023-12-21
CN117133754A (zh) 2023-11-28
KR20230161878A (ko) 2023-11-28

Similar Documents

Publication Publication Date Title
US10440819B2 (en) Fan-out wafer level packages having preformed embedded ground plane connections
KR20230034994A (ko) 반도체 장치 및 그 제조 방법
US8093690B2 (en) Chip package and manufacturing method thereof
US8368185B2 (en) Semiconductor device packages with electromagnetic interference shielding
US10381312B2 (en) Semiconductor package and method of manufacturing the same
US9054115B2 (en) Methods for fabricating an overmolded semiconductor package with wirebonds for electromagnetic shielding
TWI750247B (zh) 半導體裝置以及其製造方法
TWI553825B (zh) 堆疊式封裝模組與其製造方法
TWI550763B (zh) 半導體元件以及形成自預先構建的柱狀框架的３ｄ電感之方法
WO2008027888A2 (en) Radio frequency and electromagnetic interference shielding
TWI744572B (zh) 具有封裝內隔室屏蔽的半導體封裝及其製作方法
US20170294412A1 (en) Semiconductor package and manufacturing method thereof
US20220028838A1 (en) Double-sided integrated circuit module having an exposed semiconductor die
EP3660887A1 (en) Method for forming a semiconductor package
TW202401708A (zh) 半導體器件及其製造方法
WO2021143242A1 (zh) 封装结构及其制备方法
US20180240738A1 (en) Electronic package and fabrication method thereof
CN107946267B (zh) 一种芯片结构及制作方法
US20240120268A1 (en) Method for forming a shielding layer on a semiconductor device
TWI843373B (zh) 電子封裝件及其製法
US20240055367A1 (en) Method for forming a partial shielding for an electronic assembly
US20240222290A1 (en) Electronic package and manufacturing method thereof
US20240055368A1 (en) Semiconductor devices with pyramidal shielding and method for making the same
WO2019109600A1 (zh) 集成电路模组结构及其制作方法
CN106803487A (zh) 封装装置及其导线架及导线架的制作方法