TW202349384A - 半導體裝置及記憶體裝置的製造方法 - Google Patents

半導體裝置及記憶體裝置的製造方法 Download PDF

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黃家恩
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Abstract

一種半導體裝置包括記憶體結構，該記憶體結構包含複數個第一記憶體單元。該半導體裝置包括設置在該記憶體結構旁邊且包含第一監控器圖案的測試結構。沿第一橫向方向排列的該些第一記憶體單元分別具有沿垂直方向延伸的複數個第一通道膜，且共用沿垂直方向及第一橫向方向延伸的第一鐵電膜。該第一監控器圖案包括：(a)沿垂直方向及第一橫向方向延伸的第二通道膜；及(b)沿垂直方向及第一橫向方向延伸的第二鐵電膜。

Description

半導體記憶體裝置及其製造方法
無
由於各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度不斷提高，半導體工業經歷快速增長。在大多數情況下，整合密度的這種提高來自於最小特徵尺寸的連續降低，此舉允許將更多元件整合至給定區域。
無
以下揭示內容提供用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為便於描述，本文中可使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如附圖中繪示的一個元件或特徵與另一元件或特徵的關係。除附圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
鐵電材料係指在沒有施加電場的情況下顯示出電荷自發極化的材料。鐵電材料內電荷的淨極化P在最小能量狀態下不為零。因此，材料產生自發的鐵電極化，且鐵電材料在兩個相對表面上積累相反極性類型的表面電荷。鐵電材料的極化P作為施加電壓V的函數顯示滯後。鐵電材料的剩餘極化及矯頑場的乘積為表徵鐵電材料有效性的度量。
鐵電記憶體裝置為含有用於存儲資訊的鐵電材料的記憶體裝置。鐵電材料充當記憶體裝置的記憶體材料。鐵電材料的偶極矩在兩個不同的方向上程式化(例如，根據晶格中的原子位置，諸如氧及/或金屬原子位置，「向上」或「向下」極化位置)，取決於施加至鐵電材料的電場的極性以將資訊存儲在鐵電材料中。鐵電材料的偶極矩的不同定向可藉由鐵電材料的偶極矩產生的電場來偵測。
非揮發性記憶體裝置即使在未通電時亦保留存儲在其中的資料。其中記憶體單元製造在基板上的單層中的二維非揮發性記憶體裝置在提高整合度方面已達到實體極限。在這點上，已提出其中記憶體單元在基板上沿垂直方向堆疊的三維(three-dimensional，3D)非揮發性記憶體裝置。通常，3D非揮發性記憶體裝置包括其記憶體單元的至少一些特徵，該些特徵延伸超過二維。因此，3D記憶體裝置可以允許其各種記憶體單元垂直堆疊或相互整合。
本揭示內容提供利用鐵電材料作為其記憶體材料的3D記憶體裝置的各種實施例。在各種實施例中，3D記憶體裝置可以具有佈置為2D記憶體陣列的多個記憶體單元。這種2D記憶體陣列的記憶體單元可以具有用作相應閘極的沿垂直方向及橫向方向延伸的字元線(word line，WL)結構，及用作相應汲極的位元線(bit line，BL)結構，及作為相應源極的沿垂直方向延伸的源極線(source line，SL)結構。此外，記憶體單元可以具有與WL結構平行延伸(例如，沿垂直方向及橫向方向延伸)的鐵電膜及通道膜。因此，許多這種2D記憶體陣列可以垂直堆疊在彼此之上以形成3D記憶體裝置(或陣列)。
在各種實施例中，藉由利用這種3D結構，可以更有效地監測記憶體單元的鐵電膜的特性。例如，設置在2D記憶體陣列(有時稱為記憶體結構)旁邊，可以形成測試結構，除電隔離的通道膜之外，該測試結構與記憶體結構基本相似。測試結構可以與記憶體結構同時形成，這允許測試結構模擬形成在記憶體結構內的各種物理特徵(例如，WL結構、鐵電膜、SL結構、BL結構)。因此，可以基於與形成在測試結構內的鐵電膜相關聯的PV曲線來準確地監測與形成在記憶體結構內的鐵電膜相關聯的極化電壓(polarization-voltage，PV)曲線。這種PV曲線有時稱為鐵電滯後曲線或回線，通常用於判定鐵電記憶體單元/裝置的各種特性。例如，基於監測到的PV曲線，可以快速識別與記憶體結構內形成的鐵電膜相關聯的任何缺陷(例如，PV訊窗不夠大等)。
第1A圖繪示根據各種實施例的包括記憶體系統100及主機102的方塊圖。記憶體系統100可包括與主機102 (例如，移動計算裝置)相接的非揮發性記憶體系統。在一些實施例中，記憶體系統100可嵌入主機102內。在一些實施例中，記憶體系統100可包括記憶體卡。如圖所展示，記憶體系統100包括記憶體晶片控制器104及記憶體晶片106。儘管展示單一記憶體晶片106，但記憶體系統100可包括任何數量的記憶體晶片(例如，四個、八個或一些其他數量的記憶體晶片)，而仍然在本揭示內容的範圍內。記憶體晶片控制器104可以自主機102接收資料及命令，且將記憶體晶片資料提供至主機102。
記憶體晶片控制器104可包括一或多個狀態機、頁面暫存器、SRAM及用於控制記憶體晶片106的操作的控制電路。一或多個狀態機、頁面暫存器、靜態隨機存取記憶體(static random access memory，SRAM)及用於控制記憶體晶片106的操作的控制電路有時可稱為管理或控制電路。管理或控制電路可促進一或多個記憶體陣列操作，諸如形成、擦除、程式化及讀取操作。
在一些實施例中，用於促進一或多個記憶體陣列操作的管理或控制電路(或管理或控制電路的一部分)可整合在記憶體晶片106內。記憶體晶片控制器104及記憶體晶片106可佈置在單一積體電路上。在其他實施例中，記憶體晶片控制器104及記憶體晶片106可佈置在不同的積體電路上。在一些情況下，記憶體晶片控制器104及記憶體晶片106可整合在系統板、邏輯板或印刷電路板(printed circuit board，PCB)上。
記憶體晶片106包括記憶體核心控制電路108及記憶體核心110。在各種實施例中，記憶體核心控制電路108可包括用於控制記憶體核心110內的記憶體塊(或陣列)的選擇的邏輯，例如，控制用於將特定記憶體陣列偏置至讀取或寫入狀態的電壓基準的產生、產生列位址及行位址、測試記憶體塊的記憶體膜(例如，鐵電膜)，這些將在以下進一步詳細討論。
記憶體核心110可包括非揮發性記憶體單元的一或多個二維陣列或非揮發性記憶體單元的一或多個三維陣列。在實施例中，記憶體核心控制電路108及記憶體核心110佈置在單一積體電路上。在其他實施例中，記憶體核心控制電路108 (或記憶體核心控制電路108的一部分)及記憶體核心110可佈置在不同的積體電路上。
當主機102向記憶體晶片控制器104發送指示主機102需要自記憶體系統100讀取資料或向記憶體系統100寫入資料的指令時，可以啟動例示性記憶體操作。在寫入(或程式化)操作時，主機102將向記憶體晶片控制器104發送寫入命令及待寫入資料。待寫入資料可由記憶體晶片控制器104緩存，且可與待寫入資料相對應地產生糾錯碼(error correcting code，ECC)資料。允許偵測及/或糾正在傳輸或存儲期間發生的資料錯誤的ECC資料可寫入記憶體核心110或存儲在記憶體晶片控制器104內的非揮發性記憶體中。在實施例中，記憶體晶片控制器104內的電路產生資料且糾正資料錯誤。
記憶體晶片控制器104可以控制記憶體晶片106的操作。在一個實例中，在向記憶體晶片106發出寫入操作之前，記憶體晶片控制器104可檢查狀態暫存器以確保記憶體晶片106能夠接受待寫入資料。在另一實例中，在向記憶體晶片106發出讀取操作之前，記憶體晶片控制器104可預先讀取與待讀取資料相關聯的附加資訊。附加資訊可包括與待讀取資料相關聯的ECC資料或指向記憶體晶片106內的新記憶體位置的重定向指針，在該新記憶體位置中讀取所請求的資料。一旦記憶體晶片控制器104啟動讀取或寫入操作，記憶體核心控制電路108可為記憶體核心110內的字元線及位元線產生適當的偏置電壓，且產生適當的記憶體塊、列位址及行位址。
第1B圖繪示根據各種實施例的記憶體核心控制電路108的一個例示性方塊圖。如圖所展示，記憶體核心控制電路108包括位址解碼器120、用於第一存取線的電壓產生器122、用於第二存取線的電壓產生器124、用於參考訊號的訊號產生器126及用於測試記憶體膜的訊號產生器128 (下文更詳細地描述)。在一些實施例中，存取線可包括字元線(word line，WL)結構、位元線(bit line，BL)結構、源極/選擇線(source/select line，SL)結構或其組合。此外，第一存取線可包括用於將非揮發性記憶體單元置於選定狀態的選定WL結構、選定BL結構及/或選定SL結構；且第二存取線可包括用於將非揮發性記憶體單元置於未選擇狀態的未選擇WL結構、未選擇BL結構及/或未選擇SL結構。
根據各種實施例，位址解碼器120可以產生記憶體塊位址，以及用於特定記憶體塊的列位址及行位址。用於第一存取線的電壓產生器(或電壓調節器) 122可包括用於產生第一(例如，選定的)存取線電壓的一或多個電壓產生器。用於第二存取線的電壓產生器124可包括用於產生第二(例如，未選擇的)存取線電壓的一或多個電壓產生器。用於參考訊號的訊號產生器126可包括用於產生參考電壓及/或電流訊號的一或多個電壓及/或電流產生器。用於測試記憶體膜的訊號產生器128可以產生掃描電壓(例如，在特定時間段內掃描的電壓訊號)，以施加在選定的WL上以測試記憶體塊的鐵電膜，這將在如下進一步詳細討論。
第1C圖至第1E圖繪示根據各種實施例的記憶體核心110的例示性組織。記憶體核心110包括多個記憶體組，且每一記憶體組包括多個記憶體塊。儘管揭示例示性記憶體核心組織，其中記憶體組各自包括記憶體塊，且記憶體塊各自包括一組非揮發性記憶體單元(佈置為記憶體陣列或子陣列)，但亦可以使用其他組織或分組，同時保持在本揭示內容的範圍內。
第1C圖繪示根據各種實施例的記憶體核心110的例示性方塊圖。如圖所展示，記憶體核心110包括記憶體組130、132等。應理解，記憶體核心100可包括任意數量的記憶體組，同時保持在本揭示內容的範圍內。例如，記憶體核心可僅包括單一記憶體組或複數個記憶體組(例如，16個或其他數量的記憶體組)。
第1D圖繪示根據各種實施例的第1C圖所展示的記憶體組之一(例如，130)的例示性方塊圖。如圖所展示，記憶體組130包括記憶體塊(或結構) 140、141、142、143、144、145、146及147，分別對應於記憶體塊140至147的測試結構140A、141A、142A、143A、144A、145A、146A及147A，及讀取/寫入電路148。應理解，記憶體組130可包括任何數量的記憶體塊/結構(及任何相應數量的測試結構)，同時保持在本揭示內容的範圍內。例如，記憶體組可包括一或多個記憶體塊(例如，每一記憶體組中有32個或其他數量的記憶體塊)。讀取/寫入電路148可包括用於讀取及寫入記憶體塊140至147內的記憶體單元的電路。此外，儘管一個測試結構對應於第1D圖所繪示的實例中的每一記憶體塊，但應理解，任意數量的測試結構可以對應於一個記憶體塊，同時保持在本揭示內容的範圍內。
在各種實施例中，測試結構140A至147A連同相應的記憶體塊140至147可形成在單一晶粒(例如，單片化或切割晶粒)上。每一測試結構可實體地設置在相應記憶體塊旁邊。例如，在第1D圖中，測試結構140A可沿記憶體塊140的一側實體地設置。然而，應理解，測試結構可以任一其他方式實體地設置在相應記憶體塊旁邊。在一個態樣中，測試結構可設置在隔離區域中，該隔離區域用以電隔離含有相應記憶體塊的一或多個功能塊。在另一態樣中，測試結構可設置在功能塊內及含在功能塊中的一或多個邏輯電路(例如，邏輯閘、反相器、環形振盪器、開關等)之間，亦可包括相應的記憶體塊。
在一些其他實施例中，測試結構可能不存在於單一晶粒(例如，單片化或切割晶粒)上。例如，儘管記憶體核心(例如，110)的記憶體塊形成在晶圓上方的特定晶粒上，但相應的測試結構可以沿晶圓上方的劃線形成。劃線(有時稱為切口或框架)為晶圓中的區域，用於在晶圓處理結束時分割或以其他方式分離各個晶粒。在該些實施例中，測試結構可能不存在於單一晶粒上。
在一些實施例中，讀取/寫入電路148可在記憶體組中的複數個記憶體塊之間共用。這允許減小晶片面積，因為可使用單組讀取/寫入電路148來支持複數個記憶體塊。然而，在一些實施例中，可在特定時間僅將單一記憶體塊電耦合至讀取/寫入電路148，以避免訊號衝突。在一些實施例中，讀取/寫入電路148可用於將一或多頁資料寫入記憶體塊140~147 (或記憶體塊的子集)。記憶體塊140~147內的非揮發性記憶體單元可允許直接改寫頁(亦即，表示頁或一部分頁的資料可寫入記憶體塊140~147而不需要在寫入資料之前對非揮發性記憶體單元執行的擦除或複位操作)。
在一些情況下，讀取/寫入電路148可用於將特定的非揮發性記憶體單元程式化為處於複數個(例如，2、3等)資料狀態之一。例如，特定的非揮發性記憶體單元可包括單級或多級非揮發性記憶體單元。在一個實例中，讀取/寫入電路148可以跨特定非揮發性記憶體單元施加第一電壓差(例如，2 V)以將特定非揮發性記憶體單元程式化至該些資料狀態的第一狀態，或跨特定非揮發性記憶體單元施加小於第一電壓差的第二電壓差(例如，1 V)，以將特定非揮發性記憶體單元程式化至方式個資料狀態的第二狀態。
第1E圖繪示根據各種實施例的第1D圖的記憶體組130的記憶體塊之一(例如，140)的例示性方塊圖。如圖所展示，記憶體塊140包括記憶體陣列(或有時稱為記憶體子陣列) 150、列解碼器152及行解碼器154。如本文所揭示，記憶體陣列150可包括連續的一組非揮發性記憶體單元，每一非揮發性記憶體單元可以經由存取線的相應組合(例如，連續WL結構之一、連續BL結構之一及連續SL結構之一的組合)來存取。在一些實施例中，該些存取線有時可稱為記憶體塊的介面部分。記憶體陣列150可包括一或多層非揮發性記憶體單元。記憶體陣列150可包括二維記憶體陣列或三維記憶體陣列。介面部分可形成在記憶體陣列150內，這將在下文更詳細地展示及討論。
列解碼器152可以在適當時(例如，當讀取或寫入記憶體陣列150中的非揮發性記憶體單元時)解碼列位址且選擇特定的WL結構。行解碼器154可解碼行位址且選擇記憶體陣列150中的一或多個BL結構/SL結構以電耦合至讀取/寫入電路，諸如第1D圖中的讀取/寫入電路148。作為非限制性實例，WL結構的數量在每一記憶體層4K的範圍內，BL結構/SL結構的數量在每一記憶體層1K的範圍內，且記憶體層的數量為4，這呈現含在(記憶體塊140的)記憶體陣列150中的約16M非揮發性記憶體單元。繼續相同的實例，對應於記憶體塊140的測試結構(例如，140A)可包括相似數量的WL結構(例如，4K)及相似數量的記憶體層(例如，4)，但BL結構/SL結構的數量要少得多(在某些實施方式中)，這可以允許測試結構佔據優化的空間。
第2圖繪示根據本揭示內容的各種實施例的一部分記憶體塊(例如，記憶體陣列部分)及其相應的測試結構的透視圖。在以下討論中，記憶體塊140 (及其相應的測試結構140A)選擇為代表性實例。應理解，本文所揭示的其他記憶體塊(及相應的測試結構)與記憶體塊140 (及測試結構140A)基本相似，因此不再重複討論。此外，簡化第2圖的透視圖，因此，應理解，任何各種其他特徵/組件亦可包括在第2圖中，同時保持在本揭示內容的範圍內。例如，未展示形成在記憶體塊140上方的用於選路BL結構及SL結構的多個互連結構。
如圖所展示，記憶體塊140包括記憶體陣列(或子陣列) 150的實現，在本文中稱為記憶體陣列202。第2圖所展示的該記憶體陣列202包括形成在一個記憶體層內的多個記憶體單元，例如形成2D記憶體陣列。應理解，任何數量的此類記憶體層可彼此堆疊(例如，沿Z方向)以形成3D記憶體陣列。每一記憶體單元可包括橫向延伸的WL結構，用作閘極以經由垂直延伸的鐵電膜(設置在通道膜的一側)及通道膜在另一側來控制垂直延伸的通道膜，與一對垂直延伸的SL結構及BL結構電接觸，下文將進一步詳細討論。
例如，記憶體陣列202包括多個WL結構204A、204B、204C及204D，各自沿Y方向延伸。此外，WL結構204A~204D可以各自具有在截面上呈十字形的至少一部分，例如，具有跨X方向及Y方向延伸的水平部分及跨Z方向及Y方向延伸的垂直部分。該些水平及垂直部分可以相互橫穿。記憶體陣列202進一步包括沿Y方向及Z方向延伸的多個鐵電膜，例如206A、206B等。如圖所展示，WL結構204A~204D中的每一者可以經由相應的水平部分與兩個這種鐵電膜接觸。記憶體陣列202進一步包括沿Y方向及Z方向延伸的多個通道膜，例如208A、208B、208C、208D、208E、208F等。如圖所展示，WL結構204A~204D中的每一者可以經由兩個耦合的鐵電膜206A及206B電耦合至多個這種的通道膜。在一些實施例中，佈置在對應WL結構的任一側的通道膜彼此實體及電隔離。記憶體陣列202進一步包括多對BL結構210及SL結構212，各自沿Z方向延伸。如圖所展示，每一通道膜(例如，208D)在耦合至WL結構的相對側上與相應的一對BL結構210及SL結構212接觸。
記憶體陣列202的記憶體單元可界定為WL結構之一(例如204)、鐵電膜的一部分(例如206A、206B)、通道膜之一(例如208A~208F)及一對SL結構212及BL結構210之一的組合。這種記憶體單元可以實現為具有閘極、閘極氧化物/介電層、半導體通道、源極及汲極的電晶體結構(有時稱為「單電晶體(one-transistor，1T)結構」)。WL結構、鐵電膜、通道膜、BL結構及SL結構可分別用作記憶體單元的閘極、閘極介電層、半導體通道、汲極及源極。
在各種實施例中，可同時形成測試結構140A及記憶體塊140。同樣地，測試結構140A可基本上類似於記憶體塊140，不同之處在於，通道膜可以各自形成為連續整合層。例如，測試結構140A亦包括WL結構(例如，224A、224B、224C、224D等)、鐵電膜(例如，226A、226B等)、通道膜(例如，228A、228B等)、BL結構(例如，230)及SL結構(例如，232)。WL結構224A~224D、鐵電膜226A、226B、BL結構230及SL結構232可以分別基本上類似於WL結構204A~204D、鐵電膜206A、206B、BL結構210及SL結構212，因此，不再重複討論。與記憶體塊140不同，通道膜228A、228B可沿Y方向連續延伸，而不像通道膜208A~208F那樣分割成離散部分。
在各種實施例中，測試結構140A用以(例如，藉由同時形成)模擬記憶體塊140的各種元件。作為非限制性實例，WL結構224A~224D或WL結構224A~224D中的一或多個選定WL結構可施加有掃描電壓(例如，經由用於測試第1B圖的記憶體膜128的訊號產生器)，其中BL結構230及SL結構232接地。因此，可以導出鐵電膜226A、226B的極化電壓(polarization-voltage，PV)曲線。由於測試結構140A的鐵電膜226A、226B與記憶體塊140的鐵電膜226A、226B同時形成，鐵電膜226A、226B的PV曲線可以由鐵電膜226A、226B的PV曲線準確地監測或模擬。
參看第3圖，描繪根據一些實施例的與鐵電膜226A、226B相關聯的該PV曲線(例如，300)。跨鐵電膜的電極施加矯頑電壓(亦即，V C)可能導致鐵電膜的極化。例如，矯頑電壓可作為掃描電壓施加在相應的WL結構(例如，224A~224D)及相應的BL/SL結構(例如，230及232)上。電壓軸302可以任何電壓為中心，但在一些實施例中將以0伏為中心，且因此參看第3圖。向鐵電膜施加正電壓(例如，向WL結構施加正電壓，其中BL/SL結構接地)，諸如V C304，可以使裝置的極化飽和，如PV曲線300上的飽和點314所示，使得附加電壓可能不會導致實質上的附加極化。另一電壓(例如，兩倍於V C幅值的電壓)可能會導致鐵電膜的介電特性的擊穿(亦即，有時稱為擊穿電壓(V BD))。在一些實施例中，V BD可能非常接近V C。在一些實施例中，飽和點314的電壓可超過V BD的電壓，其中可以選擇振幅小於飽和電壓的V C，以避免擊穿鐵電膜。在V BD超過飽和電壓的一些實施例中，可選擇超過飽和點314的電壓幅值的V C。向上調整施加的V C304 (亦即，接近或超過飽和點314)可確保裝置的完全極化(這可能導致性能及/或可靠性提高)，且向下調整所施加的V C304的幅度(亦即，增加與V BD的裕度)可增加裝置壽命(例如，可避免電遷移故障)。
在(例如，藉由將電壓施加至設置在膜的相對側上的兩個電極)將V C304施加至鐵電膜之後，可自鐵電膜中移除V C。例如，可以打開電路，且沿兩個電極設置的電荷可逐漸洩漏以使電壓標準化，或者可將鐵電膜接地(亦即，可對其施加接地電壓)。在達到基態時，PV曲線300可鬆弛至極化點312 (亦即，沿PV曲線300的上表面310)。施加更低或更高的電壓可能會導致稍微更低或更高的極化。因此，施加複數個V C幅值可導致沿極化軸308的複數個相應的正極化點312值。複數個離散位元值或連續值(例如，用於產生隨機數的類比值或未界定值)可存儲在鐵電膜上。在一些實施例中，可以將電壓施加至鐵電膜的時間不足以完成極化，因此亦可控制極化。
當處於鬆弛(例如，接地)狀態時，施加負V C306可以將鐵電膜極化至負極化點322。在一些實施例中，負極化點322及正極化點312可以分別對應於邏輯「1」及邏輯「0」。在一些實施例中，鐵電膜可以為對稱的或基本上對稱的，其中V C304及–V C306的幅值可以相等或基本上相等，而在其他實施例中，V C304的幅值可以基本上高於或低於–V C306的幅值。在一些這種實施例中，V C可以直接施加至鐵電膜，V C304與–V C306之間的幅值差異可能由鐵電膜的固有特性導致。替代地或附加地，V C304與–V C306之間的不對稱可能為附加電路元件的結果，諸如V C304或–V C306可施加至的附加電路元件，諸如電流感測電阻器、電容器、保護二極體。儘管V C304及–V C306的幅值可變化且可包含許多值，但V C可以在本文中泛指，以涉及可用於調整鐵電膜的極化的任何矯頑電壓(例如，正或負值)。
有利地，若在記憶體塊140的鐵電膜中存在任何缺陷，則可以經由(鐵電膜226A、226B的)這樣的模擬PV曲線來識別。例如，經由模擬PV曲線，可以快速識別記憶體塊140的對應PV曲線中的任何缺陷(例如，PV訊窗不足)。此外，藉由以這種三維方式形成記憶體單元，WL結構與鐵電膜之間的接觸面積可以靈活且顯著增加，從而可以更準確地監測PV曲線。例如，藉由形成具有一或多個交叉的WL結構(亦即，添加一或多個記憶體層)，WL結構與相應的鐵電膜之間的接觸區域可以(例如，垂直)擴展，這將關於第18圖更詳細地討論。
第4圖繪示根據本揭示內容的各種實施例的用於形成記憶體裝置的方法400的流程圖。例如，可以執行方法400的至少一些操作(或步驟)以製造、製備或以其他方式形成具有記憶體結構及相應測試結構的記憶體裝置。根據各種實施例，記憶體結構及測試結構可以藉由執行方法400的操作同時形成。記憶體結構及測試結構中的每一者包括多個鐵電膜，每一鐵電膜電耦合在閘極(例如，實現為WL結構)與進一步耦合至源極(例如，實現為SL結構)及汲極(例如，實現為BL結構)的通道膜。
方法400僅為實例，且不旨在限制本揭示內容。因此，應理解，可以在第4圖的方法400之前、期間及之後提供附加操作，且其他一些操作在此僅作簡要繪示。在一些實施例中，方法400的操作可與例示性記憶體裝置500在各個製造階段的透視圖相關聯，分別如第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A及第13B圖所展示。第5A圖至第13A圖可對應於用以形成測試結構(例如，第2圖的140A)的記憶體裝置500的第一部分，而第5A圖至第13B圖可對應於用以形成由測試結構監控的對應記憶體結構(例如，第2圖的140)的記憶體裝置500的第二部分。
簡而言之，方法400開始於操作402：在基板上方提供一或多個絕緣層及一或多個犧牲層的堆疊。方法400繼續至操作404：形成多個WL溝槽。方法400繼續至操作406：經由WL溝槽部分蝕刻犧牲層。方法400繼續至操作408：形成多個WL結構。方法400繼續至操作410：形成多個通道溝槽。方法400繼續至操作412：在通道溝槽中形成多個鐵電膜及多個通道膜。方法400繼續至操作414：圖案化用於記憶體結構的通道膜且保留用於測試結構的通道膜。方法400繼續至操作416：形成多個BL結構及SL結構。方法400繼續至操作418：形成多個互連結構。
對應於第4圖的操作402，第5A圖及第5B圖分別繪示根據各種實施例的在各個製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中堆疊502A形成在基板501上方，且堆疊502B形成在基板501上方。第一部分及第二部分可以分別形成在基板501的第一區域及第二區域上。在以下討論中，第一部分及第一區域可以互換使用，且第二部分及第二區域可以互換使用。可以同時對第一部分及第二部分執行操作402，例如，堆疊502A及堆疊502B可以同時形成在基板501上。
基板501可為可以(例如，用p型或n型摻雜劑)摻雜或未摻雜的半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等。基板501可為晶圓，諸如矽晶圓。通常，SOI基板包括形成在絕緣層上的半導體材料層。絕緣層可為例如埋氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層設置在基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板501的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AllnAs、AlGaAs、GainAs、GainP及/或GainAsP；或其組合。其他材料在本揭示內容的範圍內。例如，基板501可包括用作設置在半導體基板上方的蝕刻終止層的絕緣材料(例如，氮化矽(SiN))。
堆疊502A/B包括多個絕緣層504及多個犧牲層506，沿垂直方向(例如，Z方向)交替堆疊在基板501上。儘管在第5A圖及第5B圖的所繪示的實施例中展示兩個絕緣層504及一個犧牲層506，應理解，堆疊502A/B可包括交替設置在彼此之上的任意數量的絕緣層及任意數量的的犧牲層，同時保持在本揭示內容的範圍內。
儘管在第5A圖及第5B圖(及以下圖式)的所繪示的實施例中，堆疊502A/B直接接觸基板501，應理解，堆疊502A/B可以與基板501的頂表面分離。例如，多個(平面及/或非平面)電晶體可形成在基板501上方，且多個金屬化層可形成在基板501與堆疊502A/B之間，每一金屬化層包括電連接至那些電晶體的多個觸點。如本文所使用，交替堆疊的絕緣層504及犧牲層506可以指每一犧牲層506由兩個相鄰的絕緣層504鄰接。絕緣層504之間可具有相同的厚度，或者可具有不同的厚度。犧牲層506之間可具有相同的厚度，或者可具有不同的厚度。堆疊502A/B可以自絕緣層504 (如第5A圖及第5B圖所展示)或犧牲層506 (在一些其他實施例中)開始。
絕緣層504可包括至少一種絕緣材料。可用於絕緣層504的絕緣材料包括但不限於氧化矽(包括摻雜或未摻雜的矽酸鹽玻璃)、氮化矽、氮氧化矽、有機矽酸鹽玻璃(organosilicate glass，OSG)、旋塗介電材料、通常稱為高介電常數(high-k)介電氧化物(例如，氧化鋁、氧化鉿等)的介電金屬氧化物及其矽酸鹽、介電金屬氧氮化物及其矽酸鹽，及有機絕緣材料。其他絕緣材料亦在本揭示內容的範圍內。在一個實施例中，絕緣層504包括氧化矽。
犧牲層506可包括絕緣材料、半導體材料或導電材料。犧牲層506的材料為隨後可以選擇性地移除絕緣層504的材料的犧牲材料。根據各種實施例，夾在相應對的絕緣層504的每一犧牲層506可對應於記憶體層(或位準)，其中可以形成彼此橫向佈置的多個記憶體單元。犧牲層506的非限制性實例包括氮化矽、非晶半導體材料(諸如，非晶矽)及多晶半導體材料(諸如，多晶矽)。在一個實施例中，犧牲層506可為包括氮化矽的間隔物材料層或包括矽或鍺中的至少一者的半導體材料。其他材料在本揭示內容的範圍內。
可以藉由在基板501上方交替沈積絕緣層504及犧牲層506的相應材料來形成堆疊502A/B。在一些實施例中，可以例如藉由化學氣相沈積(chemical vapor deposition，CVD)沈積絕緣層504之一，隨後藉由例如使用CVD或原子層沈積(atomic layer deposition，ALD)沈積犧牲層506之一。形成堆疊502的其他方法在本揭示內容的範圍內。
對應於第4圖的操作404，第6A圖及第6B圖分別繪示根據各種實施例的在各種製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中形成多個WL溝槽602A，且形成多個WL溝槽602B。可以同時對第一部分及第二部分執行操作404，例如，可以同時形成第一部分中的WL溝槽602A及第二部分中的WL溝槽602B。
WL溝槽602A/B形成為沿相同的橫向方向(例如，Y方向)延伸且沿另一橫向方向(例如，X方向)彼此間隔開，亦即，WL溝槽602A/B相互平行。WL溝槽602A及602B可藉由至少一個蝕刻製程來形成，以分別蝕刻堆疊502A及502B的多個部分。用於形成WL溝槽602A/B的蝕刻製程可包括電漿蝕刻製程，該電漿蝕刻製程可以具有一定量的各向異性特性。例如，WL溝槽602A/B可例如藉由在堆疊502A/B的頂表面上沈積光阻劑或其他罩幕層來形成，其中(例如，藉助於微影術、電子束微影術或任何其他合適的微影術製程)圖案對應於罩幕層中界定的WL溝槽602A/B層。在其他實施例中，可使用硬罩幕。
隨後，可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠端電漿蝕刻及其他合適的電漿蝕刻製程、RIE、DRIE)來蝕刻堆疊502A/B，諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合的氣體源可以與鈍化氣體，諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可以用諸如Ar、He、Ne及其他合適的稀釋氣體及其組合的氣體稀釋以形成WL溝槽602A/B。作為非限制性實例，在蝕刻製程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的壓力及0 sccm至5000 sccm的蝕刻氣流。然而，應注意，這些範圍之外的源功率、偏置功率、壓力及流速亦為可以考慮的。在各種實施例中，用於形成WL溝槽602A/B的蝕刻製程蝕刻穿過堆疊502A/B的犧牲層506及絕緣層504中的每一者，使得WL溝槽602A/B中的每一者可以自最頂部的絕緣層504延伸穿過最底部的絕緣層504至基板501，如第6A圖至第6B圖所繪示的實例。
對應於第4圖的操作406，第7A圖及第7B圖分別繪示根據各種實施例的在各種製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中部分地蝕刻堆疊502A的犧牲層(或段) 506，且部分地蝕刻堆疊502B的犧牲層(或段) 506。可以同時對第一部分及第二部分執行操作406，例如，可以同時蝕刻第一部分中的犧牲層506及第二部分中的犧牲層506。
部分地蝕刻犧牲層506的由WL溝槽602A/B曝露的表面(或側壁)，以減小犧牲層506相對於堆疊502A/B中的相應絕緣層504的寬度(例如，沿X方向)。例如，自面向或遠離X方向的曝露表面部分地蝕刻犧牲層506 (有時稱為回蝕製程)，從而減小每一犧牲層506沿X方向的寬度。在一些實施例中，可使用濕式蝕刻製程(例如，氫氟酸蝕刻、緩衝氫氟酸)來蝕刻犧牲層506。在其他實施例中，可以使用電漿蝕刻製程(包括自由基電漿蝕刻、遠端電漿蝕刻及其他合適的電漿蝕刻製程RIE、DRIE)部分地蝕刻犧牲層506的曝露表面，諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3及其他合適的蝕刻氣體源及其組合的氣體源可與鈍化氣體，諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4及其他合適的鈍化氣體及其組合一起使用。此外，對於電漿蝕刻製程，氣體源及/或鈍化氣體可以用諸如Ar、He、Ne及其他合適的稀釋氣體及其組合的氣體稀釋。作為非限制性實例，在蝕刻製程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏置功率、1毫托至5托的壓力及0 sccm至5000 sccm的蝕刻氣流。然而，應注意，這些範圍之外的源功率、偏置功率、壓力及流速亦為可以考慮的。
在X方向上部分蝕刻犧牲層506減小犧牲層506相對於設置在堆疊502A/B中的絕緣層504的寬度，使得多個凹槽702A及多個凹槽702B分別形成在堆疊502A及502B中。每一這樣的凹槽702A/B的邊界由相鄰絕緣層504的頂表面及底表面，以及部分蝕刻的犧牲層506的面對相應的WL溝槽602A/B的表面形成。在各種實施例中，凹槽702A/B各自沿橫向方向(例如，Y方向)延伸。
對應於第4圖的操作408，第8A圖及第8B圖分別繪示根據各種實施例的在各種製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中形成多個WL結構802A，且形成多個WL結構802B。可以同時對第一部分及第二部分執行操作408，例如，可以同時形成第一部分中的WL結構802A及第二部分中的WL結構802B。在各種實施例中，WL結構802A可為第2圖的WL結構224A~224D的實現，且WL結構802B可為第2圖的WL結構204A~204D的實現。
可藉由用金屬材料填充WL溝槽602A及凹槽702A (第7A圖)來形成WL結構802A。類似地，可藉由用相同的金屬材料填充WL溝槽602B及凹槽702B (第7A圖)來形成WL結構802B。因此，WL結構802A/B各自沿橫向方向(例如，Y方向)延伸。用於形成WL結構802A/B的金屬材料可選自包括鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合的群組。其他金屬材料在本揭示內容的範圍內。可以藉由例如化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、化學鍍、電鍍或其組合用上文列出的金屬材料覆蓋工件來形成WL結構802A/B。在形成WL結構802A/B之前，可在凹槽702A/B中保形地形成黏著層，以增強犧牲層506的材料與WL結構802A/B之間的黏著。此外，在WL結構802A/B的沈積製程之後，可執行研磨製程以移除多餘的金屬材料。形成WL結構802A/B的其他方法在本揭示內容的範圍內。
對應於第4圖的操作410，第9A圖及第9B圖分別繪示根據各種實施例的在各種製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中形成多個通道溝槽902A，且形成多個通道溝槽902B。可以同時對第一部分及第二部分執行操作410，例如，可以同時形成第一部分中的通道溝槽902A及第二部分中的通道溝槽902B。
在形成WL結構802A/B之後，可以執行用於移除堆疊502A/B的一些剩餘部分的蝕刻製程以形成通道溝槽902A/B。例如，蝕刻製程可以移除犧牲層506及分別設置在其上及其下的絕緣層504。因此，每一WL結構802A/B可以具有由相應的通道溝槽902A/902B曝露的水平部分的側壁。具體地，每一WL結構802A/B的水平部分可由絕緣層504在其各自端部的兩個剩餘部分夾在中間。此外，絕緣層504的上部剩餘部分可以夾住WL結構802A/B的垂直部分，且絕緣層504的下部剩餘部分可以夾住WL結構802A/B的垂直部分。或者說，截面呈十字形的每一WL結構802A/B在其四個轉角處與絕緣層504的四個剩餘部分接觸。
對應於第4圖的操作412，第10A圖及第10B圖分別繪示根據各種實施例的在各種製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中形成多個鐵電膜1002A及通道膜1004A，且形成多個鐵電膜1002B及通道膜1004B。可以同時對第一部分及第二部分執行操作412，例如，可以同時形成第一部分中的鐵電膜1002A及通道膜1004以及第二部分中的鐵電膜1002B及通道膜1004B。鐵電膜1002A可為第2圖的鐵電膜226A/B的實現，通道膜1004A可為第2圖的通道膜228A/B的實現，且鐵電膜1002B可為第2圖的鐵電膜206A/B的實現，儘管在各種實施例中，在當前製造階段可能尚未形成通道膜208A~208F。
第10A圖及第10B中展示的鐵電膜1002A/1002B及通道膜1004A/1004B可以藉由執行至少一些以下製程來形成：沈積(例如，保形的)鐵電材料，該鐵電材料襯裡每一通道溝槽902A/B (第9A圖及第9B圖)；在相應的鐵電材料上沈積(例如保形的)半導體材料；蝕刻設置在每一通道溝槽902A/B底部的鐵電材料及半導體材料的相應橫向部分；及沈積絕緣材料以填充每一通道溝槽902A/B的剩餘部分。
以此方式，一對鐵電膜1002A/1002B可以分別沿每一通道溝槽902A/B的(內)側壁延伸，且(由半導體材料形成的)一對通道膜1004A/1004B可以分別沿相應的一對鐵電膜1002A/1002B延伸。或者說，鐵電膜1002A/1002B及通道膜1004A/1004B中的每一者沿Z方向延伸且進一步沿Y方向延伸。因此，通道膜1004A/1004B中的每一者經由鐵電膜1002A/1002B中的相應一者(例如，電)耦合至WL結構802A/B中的相應一者。此外，該對通道膜1004A/1004B可以例如沿X方向彼此隔離或間隔開，其中絕緣層1006A/B可以由與絕緣層504類似的材料形成。
用於形成鐵電膜1002A/B的前述鐵電材料包括及/或基本上由至少一種鐵電材料組成，諸如氧化鉿(諸如含有選自Al、Zr及Si的至少一種摻雜劑且具有鐵電非中心對稱正交相的氧化鉿)、氧化鋯、氧化鉿鋯、鐵酸鉍、鈦酸鋇(如BaTiO 3、BT)、硬硼鈣石(如Ca 2B 6O 11.5H 2O)、鈦酸鉍(如Bi 4Ti 3O 12)、鈦酸銪鋇、鐵電聚合物、碲化鍺、鑭系錳礦(如M 2M` 2(SO 4) 3，其中M為一價金屬，M`為二價金屬)、鉭酸鉛鈧(如Pb(Sc xTa 1-x)O 3)、鈦酸鉛(如PbTiO 3、PT)、鋯鈦酸鉛(如Pb(Zr,Ti)O 3、PZT)、鈮酸鋰(如LiNbO 3、LN)、(LaAlO 3))、聚偏二氟乙烯(CH 2CF 2) n、鈮酸鉀(如KNbO 3)、酒石酸鉀鈉(如KNaC 4H 4O 6.4H 2O)、鉀磷酸氧鈦(如KO 5PTi)、鈦酸鉍鈉(如Na 0.5Bi 0.5TiO 3或Bi 0.5Na 0.5TiO 3)、鉭酸鋰(如LiTaO 3(LT))、鈦酸鑭鉛(如(Pb,La)TiO 3(PLT))、鋯鈦酸鑭鉛(如(Pb,La)(Zr,Ti)O 3(PLZT))、磷酸二氫銨(如NH 4H 2PO 4(ADP))或磷酸二氫鉀(如KH 2PO 4(KDP))。
用於形成通道膜1004A/B的前述半導體材料可包括摻雜或未摻雜的半導體材料，諸如Si (例如，多晶矽或非晶矽)、Ge、SiGe、碳化矽(SiC)、銦鎵鋅氧化物(IGZO)、銦錫氧化物(ITO)、銦鋅氧化物(IZO)、銦鎢氧化物(IWO)或其組合。半導體材料可以例如藉由諸如原子層沈積(atomic layer deposition，ALD)或化學氣相沈積(chemical vapor deposition，CVD)的保形沈積方法作為連續的襯墊結構沈積在工件上(作為毯覆層)。其他沈積方法在本揭示內容的範圍內。
對應於第4圖的操作414，第11A圖及第11B圖分別繪示根據各種實施例的在各種製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中保留通道膜1004A且圖案化通道膜1004B以形成通道膜1104B。操作414可以僅在第二部分上執行，而第一部分可以由罩幕層1102覆蓋。在各種實施例中，通道膜1104B可為第2圖的通道膜208A~208F的實現。
藉由將連續延伸的通道膜1004A/B中的每一者分割、切割或以其他方式圖案化成相應數量的離散部分來形成通道膜1104B。如圖所展示，這些「切割」的離散部分(即，通道膜1104B)沿Y方向彼此間隔開。在各種實施例中，可以藉由執行至少一些以下製程來形成通道膜1104B：在堆疊502B上方形成圖案化罩幕層，該罩幕層至少曝露待移除通道膜1004A/B的相應部分；使用罩幕層進行至少一蝕刻製程以移除曝露部分；用絕緣材料重新填充移除的部分；及對工件進行研磨。應注意，在通道膜1104B的形成製程中，記憶體裝置500的第一部分仍然由罩幕層1102完全覆蓋，如第11A圖所展示。
對應於第4圖的操作416，第12A圖及第12B圖分別繪示根據各種實施例的各種製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中形成多個BL結構1202A及SL結構1204A，且形成多個BL結構1202B及SL結構1204B。可以同時對第一部分及第二部分執行操作416，例如，可以同時形成第一部分中的BL結構1202A及SL結構1204A以及第二部分中的BL結構1202B及SL結構1204B。BL結構1202A及SL結構1204A分別可為第2圖的BL結構230及SL結構232的實現，且BL結構1202B及SL結構1204B分別可為第2圖的BL結構210及SL結構212的實現。
BL結構1202A/1202B及SL結構1204A/1204B形成為沿Z方向延伸穿過堆疊502A/502B。在第一部分(例如，第12A圖)中，每對BL結構1202A及SL結構1204A設置為緊鄰(或耦合至)一對彼此面對的通道膜1004A。在第二部分(例如，第12B圖)中，每對BL結構1202B及SL結構1204B設置為緊鄰(或耦合至)一對彼此面對的通道膜1104B (例如，沿Y方向)的相應端部。因此，多對BL結構1202A及SL結構1204A可以插入在相應的一對通道膜1004A之間，且單對BL結構1202B及SL結構1204B可以插入在相應的一對圖案化通道膜1104B之間，分別如第12A圖及第12B圖繪示的實施例所展示。這些特徵在第一部分及第二部分中的佈置可以分別在第14A圖及第14B圖所展示的記憶體裝置500的頂視圖中得到更好的理解。BL結構1202A/1202B及SL結構1204A/1204B均由金屬材料形成。例示性金屬材料可以選自包括鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合的群組。
可藉由執行至少一些以下製程形成BL結構1202A/1202B及SL結構1204A/1204B：在堆疊502A/502B上方形成圖案化罩幕層，該圖案化罩幕層至少曝露插入在面對的一對通道膜1004A/1402B之間的絕緣層1006A/1006B的相應端部；使用罩幕層進行至少一蝕刻製程以移除曝露部分，從而形成多個垂直凹槽；在垂直凹槽中(例如，保形地)沈積前述金屬材料之一以形成BL結構1202A/1202B及SL結構1204A/1204B；及對工件進行研磨。
對應於第4圖的操作418，第13A圖及第13B圖分別繪示根據各種實施例的在不同製造階段之一的記憶體裝置500的第一部分及第二部分的透視圖，其中形成互連結構1302A，且形成多個互連結構1302B。可以同時對第一部分及第二部分執行操作418，可以同時形成第一部分中的互連結構1302A及第二部分中的互連結構1302B。
在第一部分(第13A圖)中，可形成互連結構1302A以將所有的BL結構1202A及SL結構1204A彼此電耦合。BL結構1202A及SL結構1204A中的每一者經由相應的通孔結構耦合至互連結構1302A。因此，互連結構1302A可具有沿X方向平行延伸的多個部分，及沿Y方向延伸的連接所有這些平行部分的至少一個部分，如第13A圖所展示。在第二部分(第13B圖)中，可形成沿X方向平行延伸的互連結構1302B以電耦合BL結構1202B或SL結構1204B的相應子集。互連結構1302A及互連結構1302B均由金屬材料形成。例示性金屬材料可選自包括鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合的群組。
在一些其他實施例中，在第一部分中，BL結構1202A及SL結構1204A可以各種其他方式中的任一種佈置。作為比較，以上所展示的BL結構1202A及SL結構1204A的佈置分別在第15A圖的透視圖及第15B圖的頂視圖中再現。在這種實施例中，沿Y方向延伸的不同行中的多對BL結構1202A及SL結構1204A可以交錯。具體地，任何行中的BL結構1202A及SL結構1204A自相鄰行中的BL結構1202A及SL結構1204A (沿Y方向)橫向偏移。在另一實施例中，不同行中的BL結構1202A及SL結構1204A可以(沿X方向)彼此對齊，分別如第16A圖的透視圖及第16B圖的頂視圖所展示。在又一實施例中，單行中的BL結構1202A及SL結構1204A可以彼此耦合，從而形成合併的BL/SL結構1702，分別如第17A圖的透視圖及第17B圖的頂視圖所展示。
如上所述，記憶體裝置500可包括一個以上記憶體層。第18圖繪示包括該實施例的記憶體裝置500的剖面圖，例如，兩個記憶體層：「層1」及「層2」。為以該多層結構形成記憶體裝置500，在方法400的操作402中，可將堆疊502A/B形成為具有與相應數量的絕緣層504交替堆疊的一個以上犧牲層506。例如，為形成第18圖所展示的兩層記憶體裝置，交替疊置在彼此之上的兩個犧牲層506及三個絕緣層504可形成為初始堆疊502A/B，隨後執行方法400的剩餘操作。
如圖所展示，WL結構802A/B可以進一步沿Z方向延伸以具有更多的交叉，因此，可以有六個絕緣層504 (每一絕緣層沿Y方向延伸)耦合至WL結構802A/802B。兩個垂直相鄰的絕緣層504可以界定相應的記憶體層。例如，在第18圖中，最底部絕緣層504及中間絕緣層504可以界定層1，且中間絕緣層504及最頂部絕緣層504可以界定層2。WL結構802A/B可經由鐵電膜1002A/1002B的相應部分耦合至(如由第18圖中的虛線框所包圍的)通道膜1004A/1104B的不同(例如，垂直)部分。
第19圖繪示記憶體裝置500的頂視圖，該記憶體裝置500包括在一些實施例中並聯連接的對應於一個記憶體結構的一個以上測試結構140A，或在一些其他實施例中並聯連接的對應於不同記憶體結構的多個測試結構140A、141A、143A等。如圖所展示，測試結構140A或140A至143A可(沿X方向)彼此相鄰地橫向佈置，其中BL結構及SL結構彼此電耦合。
在本揭示內容的一個態樣中，揭示一種半導體裝置。該半導體裝置包括記憶體結構，該記憶體結構包含複數個第一記憶體單元。該半導體裝置包括設置在記憶體結構旁邊且包含第一監控器圖案的測試結構。沿第一橫向方向排列的該些第一記憶體單元分別具有沿垂直方向延伸的複數個第一通道膜，且共用沿垂直方向及第一橫向方向延伸的第一鐵電膜。該第一監控器圖案包括：(a)沿垂直方向及第一橫向方向延伸的第二通道膜；及(b)沿垂直方向及第一橫向方向延伸的第二鐵電膜。
在本揭示內容的另一態樣，揭示一種半導體裝置。該半導體裝置包括沿第一橫向方向延伸的第一字元線(word line，WL)結構。該半導體裝置包括沿第一橫向方向及沿垂直方向延伸且與第一WL結構實體接觸的第一鐵電膜。該半導體裝置包括複數個第一通道膜，該些第一通道膜沿第一橫向方向彼此分離、沿垂直方向延伸且與第一鐵電膜實體接觸。該半導體裝置包括沿第一橫向方向延伸的第二WL結構。該半導體裝置包括沿第一橫向方向及沿垂直方向延伸且與第二WL結構實體接觸的第二鐵電膜。該半導體裝置包括單一第二通道膜，該第二通道膜沿第一橫向方向及沿垂直方向延伸且與第二鐵電膜實體接觸。
在本揭示內容的又一態樣，揭示一種用於製造記憶體裝置的方法。該方法包括以下步驟：在基板的第一區域中形成沿第一橫向方向延伸的第一字元線(word line，WL)結構。該方法包括以下步驟：在基板的第二區域中形成沿第一橫向方向延伸的第二WL結構。該方法包括以下步驟：在第一區域中形成沿第一橫向方向及沿垂直方向延伸且與第一WL結構實體接觸的第一鐵電膜。該方法包括以下步驟：在第二區域中形成沿第一橫向方向及沿垂直方向延伸且與第二WL結構實體接觸的第二鐵電膜。該方法包括以下步驟：在第一區域中形成複數個第一通道膜，該些第一通道膜沿第一橫向方向彼此分離、沿垂直方向延伸且與第一鐵電膜實體接觸。該方法包括以下步驟：在第二區域中形成單一第二通道膜，該第二通道膜沿第一橫向方向及沿垂直方向延伸且與第二鐵電膜實體接觸。
如本文所用，術語「約」及「大約」通常係指所述值的正負10%。例如，約0.5將包括0.45及0.55，約10將包括9至11，且約1000將包括900至1100。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
100:記憶體系統 102:主機 104:記憶體晶片控制器 106:記憶體晶片 108:記憶體核心控制電路 110:記憶體核心 120:位址解碼器 122、124:電壓產生器 126、128:訊號產生器 130、132:記憶體組 140~147:記憶體塊 140A~147A:測試結構 148:讀取/寫入電路 150:記憶體陣列 152:列解碼器 154:行解碼器 202:記憶體陣列 204A~204D:WL結構 206A、206B:鐵電膜 208A~208F:通道膜 210:BL結構 212:SL結構 224A~224D:WL結構 226A、226B:鐵電膜 228A、228B:通道膜 230:BL結構 232:SL結構 300:PV曲線 302:電壓軸 304:矯頑電壓/V C306:負矯頑電壓/–V C308:極化軸 310:上表面 312:極化點 314:飽和點 322:負極化點 400:方法 402、404、406、408、410、412、414、416、418:操作 500:記憶體裝置 501:基板 502A、502B:堆疊 504:絕緣層 506:犧牲層 602A、602B:WL溝槽 702A、702B:凹槽 802A、802B:WL結構 902A、902B:通道溝槽 1002A、1002B:鐵電膜 1004A、1004B:通道膜 1006A、1006B:絕緣層 1104A、1104B:通道膜 1202A、1202B:BL結構 1204A、1204B:SL結構 1302A、1302B:互連結構 1702:合併的BL/SL結構 X、Y、Z:方向
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1A圖繪示根據一些實施例的記憶體系統及主機的方塊圖。 第1B圖繪示根據一些實施例的記憶體核心控制電路的方塊圖。 第1C圖繪示根據一些實施例的記憶體核心的方塊圖。 第1D圖繪示根據一些實施例的記憶體組的方塊圖。 第1E圖繪示根據一些實施例的記憶體塊的方塊圖。 第2圖繪示根據一些實施例的例示性記憶體塊及其相應的測試結構的透視圖。 第3圖繪示根據一些實施例的與第2圖的記憶體塊的鐵電膜/記憶體塊的測試結構相關聯的例示性極化電壓曲線。 第4圖為根據一些實施例的用於製造記憶體裝置的方法的例示性流程圖。 第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖及第13B圖繪示根據一些實施例的由第4圖的方法製造的在各個製造階段的例示性記憶體裝置的透視圖。 第14A圖及第14B圖繪示根據一些實施例的在製造階段之一期間如第5A圖至第13B圖所展示的例示性記憶體裝置的頂視圖。 第15A圖及第15B圖繪示根據一些實施例的在製造階段之一期間如第5A圖至第13B圖所展示的例示性記憶體裝置的透視圖及頂視圖。 第16A圖及第16B圖繪示根據一些實施例的在製造階段之一期間如第5A圖至第13B圖所展示的例示性記憶體裝置的透視圖及頂視圖。 第17A圖及第17B圖繪示根據一些實施例的在製造階段之一期間如第5A圖至第13B圖所展示的例示性記憶體裝置的透視圖及頂視圖。 第18圖繪示根據一些實施例的在製造階段之一期間如第5A圖至第13B圖所展示的例示性記憶體裝置的剖面圖。 第19圖繪示根據一些實施例的在製造階段之一期間如第5A圖至第13B圖所展示的例示性記憶體裝置的頂視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
400:方法
402、404、406、408、410、412、414、416、418:操作

Claims (20)

  1. 一種半導體裝置，包含： 一記憶體結構，包含複數個第一記憶體單元；及 一測試結構，設置在該記憶體結構旁邊且包含一第一監控器圖案； 其中沿一第一橫向方向排列的該些第一記憶體單元分別具有沿一垂直方向延伸的複數個第一通道膜，且共用沿該垂直方向及該第一橫向方向延伸的一第一鐵電膜；且 其中該第一監控器圖案包括：沿該垂直方向及該第一橫向方向延伸的一第二通道膜；及沿該垂直方向及該第一橫向方向延伸的一第二鐵電膜。
  2. 如請求項1所述之半導體裝置，其中該些第一記憶體單元共用一第一字元線結構，該第一字元線結構沿該第一橫向方向延伸且經由共用的該第一鐵電膜與該些第一通道膜電接觸。
  3. 如請求項2所述之半導體裝置，其中該第一監控器圖案包括一第二字元線結構，該第二字元線結構沿該第一橫向方向延伸且經由該第二鐵電膜與該第二通道膜電接觸。
  4. 如請求項3所述之半導體裝置，其中 該記憶體結構進一步包含複數個第二記憶體單元；且 該測試結構進一步包含一第二監控器圖案； 其中沿該第一橫向方向排列的該些第二記憶體單元分別具有沿該垂直方向延伸的複數個第三通道膜，且共用沿該垂直方向及該第一橫向方向延伸的一第三鐵電膜；且 其中該第二監控器圖案包括：(a)沿該垂直方向及該第一橫向方向延伸的一第四通道膜；及(b)沿該垂直方向及該第一橫向方向延伸的一第四鐵電膜。
  5. 如請求項4所述之半導體裝置，其中該第一字元線結構沿該第一橫向方向延伸且經由共用的該第三鐵電膜與該些第三通道膜電接觸，且其中該第二字元線結構經由該第四鐵電膜與該第四字元線結構電接觸。
  6. 如請求項1所述之半導體裝置，其中該測試結構的該第一監測圖案用以監測與該記憶體結構的該第一鐵電膜相關聯的一極化電壓曲線。
  7. 如請求項1所述之半導體裝置，其中該些第一記憶體單元各自包括與該些第一通道膜中的相應一者電接觸的相應的一對第一位元線結構及第一源極線結構，該第一位元線結構及該第一源極線結構沿該垂直方向延伸。
  8. 如請求項7所述之半導體裝置，其中該第一監控器圖案包括與該第二通道膜電接觸的一或多對第二位元線結構及第二源極線結構，該第二位元線結構及該第二源極線結構沿該垂直方向延伸。
  9. 如請求項8所述之半導體裝置，其中該一或多對第二位元線結構及第二源極線結構彼此電耦合。
  10. 如請求項7所述之半導體裝置，其中該第一監控器圖案包括與該第二通道膜電接觸的一合併位元線/源極線結構，該合併位元線/源極線結構沿該垂直方向及該第一橫向方向延伸。
  11. 一種半導體裝置，包含： 一第一字元線結構，沿一第一橫向方向延伸； 一第一鐵電膜，沿該第一橫向方向及一垂直方向延伸，且與該第一字元線結構實體接觸； 複數個第一通道膜，沿該第一橫向方向相互分隔，沿該垂直方向延伸且與該第一鐵電膜實體接觸； 一第二字元線結構，沿該第一橫向方向延伸； 一第二鐵電膜，沿該第一橫向方向及該垂直方向延伸，且與該第二字元線結構實體接觸；及 一單一第二通道膜，沿該第一橫向方向及該垂直方向延伸，且與該第二鐵電膜實體接觸。
  12. 如請求項11所述之半導體裝置，進一步包含： 複數對第一位元線結構及第一源極線結構，與該些第一通道膜中的相應一者實體接觸，該些第一位元線結構及該些第一源極線結構各自沿該垂直方向延伸；及 複數對第二位元線結構及第二源極線結構，與該第二通道膜實體接觸，該些第二位元線結構及該些第二源極線結構各自沿該垂直方向延伸。
  13. 如請求項12所述之半導體裝置，進一步包含一對第一互連結構，分別電耦合至該些對第一位元線結構及第一源極線結構中的相應一者。
  14. 如請求項13所述之半導體裝置，進一步包含一第二互連結構，將該些對第二位元線結構及第二源極線結構彼此電耦合。
  15. 如請求項14所述之半導體裝置，其中該第二互連結構接地且該第二字元線結構連接至一掃描電壓以監測與該第二鐵電膜相關聯的一極化電壓曲線。
  16. 如請求項15所述之半導體裝置，其中與該第二鐵電膜相關聯的該極化電壓曲線用以模擬與該第一鐵電膜相關聯的一極化電壓曲線。
  17. 如請求項11所述之半導體裝置，進一步包含一合併位元線/源極線結構，與該第二通道膜實體接觸，該合併位元線/源極線結構沿該垂直方向及該第一橫向方向延伸。
  18. 一種記憶體裝置的製造方法，包含以下步驟： 在一基板的一第一區域中形成沿一第一橫向方向延伸的一第一字元線結構； 在該基板的一第二區域中形成沿該第一橫向方向延伸的一第二字元線結構； 在該第一區域中形成一第一鐵電膜，該第一鐵電膜沿該第一橫向方向及一垂直方向延伸且與該第一字元線結構實體接觸； 在該第二區域中形成一第二鐵電膜，該第二鐵電膜沿該第一橫向方向及該垂直方向延伸且與該第二字元線結構實體接觸； 在該第一區域中形成複數個第一通道膜，該些第一通道膜沿該第一橫向方向相互分隔、沿該垂直方向延伸且與該第一鐵電膜實體接觸；及 在該第二區域中形成一單一第二通道膜，該第二通道膜沿該第一橫向方向及該垂直方向延伸，且與該第二鐵電膜實體接觸。
  19. 如請求項18所述之方法，其中同時進行形成一第一字元線結構的步驟及形成一第二字元線結構的步驟，且同時進行形成一第一鐵電膜的步驟及形成一第二鐵電膜的步驟。
  20. 如請求項18所述之方法，進一步包含以下步驟： 在該第一區域中形成與該些第一通道膜中的相應一者實體接觸的複數對第一位元線結構及第一源極線結構，該些第一位元線結構及該些第一源極線結構各自沿該垂直方向延伸； 在該第二區域中形成與該第二通道膜實體接觸的複數對第二位元線結構及第二源極線結構，該些第二位元線結構及該些第二源極線結構各自沿該垂直方向延伸；及 在該第二區域中形成一互連結構以將該些對第二位元線結構及第二源極線結構彼此電連接。
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