TW202349209A - 記憶體裝置之時脈信號至q端(clock-to-q)存取時間量測之晶片上自動化 - Google Patents

記憶體裝置之時脈信號至q端(clock-to-q)存取時間量測之晶片上自動化 Download PDF

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Abstract

本發明揭示一種積體電路(IC)，其可包含一記憶體裝置及與該記憶體裝置耦合之一電路。該電路可預處理該記憶體裝置以維持振盪，啟動包含該記憶體裝置之一第一迴路中的第一振盪，且啟動不包含該記憶體裝置之一第二迴路中的第二振盪。

Description

記憶體裝置之時脈信號至Q端(CLOCK-TO-Q)存取時間量測之晶片上自動化
本發明係關於積體電路(IC)。更明確言之，本發明係關於一記憶體裝置之時脈信號至Q端(CLOCK-TO-Q)存取時間量測之晶片上自動化。
電腦系統可將資訊儲存於記憶體裝置中。一電腦系統之效能可取決於一記憶體裝置之存取時間，例如用於寫入記憶體裝置至及/或自記憶體裝置讀取之時間量。準確量測記憶體裝置之存取時間係重要的。
一種積體電路(IC)可包含一記憶體裝置及與該記憶體裝置耦合之一電路。該電路可預處理該記憶體裝置以維持振盪，在包含該記憶體裝置之一第一迴路中啟動第一振盪，且在不包含該記憶體裝置之一第二迴路中啟動第二振盪。
在本文中所描述之一些實施例中，該電路可包含一組多工器，其中該組多工器之一組輸出可與該記憶體裝置之一組輸入耦合。該電路可包含將一組選擇信號提供至該組多工器之一有限狀態機(FSM)，其中該記憶體裝置及該FSM使用一時脈信號時控。
在本文中所描述之一些實施例中，該FSM可包含其中該FSM將一第一值寫入至一第一記憶體位址之一第一狀態，其中當啟用信號被確立時，該FSM自一閒置狀態轉變為該第一狀態。該FSM可包含其中該FSM將一第二值寫入至一第二記憶體位址之一第二狀態，其中該第二值係該第一值之一補數(例如，該第一值可為一邏輯0且該第二值可為一邏輯1)，且其中在該時脈信號之一個時脈週期之後，該FSM自該第一狀態轉變為該第二狀態。
在本文中所描述之一些實施例中，該FSM可包含其中該FSM自該第一記憶體位址讀取該第一值之一第三狀態，其中在該時脈信號之一個時脈週期之後，該FSM自該第二狀態轉變為該第三狀態。
在本文中所描述之一些實施例中，該FSM可包含其中該FSM自該第二記憶體位址讀取該第二值之一第四狀態，其中在該時脈信號之一個時脈週期之後，該FSM自該第三狀態轉變為該第四狀態。
在本文中所描述之一些實施例中，該FSM可包含其中該FSM將一振盪信號提供至該記憶體裝置之一時脈輸入之一第五狀態，其中該振盪信號對應於該等第一振盪或該等第二振盪，且其中在該時脈信號之一個時脈週期之後，該FSM自該第四狀態轉變為該第五狀態。
在本文中所描述之一些實施例中，在該啟用信號被取消確立時，該FSM可自該第五狀態轉變為該閒置狀態。
在本文中所描述之一些實施例中，該電路可基於一校準信號啟動該等第一振盪或該等第二振盪。
在本文中所描述之一些實施例中，該電路可包含一時脈除頻器，其中對應於該等第一振盪或該等第二振盪之一振盪信號可作為一輸入提供至該時脈除頻器，且該時脈除頻器之一輸出可提供為該電路之一輸出。
在本文中所描述之一些實施例中，可量測該等第一振盪之一第一週期時間。可量測該等第二振盪之一第二週期時間。該記憶體裝置之一時脈信號至Q端存取時間可基於該第一週期時間及該第二週期時間來運算。
相關申請案 本申請案主張2022年4月27日申請之美國臨時申請案第63/335,483號的權利，該案之內容係以引用的方式全部併入本文中用於所有目的。
本發明之態樣係關於一記憶體裝置之時脈信號至Q端(clock-to-Q)存取時間量測之晶片上自動化。稱為「McLeod迴路」之一技術可用於量測一同步記憶體裝置之時脈信號至Q端存取時間。術語「時脈信號至Q端(clock-to-Q)」係指提供至一記憶體裝置之一時脈信號中之一時脈轉變與記憶體裝置之資料引腳處可用之資料之間的持續時間。
此等量測可能需要記憶體裝置經由寫入及讀取適當預處理以實現一自激振盪。受測記憶體裝置之預處理要求可因裝置而異，且可能難以經由測試器驅動之晶片引腳適當組態、設置及執行。
本文中所描述之一些實施例提供一種用於量測可由一測試器藉由2個低頻信號(例如一「校準」信號及一「啟用」信號)控制之一同步記憶體裝置之時脈信號至Q端存取時間之技術。明確而言，回應於「啟用」信號之確立，在本文中所描述之一些實施例中，晶片上邏輯可在導致一自激振盪之數目個週期內組態受測記憶體裝置及其他McLeod迴路特定之晶片上邏輯。
本文中所描述之實施例之技術優點包含(但不限於)(1)自測試器本身去除設置及觸發McLeod迴路振盪之複雜性，及(2)提供用於設置及觸發McLeod迴路振盪之晶片上邏輯而很少中斷記憶體裝置之正常操作，且具有低邏輯附加負擔。
圖1繪示一McLeod迴路。一McLeod迴路利用通過一同步記憶體裝置之一反轉位址至Q路徑以在每次記憶體裝置之Q輸出切換時產生一時脈及一新位址。結果係可緩衝至其中其頻率可由一晶片外測試器量測之一晶片輸出引腳之一自激振盪。實施一McLeod迴路之電路100可包括記憶體裝置102、AND (「及」)閘104、延遲元件106及互斥NOR (「反或」)閘108。為圖式簡潔起見，圖1中未展示對記憶體之額外輸入，諸如讀取/寫入控制信號、資料輸入及額外位址輸入引腳。
McLeod迴路可如下操作。假定先前已寫入記憶體使得當在輸入A[j]處於一邏輯0之情況下讀取記憶體時，記憶體輸出Q[i]將輸出一邏輯1，且當在輸入A[j]處於一邏輯1之情況下讀取記憶體時，記憶體輸出Q[i]將輸出一邏輯0。為建立一初始穩定狀態，可將ENABLE信號外部保持在一邏輯0。經由一先前讀取，記憶體裝置102輸出Q[i]處於一邏輯1。因此，AND閘104之輸出係一邏輯0，延遲元件106之輸出係一邏輯0，互斥NOR閘108之輸出係一邏輯0，記憶體裝置102輸入CLK係一邏輯0，且記憶體裝置102輸入A[j]係一邏輯1。
現在，若將ENABLE信號確立為一邏輯1，則AND閘104之輸出將轉變為一邏輯1，延遲元件106之輸出將轉變為一邏輯1，互斥NOR閘108之輸出將轉變為一邏輯1，且至記憶體裝置102之CLK輸入將轉變為1。CLK輸入之此上升邊緣將觸發記憶體裝置102之一讀取，且在記憶體裝置102固有之一時脈信號至Q端延遲之後，輸出Q[i]將轉變為一邏輯0，如記憶體輸入A[j]一般。在延遲元件106之輸出保持在一邏輯1之情況下，互斥NOR閘108之輸出將轉變為一邏輯0。在一時間之後，延遲元件106之輸出將轉變為一邏輯0，導致互斥NOR閘108轉變為一邏輯1，如記憶體裝置102輸入CLK一般。CLK輸入之此上升邊緣將觸發記憶體裝置102之另一讀取。此後，只要ENABLE保持在一邏輯1，迴路即可進入記憶體裝置102之CLK、A[j]及Q[i]引腳之一持續振盪。
圖2繪示由一McLeod迴路產生之一波形。展示ENABLE信號之波形(展示為「ENABLE」)、AND閘104之輸出(展示為「AND_OUT」)、延遲元件106之輸出(展示為「DELAY_OUT」)、互斥NOR閘108之輸出(展示為「XNOR_OUT」)(其亦為記憶體裝置102之時脈輸入)、記憶體裝置102之Q0輸出(展示為「MEM_Q0」)及記憶體裝置102之位址A0 (展示為「MEM_A0」)。在時間T1之後，展示記憶體裝置102之CLK、A[j]及Q[i]引腳之一持續振盪。箭頭繪示不同信號轉變之間的因果關係。例如，在時間T1，AND_OUT中之轉變引起DELAY_OUT中之一對應轉變，其引起XNOR_OUT中之一對應轉變等。
記憶體裝置102之CLK處之振盪可緩衝至一晶片外引腳，其中其週期時間可由一晶片外測試器量測。振盪之週期時間可等於通過記憶體裝置102、AND閘104、延遲元件106及互斥NOR閘108之延遲之總和。然而，目標係量測記憶體裝置102之時脈信號至Q端延遲，其僅係振盪之週期時間之一部分。為提取記憶體裝置102之時脈信號至Q端延遲，可修改圖1中所展示之電路，如圖3中所展示。
圖3繪示具有一校準電路之一McLeod迴路。電路300中之McLeod迴路可包括記憶體裝置302、AND閘304、延遲元件306及互斥NOR閘308。電路300中之校準邏輯可包括CALIBRATE信號、反相器310、AND閘312及多工器314。CALIBRATE信號可提供至多工器314之選擇輸入，使得當CALIBRATE處於一邏輯0時，記憶體裝置302之輸出Q[i]由多工器314輸出，且當CALIBRATE處於一邏輯1時，記憶體裝置302之CLK輸入信號(其係互斥NOR閘308之輸出)由多工器314輸出。
若CALIBRATE保持在一邏輯0，則電路300之操作可相同於圖1中所展示之電路100之操作。然而，迴路延遲可稍微不同，因為電路300在迴路中包含多工器314。因此，電路300中之振盪之週期時間可等於通過記憶體裝置302、AND閘304、延遲元件306、互斥NOR閘308及多工器314之延遲之總和。
若CALIBRATE保持至一邏輯1，則電路300之操作可不同於圖1中所展示之電路100。明確而言，若CALIBRATE保持至一邏輯1，則產生傳播通過AND閘304、延遲元件306、互斥NOR閘308及多工器314之一振盪邏輯迴路。當CALIBRATE保持在一靜態值時，反相器310及AND閘312之輸出亦保持靜態。因此，此等電路元件不會造成迴路之傳播延遲。晶片外量測之此振盪迴路的週期時間可為通過AND閘304、延遲元件306、互斥NOR閘308及多工器314之延遲之總和的兩倍。
因此，藉由量測當CALIBRATE保持在一邏輯0與當CALIBRATE保持在一邏輯1時產生之兩個不同振盪的週期時間，記憶體裝置302的時脈信號至Q端存取時間可使用以下表達式來計算：t_acc = t_cyc0 – t_cyc1/2，其中t_acc係存取時間，t_cyc0係當CALIBRATE保持至一邏輯0時之振盪的經量測週期時間，且t_cyc1係當CALIBRATE保持至一邏輯1時之振盪的經量測週期時間。
一晶片外測試器可用於測試不同記憶體裝置，其中各記憶體裝置可使用不同程序來啟動振盪且量測時脈信號至Q端存取時間。因此，在此等方法中，晶片外測試器可實施可能難以除錯及維持的複雜邏輯。
圖4繪示根據本文中所描述之一些實施例之包含McLeod迴路及校準電路系統及一記憶體裝置的一IC。
記憶體裝置402及McLeod迴路及校準電路系統404可被實施在相同IC晶片上。McLeod迴路及校準電路系統404可自一外部源(例如一測試器)接收信號406。McLeod迴路及校準電路系統404可預處理記憶體裝置402且啟動振盪，振盪在被量測時可用於判定記憶體裝置402之時脈信號至Q端存取時間。本文中所描述之實施例可使用McLeod迴路及校準電路系統404來解除晶片外測試器處置對一記憶體裝置進行預處理以在McLeod迴路中開始振盪的複雜性。
信號CLK可為可提供至記憶體裝置402且可用於時間讀取及寫入請求之一時脈信號。信號CE可為可允許一系統選擇記憶體裝置402之一晶片啟用信號。信號WE可為可向記憶體裝置402指示正在執行一寫入操作之一寫入啟用信號。信號D[i]可含有在一寫入操作期間要寫入至記憶體裝置402之一資料位元。位址信號之集合A[m:0]可指定對應於讀取或寫入操作之一記憶體位址。信號Q[i]可為對應於作為輸入提供至記憶體裝置402之記憶體位址A[m:0]之自記憶體裝置402讀出之資料位元。
在本文中所描述之一些實施例中，信號406可包含信號A0[m:0]、A1[m:0]、ENABLE及CALIBRATE。位址信號之集合A0[m:0]及A1[m:0]可用於預處理記憶體裝置402。ENABLE信號可用於指示McLeod迴路及校準電路系統404預處理記憶體裝置402且啟動振盪。CALIBRATE信號可用於指示McLeod迴路及校準電路系統404將記憶體裝置402包含(或不包含)於振盪迴路中。在本文中所描述之實施例中，用於預處理記憶體裝置且啟動振盪之複雜操作可由McLeod迴路及校準電路系統404 (其係包含記憶體裝置402之一IC之部分)執行。
圖5繪示根據本文中所描述之一些實施例之McLeod迴路及校準電路系統之一實施方案。
記憶體裝置502之輸入CLK、CE、WE、D[i]及A[m:0]可在信號506 (其可自一外部源(例如一測試器)接收)與McLeod迴路及校準電路系統504產生之對應信號之間多工。本文中所描述之實施例可使用寫入及讀取操作來預處理記憶體裝置502且接著在McLeod迴路中開始振盪。明確而言，有限狀態機(FSM) 508可執行用於預處理記憶體裝置502且啟動McLeod迴路振盪之事件之逐週期序列。FSM 508可接收時脈信號MEMCLKIN，其可由FSM 508用於不同狀態之間的轉變(圖5中未展示MEMCLKIN至FSM 508之一連接)。
電路系統514可對應於包含AND閘304、延遲元件306、互斥NOR閘308、反相器310及AND閘312之圖3中所展示之電路系統。多工器518可對應於圖3中之多工器314。多工器518可在底部輸入處接收MEMCLKOUT信號且在頂部輸入處接收MEMQIN信號(其係記憶體裝置502之Q[i]輸出)。電路系統514及多工器518之操作可對應於圖3中所展示之電路系統之操作。明確而言，當CALIBRATE信號(其可作為一選擇信號提供至多工器518)保持在一邏輯0時，可產生通過記憶體裝置502 (例如，藉由選擇多工器518之頂部輸入作為輸出)之一振盪迴路，且當CALIBRATE保持在一邏輯1時，可產生繞過記憶體裝置502 (例如，藉由選擇多工器518之底部輸入作為輸出)之一振盪迴路。振盪迴路之週期時間可為通過電路元件之延遲之總和的兩倍。記憶體裝置502之時脈信號至Q端存取時間可使用以下表達式計算：t_acc = t_cyc0 – t_cyc1/2，其中t_acc係存取時間，t_cyc0係當CALIBRATE保持至一邏輯0時之振盪之經量測週期時間，且t_cyc1係當CALIBRATE保持至一邏輯1時之振盪之經量測時間。
FSM 508可將選擇輸入信號提供至多工器510及516，其可使FSM 508能夠控制提供至記憶體裝置502之輸入。明確而言，FSM 508可基於ENABLE信號來預處理記憶體裝置502且啟動振盪。時脈除頻器512可產生振盪信號之一除頻版本。時脈除頻器512之輸出可用於計算記憶體裝置502之時脈信號至Q端存取時間。
信號506可包含信號MEMCLKIN (其可為一時脈信號)、MEMCEIN (其可為一晶片啟用信號)、MEMEWEIN (其可為一寫入啟用信號)、MEMDIN (其可為一資料位元)及MEMAIN[m:0] (其可為一記憶體位址)。信號506亦可包含信號A0[m:0] (其可為用於預處理記憶體裝置502之一第一位址)、A1[m:0] (其可為用於預處理記憶體裝置502之一第二位址)、CALIBRATE (在圖5中展示為「CALIBR.」，其可指定哪個振盪迴路啟動)及ENABLE (其可用於指示McLeod迴路及校準電路系統504預處理及啟動振盪)。
FSM 508可產生對應於信號MEMCLKIN、MEMCEIN、MEMEWEIN及MEMDIN之信號。此外，FSM 508可產生在信號MEMCLKIN、MEMCEIN、MEMEWEIN及MEMDIN與FSM 508產生之對應信號之間多工之選擇信號。明確而言，多工器510中之一些多工器可用於此目的。經多工輸出信號經展示為MEMCLKOUT、MEMCEOUT、MEMWEOUT及MEMDOUT，其等可提供至記憶體裝置502之CLK、CE、WE及D[i]。
信號MEMAIN[m:0]可與信號A0[m:0]及A1[m:0]多工，且輸出(展示為MEMAOUT)可提供至記憶體裝置502之位址埠A[m:0]。多工器之選擇信號可由FSM 508產生。明確而言，FSM可使用多工器522在A0[m:0]與A1[m:0]之間選擇，且接著使用多工器524在MEMAIN[m:0]與多工器522之輸出之間選擇。多工器520之輸出可作為一選擇信號提供至多工器522。FSM 508可使用多工器520、522及524藉由將一第一邏輯值(例如「0」)寫入至以第一記憶體位址(例如記憶體位址A0[m:0])且將一第二邏輯值(例如「1」)寫入至一第二記憶體位址(例如記憶體位址A1[m:0])來預處理記憶體裝置502。為啟動振盪，FSM 508可將一選擇信號提供至多工器520使得多工器520之頂部輸入連接至多工器520之輸出。在此狀態中，多工器520之輸出(其係多工器522之選擇信號)可引起多工器522在連續週期中在A0[m:0]與A1[m:0]之間切換，其可維持迴路中之振盪。
圖6繪示根據本文中所描述之一些實施例之一狀態轉變圖。狀態轉變圖600可由FSM 508實施。
狀態0可為初始預設狀態。當ENABLE處於邏輯0時，可進入該狀態。在圖6中，符號「/ENABLE」指示ENABLE信號處於邏輯0，且符號「ENABLE」指示ENABLE信號處於邏輯1。在此狀態中，FSM 508可控制多工器510及516之選擇輸入使得一晶片外測試器(圖5中未展示)控制記憶體裝置，且McLeod迴路不工作。
狀態1可在ENABLE轉變為高態(即，ENABLE經確立)時進入。在無條件移動至狀態2之前，FSM 508可在狀態1中保持1個時脈週期。在狀態1中，FSM 508可使用多工器510將適當信號提供至記憶體裝置502之輸入引腳CE、WE、D[i]及A[m:0]使得適當資料寫入至記憶體裝置502之位址A0[m:0]。明確而言，CE可經確立(其可引起記憶體裝置502被選擇)且WE可經確立(其可引起記憶體裝置將資料寫入至一特定記憶體位置)。另外，D[i]可被提供一邏輯0值且A[m:0]可被提供位址A0[m:0]，其可引起記憶體裝置502在位址A0[m:0]處寫入邏輯0。
狀態2可在狀態1之後之週期內進入。在無條件移動至狀態3之前，FSM 508可在此狀態中保持1個週期。在狀態2中，FSM 508可使用多工器510將適當信號提供至記憶體裝置502之輸入引腳CE、WE、D[i]及A[m:0]使得適當資料寫入至記憶體裝置502之位址A1[m:0]。明確而言，CE可經確立(其可引起記憶體裝置502被選擇)且WE可經確立(其可引起記憶體裝置將資料寫入至一特定記憶體位置)。另外，D[i]可被提供一邏輯1值且A[m:0]可被提供位址A1[m:0]，其可引起記憶體裝置502在位址A1[m:0]處寫入邏輯1。
狀態3可在狀態2之後之週期內進入。在無條件移動至狀態4之前，FSM 508可在此狀態中保持1個週期。在狀態3中，FSM 508可使用多工器510將適當信號提供至記憶體裝置502之輸入引腳CE、WE、D[i]及A[m:0]使得記憶體裝置502執行位址A0[m:0]之一讀取。明確而言，CE可經確立(其可引起記憶體裝置502被選擇)且WE可經取消確立(其可引起記憶體裝置自一特定記憶體位置讀取資料)。另外，A[m:0]可被提供位址A0[m:0]，其可引起記憶體裝置502自位址A0[m:0]讀取值(例如邏輯0，若其係在狀態1中寫入至此位址之值)且在Q[i]輸出引腳處輸出值。
狀態4可在狀態3之後之週期內進入。在無條件移動至狀態5之前，FSM 508可在此狀態中保持1個週期。在狀態4中，FSM 508可使用多工器510將適當信號提供至記憶體裝置502之輸入引腳CE、WE、D[i]及A[m:0]使得記憶體裝置502執行位址A1[m:0]之一讀取。明確而言，CE可經確立(其可引起記憶體裝置502被選擇)且WE可經取消確立(其可引起記憶體裝置自一特定記憶體位置讀取資料)。另外，A[m:0]可被提供位址A1[m:0]，其可引起記憶體裝置502自位址A1[m:0]讀取值(例如邏輯1，若其係在狀態2中寫入至此位址之值)且在Q[i]輸出引腳處輸出值。
狀態5可在狀態4之後之週期內進入。在無條件移動至狀態6之前，FSM 508可在此狀態中保持1個週期。在狀態5中，FSM 508可改變至多工器516之選擇輸入之值使得晶片外測試器(圖5中未展示)不再控制記憶體裝置502之CLK輸入。相反，McLeod迴路邏輯控制至記憶體裝置502之CLK輸入。明確而言，來自電路系統514之輸出可藉由使用多工器516作為CLK輸入提供至記憶體裝置502。
狀態6可在狀態5之後之週期內進入。FSM 508可保持在此狀態直至ENABLE信號經取消確立為一邏輯0。在狀態6中，FSM 508可確立至將電路系統514中之延遲元件饋送至一邏輯1值之AND閘之輸入，其可使McLeod迴路振盪開始。晶片外測試器可使用CALIBRATE信號來選擇振盪迴路是否包含記憶體裝置502 (如參考圖3所解釋)。
振盪信號可在電路系統514之輸出處觀察(在圖5中展示為「CALCLKIN」)。時脈除頻器512可用於減小振盪信號之時脈頻率。時脈除頻器512之輸出(在圖5中展示為「DIVCLKOUT」)可提供為McLeod迴路及校準電路系統504之一輸出信號。振盪信號CALCLKIN或輸出信號DIVCLKOUT可用於量測兩個振盪之週期時間且運算時脈信號至Q端存取時間。
本文中所描述之一些實施例以可包含一記憶體裝置(例如記憶體裝置502)及與記憶體裝置耦合之一電路(例如McLeod迴路及校準電路系統504)之一IC為特徵。電路可預處理記憶體裝置以維持振盪，啟動包含記憶體裝置之一第一迴路中之第一振盪且啟動不包含記憶體裝置之一第二迴路中之第二振盪。
在本文中所描述之一些實施例中，電路可包含一組多工器(例如多工器510、516及518)，其中該組多工器之一組輸出可與記憶體裝置之一組輸入耦合。電路可包含將一組選擇信號提供至該組多工器之一FSM (例如FSM 508)，其中記憶體裝置及FSM使用一時脈信號時控。
在本文中所描述之一些實施例中，電路可基於一校準信號(例如，圖5中所展示之信號「CALIBR.」)來啟動第一振盪或第二振盪。在本文中所描述之一些實施例中，電路可包含一時脈除頻器(例如時脈除頻器512)，其中對應於第一振盪或第二振盪之一振盪信號(例如信號「CALCLKIN」)可作為一輸入提供至時脈除頻器，且時脈除頻器之一輸出(例如「DIVCLKOUT」)可提供為電路之一輸出。
在本文中所描述之一些實施例中，可量測第一振盪之一第一週期時間。可量測第二振盪之一第二週期時間。記憶體裝置之一時脈信號至Q端存取時間可基於第一週期時間及第二週期時間來運算。
圖7繪示根據本文中所描述之一些實施例之用於使用晶片上電路系統來預處理一記憶體裝置且執行McLeod迴路振盪的一程序。
一啟用信號可在包含一電路及一記憶體裝置之一IC處被接收(在702)。接著，電路可將資料寫入至記憶體裝置中之至少兩個記憶體位址(在704)。電路可啟動包含記憶體裝置之一第一迴路中的第一振盪(在706)。可提供對應於第一振盪之一第一信號(在706)。第一振盪之一第一週期時間可係基於對應於第一振盪的第一信號來量測(例如，藉由一晶片上或晶片外量測設備)。電路可啟動不包含記憶體裝置之一第二迴路中的第二振盪(在702)。可提供對應於第二振盪之一第二信號(在712)。第二振盪之一第二週期可係基於對應於第二振盪的第二信號來量測(例如，藉由一晶片上或晶片外量測設備)。記憶體裝置之一時脈至Q端存取時間可係基於第一週期時間及第二週期時間來運算。
圖8繪示根據本文中所描述之一些實施例之一積體電路之設計、驗證及製造的一實例性流程800。EDA程序812 (首字母縮寫「EDA」係指「電子設計自動化」)可用於轉換及驗證表示積體電路之設計資料及指令。此等程序之各者可作為多個模組或操作結構化及啟用。
流程800可始於用由一設計者提供之資訊來建立一產品理念810，資訊係藉由使用EDA程序812來轉換及驗證。當最終完成設計時，成品出廠驗證834設計，此時積體電路之原圖(例如幾何圖案)被發送至一製造設施以製造遮罩組，遮罩組接著用於製造積體電路。在成品出廠驗證之後，製造836一半導體晶粒且執行封裝及組裝838以產生所製造的IC晶片840。
一電路或電子結構之規格可在低階電晶體材料佈局至高階描述語言之範圍內。一高階表示可用於使用諸如VHDL語言、Verilog、SystemVerilog、SystemC、MyHDLTM或OpenVera之一硬體描述語言(「HDL」)來設計電路及系統。HDL描述可經轉換為一邏輯級暫存器傳輸級(「RTL」)描述、一閘級描述、一佈局級描述或一遮罩級描述。作為更具體描述之各較低表示階將更多細節增添至設計描述。作為更具體描述之較低階表示可由一電腦產生，自一設計庫衍生或由另一設計自動化程序建立。用於指定更詳細描述之一較低階表示語言之一規格語言之一實例係SPICE (其代表「以積體電路為重點之模擬程式」)。各表示階之描述包含足以供該層之對應工具(例如，一正式驗證工具)使用之細節。
在系統設計814中，指定要製造之一積體電路之功能。設計可針對諸如功耗、效能、面積(實體及/或碼行)及成本降低等之所要特性最佳化。將設計分區為不同類型之模組或組件可在此階段中發生。
在邏輯設計及功能驗證816期間，依一或多個描述語言指定電路中之模組或組件且檢查規範之功能準確性。例如，電路之組件可經驗證以產生匹配經設計之電路或系統之規範之要求之輸出。功能驗證可使用模擬器及諸如測試平台程式碼產生器、靜態HDL檢查器及正式驗證器之其他程式。在一些實施例中，指稱「仿真器」或「原型系統」之組件之特殊系統用於加速功能驗證。
在測試之合成及設計818期間，HDL碼轉換為一接線對照表。在一些實施例中，一接線對照表可為一圖結構，其中圖結構之邊緣表示一電路之組件且其中圖結構之節點表示組件如何互連。HDL碼及接線對照表兩者係可由一EDA產品用於驗證積體電路在製造時根據特定設計執行之階層製品。接線對照表可針對一目標半導體製造技術最佳化。另外，完成之積體電路可經測試以驗證積體電路滿足規範之要求。
在接線對照表驗證820期間，檢查接線對照表是否符合時序約束及是否與HDL碼對應。在設計規劃822期間，針對時序及頂級佈線建構及分析積體電路之一總體佈局圖。
在佈局或實體實施824期間，發生實體放置(諸如電晶體或電容器之電路組件之定位)及佈線(藉由多個導體連接電路組件)，且可執行自一庫選擇胞元以實現特定邏輯功能。如本文中所使用，術語「胞元」可指定提供一布林(Boolean)邏輯函數(例如AND、OR、NOT、XOR)或一儲存功能(諸如一正反器或鎖存器)之一組電晶體、其他組件及互連。如本文中所使用，一電路「區塊」可指代兩個或更多個胞元。一胞元及一電路區塊兩者可指稱一模組或組件且作為實體結構且在模擬中啟用。針對選定胞元(基於「標準胞元」)指定諸如大小之參數且可在一資料庫中存取以供EDA產品使用。
在分析及提取826期間，在佈局級驗證電路功能，其容許佈局設計精細化。在實體驗證828期間，佈局設計經檢查以確保製造約束正確(諸如DRC約束、電約束、微影約束)，且電路系統功能匹配HDL設計規範。在解析度增強830期間，佈局之幾何形狀經轉換以改良電路設計如何製造。
在成品出廠驗證期間，產生資料以用於(在應用微影增強之後，若適當)製造微影遮罩。在遮罩資料準備832期間，「成品出廠驗證」資料用於製造用於製造完成之積體電路之微影遮罩。
一電腦系統(諸如圖9之電腦系統900)之一儲存子系統可用於儲存由本文中所描述之部分或全部EDA產品使用之程式及資料結構，及用於開發庫之胞元及使用庫之實體及邏輯設計之產品。
圖9繪示一電腦系統900之一實例性機器，電腦系統內可執行用於引起機器執行本文中所討論之方法論之任一或多者之一指令集。在替代實施方案中，及其可連接(例如，聯網)至一LAN、一內部網路、一外部網路及/或網際網路中之其他機器。機器可在一用戶端-伺服器網路環境中依伺服器機器或一用戶端機器之能力、作為一點對點(或分佈式)網路環境中之一對等機器或作為一雲端運算基礎設施或環境中之一伺服器或一用戶端機器操作。
機器可為一個人電腦(PC)、一平板PC、一機上盒(STB)、一個人數位助理(PDA)、一蜂巢式電話、一網路設備、一伺服器、一網路路由器、一交換器或橋接器，或能夠執行指定要由該機器採取之動作之一指令集(循序或依其他方式)之任何機器。此外，儘管僅繪示一單一機器，但術語「機器」亦應被視為包含個別或聯合執行一(或多個)指令集以執行本文中所討論之方法論之任一或多者之任何機器集合。
實例性電腦系統900包含一處理裝置902、一主記憶904 (例如唯讀記憶體(ROM)、快閃記憶體、諸如同步DRAM (SDRAM)之動態隨機存取記憶體(DRAM)、一靜態記憶體906 (例如快閃記憶體、靜態隨機存取記憶體(SRAM)等))及一資料儲存裝置918，其等經由一匯流排930彼此通信。
處理裝置902表示諸如一微處理器、一中央處理單元或其類似者之一或多個處理器。更特定而言，處理裝置可為複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字集(VLIW)微處理器、或實施其他指令集之一處理器、或實施指令集之一組合之處理器。處理裝置902亦可為一或多個專用處理裝置，諸如一專用積體電路(ASIC)、一場可程式化閘陣列(FPGA)、一數位信號處理器(DSP)、網路處理器或其類似者。處理裝置902可經組態以執行用於執行本文中所描述之操作及步驟之指令926。
電腦系統900可進一步包含用於通過網絡920通信之一網路介面裝置908。電腦系統900亦可包含一視訊顯示單元910 (例如一液晶顯示器(LCD)或一陰極射線管(CRT))、一字母數字輸入裝置912 (例如一鍵盤)、一游標控制裝置914 (例如一滑鼠)、一信號產生裝置916 (例如一揚聲器)、一圖形處理單元922、一視訊處理單元928及一音訊處理單元932。
資料儲存裝置918可包含其上儲存體現本文中所描述之方法論或功能之任一或多者之一或多個指令集926或軟體之一機器可讀儲存媒體924 (亦稱為一非暫時性電腦可讀媒體)。指令926亦可在由電腦系統900執行期間完全或至少部分地常駐於主記憶體904內及/或處理裝置902內，主記憶體904及處理裝置902亦構成機器可讀儲存媒體。
在一些實施方案中，指令926包含用於實施對應於本發明之功能之指令。儘管機器可讀儲存媒體924在一實例性實施方案中展示為一單一媒體，但術語「機器可讀儲存媒體」應被視為包含儲存一或多個指令集之一單一媒體或多個媒體(例如一集中式或分佈式資料庫，及/或相關聯快取記憶體及伺服器)。術語「機器可讀儲存媒體」亦應被視為包含能夠儲存或編碼一指令集以供機器執行且引起機器及處理裝置902執行本發明之方法論之任一或多者之任何媒體。因此，術語「機器可讀儲存媒體」應被視為包含(但不限於)固態記憶體、光學媒體及磁性媒體。
前述詳細描述之一些部分已根據一電腦記憶體內之資料位元之運算之演算法及符號表示呈現。此等演算法描述及表示係資料處理技術中之熟習技術者用於將其工作實質最有效傳達給其他熟習技術者之方式。一演算法可為導致一所要結果之一系列運算。運算係需要對物理量進行物理操作之運算。此等量可採取能夠被儲存、組合、比較且依其他方式操縱之電或磁信號之形式。此等信號可指稱位元、值、元素、符號、字元、項、數或其類似者。
然而，應牢記，所有此等及類似術語將與適當物理量相關聯且經係應用於此等量之方便標籤。除非另有明確說明，否則自本發明明白，應瞭解，在整個描述中，某些術語係指一電腦系統或類似電子運算裝置之動作及程序，其等將表示為電腦系統之暫存器及記憶體內之物理(電子)量之資料操作及轉換為類似地表示為電腦系統記憶體或暫存器或其他此類資訊儲存裝置內之物理量之其他資料。
本發明亦係關於一種用於執行本文中之操作之設備。此設備可經專門建構用於期望目的，或其可包含由儲存於一電腦中之一電腦程式選擇性啟動或重新組態之電腦。此一電腦程式可儲存於一電腦可讀儲存媒體中，諸如(但不限於)包含軟碟、光碟、CD-ROM及磁光碟之任何類型之碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、EPROM、EEPROM、磁卡或光卡或適合於儲存電子指令之任何類型之媒體，其等各耦合至一電腦系統匯流排。
本文中所呈現之演算法及顯示本身並不與任何特定電腦或其他設備相關。各種其他系統可與根據本文中之教示之程式一起使用，或其可證明建構一更專門設備來執行方法係方便的。另外，本發明不參考任何特定程式設計語言描述。應瞭解，各種程式設計語言可用於實施如本文中所描述之本發明之教示。
本發明可提供為可包含其上儲存指令之一機器可讀媒體之一電腦程式產品或軟體，指令可用於程式化一電腦系統(或其他電子裝置)以執行根據本發明之一程序。一機器可讀媒體包含用於儲存呈可由一機器(例如一電腦)讀取之一形式之資訊之任何機制。例如，一機器可讀(例如電腦可讀)媒體包含一機器(例如一電腦)可讀儲存媒體，諸如一唯讀記憶體(「ROM」)、隨機存取記憶體(「RAM」)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等。
在前述揭示內容中，已參考特定實例性實施方案描述本發明之實施方案。顯然，可對其進行各種修改而不背離如以下申請專利範圍中所闡述之本發明之實施方案之範疇。在本發明指代單數時態之一些元件之情況下，圖式中可描繪超過一個元件且相同元件用相同符號標記。因此，本發明及圖式被視為繪示性意義而非限制性意義。
100:電路 102:記憶體裝置 104:AND (「及」) 106:延遲元件 108:互斥NOR (「反或」)閘 300:電路 302:記憶體裝置 304:AND閘 306:延遲元件 308:互斥NOR閘 310:反相器 312:AND閘 314:多工器 402:記憶體裝置 404:McLeod迴路及校準電路系統 406:信號 502:記憶體裝置 504:McLeod迴路及校準電路系統 506:信號 508:有限狀態機(FSM) 510:多工器 512:時脈除頻器 514:電路系統 516:多工器 518:多工器 520:多工器 522:多工器 524:多工器 600:狀態轉變圖 702:在包含電路及記憶體裝置之IC處接收啟用信號 704:電路將資料寫入至記憶體裝置中之至少兩個記憶體位址 706:電路啟動包含記憶體裝置之第一迴路中的第一振盪 708:提供對應於第一振盪之第一信號 710:電路啟動不包含記憶體裝置之第二迴路中的第二振盪 712:提供對應於第二振盪之第二信號 800:流程 810:產品理念 812:電子設計自動化(EDA)程序 814:系統設計 816:邏輯設計及功能驗證 818:測試之合成及設計 820:接線對照表驗證 822:設計規劃 824:佈局或實體實施 826:分析及提取 828:實體驗證 830:解析度增強 832:遮罩資料準備 834:成品出廠驗證 836:製造 838:封裝及組裝 840:經製造IC晶片 900:電腦系統 902:處理裝置 904:主記憶 906:靜態記憶體 908:網路介面裝置 910:視訊顯示單元 912:字母數字輸入裝置 914:游標控制裝置 916:信號產生裝置 918:資料儲存裝置 920:網路 922:圖形處理單元 924:機器可讀儲存媒體 926:指令 928:視訊處理單元 930:匯流排 932:音訊處理單元 /ENABLE:符號 A[j]:輸入 A[m:0]:信號 A0[m:0]:信號 A1[m:0]:信號 AND_OUT:輸出 CALCLKIN:信號 CALIBR.:信號 CALIBRATE:信號 CE:信號 CLK:信號 D[i]:信號 DELAY_OUT:輸出 DIVCLKOUT:輸出 ENABLE:信號 MEM_A0:位址A0 MEM_Q0:Q0輸出 MEMAIN[m:0]:信號 MEMAOUT:輸出 MEMCEIN:信號 MEMCEOUT:經多工輸出信號 MEMCLKIN:時脈信號 MEMCLKOUT:經多工輸出信號 MEMDIN:信號 MEMDOUT:經多工輸出信號 MEMQIN:信號 MEMWEIN:信號 MEMWEOUT:經多工輸出信號 Q[i]:信號 WE:信號 XNOR_OUT:輸出
可基於下文給定之詳細描述及附圖來理解本發明。圖式用於繪示目的，且不限制本發明之範疇。此外，圖式未必按比例繪製。
圖1繪示一McLeod迴路。
圖2繪示由一McLeod迴路產生之一波形。
圖3繪示具有一校準電路之一McLeod迴路。
圖4繪示根據本文中所描述之一些實施例之包含McLeod迴路及校準電路系統及一記憶體裝置之一IC。
圖5繪示根據本文中所描述之一些實施例之McLeod迴路及校準電路系統之一實施方案。
圖6繪示根據本文中所描述之一些實施例之一狀態轉變圖。
圖7繪示根據本文中所描述之一些實施例之用於使用晶片上電路系統來預處理一記憶體裝置且執行McLeod迴路振盪之一程序。
圖8繪示根據本文中所描述之一些實施例之一積體電路之設計、驗證及製造之一實例性流程。
圖9繪示一電腦系統之一實例性機器，電腦系統內可執行用於引起機器執行本文中所討論之方法論之任一或多者之一指令集。
402:記憶體裝置
404:McLeod迴路及校準電路系統
406:信號
A[m：0]:信號
A0[m：0]:信號
A1[m：0]:信號
CALIBRATE:信號
CE:信號
CLK:信號
D[i]:信號
ENABLE:信號
Q[i]:信號
WE:信號

Claims (20)

  1. 一種積體電路(IC)，其包括： 一記憶體裝置；及 一電路，其係與該記憶體裝置耦合且： 預處理該記憶體裝置以維持振盪； 啟動包含該經預處理記憶體裝置之一第一迴路中的第一振盪，及 啟動不包含該記憶體裝置之一第二迴路中的第二振盪。
  2. 如請求項1之IC，其中該電路包括： 一組多工器，其中該組多工器之一組輸出係與該記憶體裝置之一組輸入耦合；及 一有限狀態機(FSM)，其將一組選擇信號提供至該組多工器，其中該記憶體裝置及該FSM係使用一時脈信號來時控。
  3. 如請求項2之IC，其中該FSM包含其中該FSM將一第一值寫入至一第一記憶體位址之一第一狀態，其中當一啟用信號被確立時，該FSM自一閒置狀態轉變為該第一狀態。
  4. 如請求項3之IC，其中該FSM包含其中該FSM將一第二值寫入至一第二記憶體位址之一第二狀態，其中該第二值係該第一值之一補數，且其中在該時脈信號之一個時脈週期之後，該FSM自該第一狀態轉變為該第二狀態。
  5. 如請求項4之IC，其中該FSM包含其中該FSM自該第一記憶體位址讀取該第一值之一第三狀態，其中在該時脈信號之一個時脈週期之後，該FSM自該第二狀態轉變為該第三狀態。
  6. 如請求項5之IC，其中該FSM包含其中該FSM自該第二記憶體位址讀取該第二值之一第四狀態，其中在該時脈信號之一個時脈週期之後，該FSM自該第三狀態轉變為該第四狀態。
  7. 如請求項6之IC，其中該FSM包含其中該FSM將一振盪信號提供至該記憶體裝置之一時脈輸入之一第五狀態，其中該振盪信號對應於該等第一振盪或該等第二振盪，且其中在該時脈信號之一個時脈週期之後，該FSM自該第四狀態轉變為該第五狀態。
  8. 如請求項7之IC，其中當該啟用信號被取消確立時，該FSM自該第五狀態轉變為該閒置狀態。
  9. 如請求項1之IC，其中該電路基於一校準信號來啟動該等第一振盪或該等第二振盪。
  10. 如請求項1之IC，其中該電路包括一時脈除頻器，其中對應於該等第一振盪或該等第二振盪之一振盪信號係作為一輸入提供至該時脈除頻器，且其中該時脈除頻器之一輸出被提供為該電路之一輸出。
  11. 一種方法，其包括： 藉由一電路將資料寫入至一記憶體裝置中之至少兩個記憶體位址，其中該電路及該記憶體裝置係一積體電路(IC)之部分； 藉由該電路啟動包含該記憶體裝置之一第一迴路中的第一振盪； 藉由該電路產生對應於該等第一振盪之一第一信號； 藉由該電路啟動不包含該記憶體裝置之一第二迴路中的第二振盪；及 藉由該電路產生對應於該等第二振盪之一第二信號。
  12. 如請求項11之方法，進一步包括： 基於該第一信號來量測該等第一振盪之一第一週期時間； 基於該第二信號來量測該等第二振盪之一第二週期時間；及 基於該第一週期時間及該第二週期時間來運算該記憶體裝置之一時脈信號至Q端存取時間。
  13. 如請求項11之方法，其中將資料寫入至該記憶體裝置中之該至少兩個記憶體位址包括將一第一值寫入至一第一記憶體位址，及將一第二值寫入至一第二記憶體位址。
  14. 如請求項13之方法，其中該第二值係該第一值之一補數。
  15. 如請求項13之方法，其中該第一值及該第二值係在連續時脈週期中寫入。
  16. 一種積體電路(IC)，其包括： 一記憶體裝置；及 一電路，其包括： 一組多工器，其中該組多工器之一組輸出係與該記憶體裝置之一組輸入耦合；及 一有限狀態機(FSM)，其將一組選擇信號提供至該組多工器，其中該記憶體裝置及該FSM係使用一時脈信號來時控，且其中該FSM預處理該記憶體裝置以維持振盪，啟動包含該經預處理記憶體裝置之一第一迴路中的第一振盪，且啟動不包含該記憶體裝置之一第二迴路中的第二振盪。
  17. 如請求項16之IC，其中該FSM包含其中該FSM將一第一值寫入至一第一記憶體位址之一第一狀態，其中當一啟用信號被確立時，該FSM自一閒置狀態轉變為該第一狀態，其中該FSM包含其中該FSM將一第二值寫入至一第二記憶體位址之一第二狀態，其中該第二值係該第一值之一補數，且其中在該時脈信號之一個時脈週期之後，該FSM自該第一狀態轉變為該第二狀態。
  18. 如請求項17之IC，其中該FSM包含其中該FSM自該第一記憶體位址讀取該第一值之一第三狀態，其中在該時脈信號之一個時脈週期之後，該FSM自該第二狀態轉變為該第三狀態，其中FSM包含其中該FSM自該第二記憶體位址讀取該第二值之一第四狀態，且其中在該時脈信號之一個時脈週期之後，該FSM自該第三狀態轉變為該第四狀態。
  19. 如請求項18之IC，其中該FSM包含其中該FSM將一振盪信號提供至該記憶體裝置之一時脈輸入之一第五狀態，其中該振盪信號對應於該等第一振盪或該等第二振盪，其中在該時脈信號之一個時脈週期之後，該FSM自該第四狀態轉變為該第五狀態，且其中當該啟用信號被取消確立之後，該FSM自該第五狀態轉變為該閒置狀態。
  20. 如請求項16之IC，其中該電路包括一時脈除頻器，其中對應於該等第一振盪或該等第二振盪之一振盪信號係作為一輸入提供至該時脈除頻器，且其中該時脈除頻器之一輸出係提供為該電路之一輸出。
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