TW202347649A - 封裝體 - Google Patents

封裝體 Download PDF

Info

Publication number
TW202347649A
TW202347649A TW112100690A TW112100690A TW202347649A TW 202347649 A TW202347649 A TW 202347649A TW 112100690 A TW112100690 A TW 112100690A TW 112100690 A TW112100690 A TW 112100690A TW 202347649 A TW202347649 A TW 202347649A
Authority
TW
Taiwan
Prior art keywords
die
integrated circuit
substrate
package
control structure
Prior art date
Application number
TW112100690A
Other languages
English (en)
Inventor
林昱聖
葉書伸
游明志
汪金華
鄭心圃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202347649A publication Critical patent/TW202347649A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26155—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種封裝體，包含封裝基板，封裝基板具有第一側以及相對於第一側的第二側。封裝體更包含封裝元件，接合至封裝基板的第一側。封裝體更包含前側翹曲控制結構，接附至封裝基板的第一側。封裝體更包含後側翹曲控制結構，自封裝基板的第二側嵌入至封裝基板。前側翹曲控制結構包含第一斷連結構及一第二斷連結構，藉由第一間隙彼此橫向地分隔。後側翹曲控制結構包含彼此橫向地分隔的第三斷連結構及第四斷連結構。

Description

封裝體
本發明實施例是關於積體電路封裝體，特別是關於翹曲控制結構。
由於各種電子元件（例如，電晶體、二極體（diodes）、電阻器、電容器等）的積體密度不斷提高，半導體產業經歷了快速增長。在大多數的情況下，積體密度是持續透過不斷減少最小部件的尺寸來提高，其允許更多的元件能被整合至給定的區域之中。隨著對縮小的電子裝置的需求增長，出現了對更小和更具創意的半導體晶粒的封裝技術的需求。
本發明實施例提供一種封裝體，包含封裝基板，封裝基板具有第一側以及相對於第一側的第二側；封裝元件，接合至封裝基板的第一側，封裝元件包含第一積體電路晶粒、第二積體電路晶粒、及晶粒對晶粒底部填充區，晶粒對晶粒底部填充區位於第一積體電路晶粒與第二積體電路晶粒之間；前側翹曲控制結構，接附至封裝基板的第一側，前側翹曲控制結構包含第一斷連結構及第二斷連結構，第一斷連結構及第二斷連結構藉由第一間隙彼此橫向地分隔，第一間隙設置於靠近晶粒對晶粒底部填充區的第一末端；以及後側翹曲控制結構，自封裝基板的第二側嵌入至封裝基板，後側翹曲控制結構包含第三斷連結構及第四斷連結構，第三斷連結構及第四斷連結構彼此橫向地分隔，在平面圖中第三斷連結構與晶粒對晶粒底部填充區的第一末端重疊，在平面圖中第四斷連結構與晶粒對晶粒底部填充區的第二末端重疊。
本發明實施例另提供一種封裝體，包含封裝基板，封裝基板具有第一側以及相對於第一側的第二側；封裝元件，接合至封裝基板的第一側，封裝元件包含中介物；第一積體電路晶粒及第二積體電路晶粒，接合至中介物；以及晶粒對晶粒底部填充區，位於第一積體電路晶粒與第二積體電路晶粒之間；前側翹曲控制結構，以第一黏著劑接附至封裝基板的第一側，前側翹曲控制結構包含第一斷連結構及第二斷連結構，第一斷連結構及第二斷連結構藉由第一間隙及第二間隙彼此橫向地分隔，封裝元件介於第一間隙與第二間隙之間，第一間隙設置於晶粒對晶粒底部填充區的第一末端，第二間隙設置於晶粒對晶粒底部填充區的第二末端；以及後側翹曲控制結構，以第二黏著劑接附至封裝基板，後側翹曲控制結構自封裝基板的第二側嵌入至封裝基板，後側翹曲控制結構包含第三斷連結構及第四斷連結構，第三斷連結構及第四斷連結構彼此橫向地分隔，在平面圖中晶粒對晶粒底部填充區的第一末端設置於第三斷連結構的周邊之內，在平面圖中晶粒對晶粒底部填充區的第二末端設置於第四斷連結構的周邊之內。
本發明實施例另提供一種封裝體的形成方法，包含形成封裝元件，封裝元件包含中介物；第一積體電路晶粒及第二積體電路晶粒，接合至中介物；以及晶粒對晶粒底部填充區，位於第一積體電路晶粒與第二積體電路晶粒之間；將封裝元件接合至封裝基板的第一側；將前側翹曲控制結構接附至封裝基板的第一側並相鄰於封裝元件，前側翹曲控制結構包含第一斷連結構及第二斷連結構，第一斷連結構及第二斷連結構藉由第一間隙彼此橫向地分隔，第一間隙設置於晶粒對晶粒底部填充區的第一末端；以及將後側翹曲控制結構接附至封裝基板，後側翹曲控制結構自封裝基板的第二側嵌入至封裝基板，在平面圖中後側翹曲控制結構與晶粒對晶粒底部填充區重疊。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
以下將針對特定上下文中的實施例來描述積體電路封裝體的實施例，諸如基板上覆晶圓上覆晶片（chip-on-wafer-on-substrate；CoWoS）封裝體，以及前述封裝體的形成方法。根據各種實施例，積體電路封裝體是藉由將積體電路晶粒封裝至晶圓的前側表面上，使得晶粒對晶粒底部填充部份（die-to-die underfill portion）形成於晶圓的每個封裝區中相鄰的積體電路晶粒之間的間隙（gap）中。將晶圓單粒化（singulated）以形成中間封裝元件。在將封裝元件單粒化之後，將封裝元件接附至封裝基板的頂表面以形成積體電路封裝體。在將封裝元件接附至封裝基板之後，形成翹曲控制結構（warpage control structures）於封裝基板上。翹曲控制結構可包含前側（front-side）翹曲控制結構，其接附至封裝基板的前側表面，以及包含後側（back-side）翹曲控制結構，其自封裝基板的後側嵌入至封裝基板之中。前側翹曲控制結構可包含一對第一斷連結構（disconnected structures），其沿著封裝元件接附至封裝基板的前側表面的側壁延伸。第一斷連結構可藉由間隙分隔，間隙是設置於晶粒對晶粒底部填充部份的相對末端，而間隙的寬度大於晶粒對晶粒底部填充部份的寬度。後側翹曲控制結構可包含一對第二斷連結構，其自封裝基板的後側表面嵌入至封裝基板之中。可設置第二斷連結構，使得第二斷連結構在平面示意圖中與晶粒對晶粒底部填充部份的相對末端重疊。形成如本揭露所描述的前側翹曲控制結構的第一斷連結構（具有寬度大於晶粒對晶粒底部填充部份的寬度的間隙）有利地允許晶粒對晶粒底部填充部份中的應力（stress）消除，並降低或避免晶粒對晶粒底部填充部份中的分層（delamination）或裂痕（crack）之形成。形成如本揭露所描述的後側翹曲控制結構的第二斷連結構（第二斷連結構在平面示意圖中與晶粒對晶粒底部填充部份的相對末端（或邊緣）重疊）有利地允許降低由前側翹曲控制結構的第一斷連結構之間的間隙所導致的封裝體翹曲。
第1圖是根據一些實施例，繪示出積體電路晶粒50的剖面示意圖。積體電路晶粒50將在後續的製程中進行封裝，以形成積體電路封裝體。每個積體電路晶粒50可為邏輯裝置（例如，中央處理單元（central processing unit；CPU）、圖像處理單元（graphics processing unit；GPU）、微控制器（microcontroller）等）、記憶體裝置（例如，動態隨機存取記憶體（dynamic random access memory；DRAM）晶粒、靜態隨機存取記憶體（static random access memory；SRAM）晶粒等）、電源管理裝置（例如，電源管理積體電路（power management integrated circuit；PMIC）晶粒）、射頻（radio frequency；RF）裝置、感測裝置、微機電系統（micro-electro-mechanical-system；MEMS）裝置、訊號處理裝置（例如，數位訊號處理（digital signal processing；DSP）晶粒）、前端（front-end）裝置（例如，類比前端（analog front-end；AFE）晶粒）、類似的裝置、或上述之組合（例如，晶片上覆系統（system-on-a-chip；SoC）晶粒）。積體電路晶粒50可形成於晶圓中，晶圓可包含不同的晶粒區，而晶粒區會在後續的步驟中進行單粒化以形成複數個積體電路晶粒50。積體電路晶粒50包含半導體基板52、互連結構54（interconnect structure）、晶粒連接器56、以及絕緣層58。
半導體基板52可為摻雜或未摻雜的矽基板，或者絕緣體上覆半導體（semiconductor-on-insulator；SOI）基板的主動層。半導體基板52可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及∕或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及∕或磷砷化鎵銦；或上述之組合。亦可使用其他基板，諸如多膜層基板或梯度基板。半導體基板52具有主動表面（例如，面向上的表面）以及不活動（inactive）表面（例如，面向下的表面）。前述裝置位於半導體基板52的主動表面。前述裝置可為主動裝置（例如，電晶體、二極體（diodes）等）、電容器（capacitors）、電阻器（resistors）等。不活動表面可以不含裝置。
互連結構54位於半導體基板52的主動表面上方，且用於電性地連接半導體基板52的裝置以形成積體電路。互連結構54可包含一或多層介電層以及（多個）介電層中各自的（多個）金屬化層。介電層的可接受的介電材料包含低介電常數介電材料，諸如磷矽酸鹽玻璃（phospho-silicate glass；PSG）、硼矽酸鹽玻璃（boro-silicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phospho-silicate glass；BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG），或類似的介電材料。介電層的可接受的介電材料更包含氧化物，諸如氧化矽或氧化鋁；氮化物，諸如氮化矽；碳化物，諸如碳化矽；類似的介電材料；或上述之組合，諸如氮氧化矽、碳氧化矽、氮碳化矽、氮碳氧化矽、或類似的組合。亦可使用諸如聚合物的其他介電材料，諸如聚苯并㗁唑（polybenzoxazole；PBO）、聚醯亞胺（polyimide）、苯并環丁烯（benzocyclobutene；BCB）為主的聚合物、或類似的聚合物。金屬化層可包含導電導孔（vias）及∕或導線，以互相連接半導體基板52的多個裝置。金屬化層可由諸如金屬的導電材料所形成，諸如銅、鈷、鋁、金、上述之組合、或類似的金屬。互連結構54可由鑲嵌（damascene）製程所形成，諸如單鑲嵌製程、雙重（dual）鑲嵌製程、或類似的鑲嵌製程。
晶粒連接器56位於積體電路晶粒50的前側50F。晶粒連接器56可為進行外部連接的導電柱、焊墊（pads）、或其類似物。晶粒連接器56位於互連結構54之中及∕或之上。舉例來說，晶粒連接器56可為互連結構54的上金屬化層的一部份。晶粒連接器56可由金屬所形成，諸如銅、鋁、或類似的金屬，且可藉由例如電鍍或類似的製程來形成。
可選地（optionally），在積體電路晶粒50的形成期間，可設置焊料區（solder region）（未分別繪示）於晶粒連接器56上。焊料區可用於對積體電路晶粒50執行晶片探針（chip probe；CP）測試。舉例來說，焊料區可為焊料球（solder balls）、焊料凸塊（solder bumps）、或其類似物，並用於接附晶片探針至晶粒連接器56。可對積體電路晶粒50執行晶片探針測試，以判明積體電路晶粒50是否為已知良好晶粒（known good die；KGD）。因此，僅有被判明為已知良好晶粒的積體電路晶粒50會繼續進行後續的處理以及封裝，而未通過晶片探針測試的晶粒則不會進行封裝。在測試之後，可在隨後的製程步驟中移除焊料區。
絕緣層58位於積體電路晶粒50的前側50F。絕緣層58位於互連結構54之中及∕或之上。舉例來說，絕緣層58可為互連結構54的上介電層。絕緣層58橫向地包覆（encapsulates）晶粒連接器56。絕緣層58可為氧化物、氮化物、碳化物、聚合物、其類似物、或上述之組合。絕緣層58可藉由例如旋轉塗佈（spin coating）、積層（lamination）、化學氣相沉積（chemical vapor deposition；CVD）、或類似的製程來形成。起初，絕緣層58可埋蓋（bury）晶粒連接器56，使得絕緣層58的頂表面位於晶粒連接器56的頂表面上方。在一些實施例中，晶粒連接器56在積體電路晶粒50的形成期間透過絕緣層58露出。在其他實施例中，晶粒連接器56在積體電路晶粒50的封裝期間透過絕緣層58露出。露出晶粒連接器56可移除可能存在於晶粒連接器56上的任何焊料區。可對各種膜層施行移除製程以移除晶粒連接器56上方多餘的材料。移除製程可為平坦化處理，諸如化學機械拋光（chemical mechanical polish；CMP）、回蝕刻（etch-back）、上述之組合、或類似的移除製程。在平坦化處理之後，晶粒連接器56以及絕緣層58的頂表面為實質上共平面（在製程變異之內），使得晶粒連接器56以及絕緣層58的頂表面彼此齊平。晶粒連接器56以及絕緣層58在積體電路晶粒50的前側50F露出。
在一些實施例中，積體電路晶粒50為堆疊的裝置，包含了多個半導體基板52。舉例來說，積體電路晶粒50可為記憶體裝置，其包含多個記憶體晶粒，諸如混合記憶體立方體（hybrid memory cube；HMC）裝置、高頻寬記憶體（high bandwidth memory；HBM）裝置、或類似的記憶體裝置。在這樣的實施例中，積體電路晶粒50包含多個半導體基板52，並藉由諸如矽通孔（through-silicon vias）的基板通孔（through-substrate vias；TSVs）互相連接。每個半導體基板52可能（或可能不）具有個別的互連結構54。
第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖是根據一些實施例，繪示出製造積體電路封裝體400的中間階段的上視、下視、及剖面示意圖。第2圖至第8圖繪示出製造包含中介物（interposers）的封裝元件200的中間階段的剖面示意圖。封裝元件200可為晶圓上覆晶片（chip-on-wafer；CoW）封裝元件。第9A、9B、9C、10A、10B圖以及第10C圖繪示出使用封裝元件200製造積體電路封裝體400的中間階段的上視、下視、及剖面示意圖。明確地說，第9A圖以及第10A圖繪示出上視示意圖，第9B圖以及第10B圖繪示出下視示意圖，而第9C圖以及第10C圖繪示出剖面示意圖。積體電路封裝體400可為基板上覆晶圓上覆晶片（CoWoS）裝置。
在第2圖中，獲得或形成晶圓100。晶圓100包含複數個封裝區，諸如封裝區100A。晶圓100在封裝區（諸如封裝區100A）中包含一或多個裝置，其將在後續的製程中被單粒化以被包含至封裝元件200中。晶圓100中的裝置可為中介物、積體電路晶粒、或其類似物。在一些實施例中，形成中介物102於晶圓100中，中介物102包含了基板104、互連結構106、以及導電導孔108。
基板104可為塊體（bulk）半導體基板、絕緣體上覆半導體（SOI）基板、多膜層半導體基板、或類似的半導體基板。基板104可包含半導體材料，諸如矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及∕或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及∕或磷砷化鎵銦；或上述之組合。亦可使用其他基板，諸如多膜層或梯度基板。基板104可為摻雜或未摻雜。在中介物形成於晶圓100的實施例中，儘管中介物可包含形成於基板104的前表面（例如，在第2圖中面向上的表面）之中及∕或之上的被動裝置，基板104大抵上並未包含主動裝置於其中。在積體電路晶粒形成於晶圓100中的實施例中，可形成諸如電晶體、電容器、電阻器、二極體、以及其類似物的主動裝置於基板104的前側之中及∕或之上。
互連結構106位於基板104的前側上方，並用於電性地連接基板104的裝置（若存在任何裝置）。互連結構106可包含一或多層介電層以及（多個）介電層中各自的（多個）金屬化層。互連結構106可使用近似於上方參見第1圖所描述的互連結構54的材料以及方法來形成，且在此不再重複描述。
在一些實施例中，晶粒連接器110以及絕緣層112位於晶圓100的前側。具體來說，晶圓100可包含晶粒連接器110以及絕緣層112，其皆近似於上方參見第1圖所描述的積體電路晶粒50的晶粒連接器56以及絕緣層58，且在此不再重複描述。舉例來說，晶粒連接器110以及絕緣層112可為互連結構106的上金屬化層的一部份。
導電導孔108延伸至互連結構106及∕或基板104之中。導電導孔108電性地連接至互連結構106的（多個）金屬化層。導電導孔108有時亦被稱作基板通孔（TSVs）。作為形成導電導孔108的示例，可藉由例如蝕刻、研磨（milling）、雷射技術、上述之組合、及∕或類似的製程來形成凹槽於互連結構106及∕或基板104中。可藉由諸如氧化技術來形成薄介電材料於凹槽中。可順應地（conformally）沉積薄阻障層於開口中，諸如藉由化學氣相沉積（CVD）、原子層沉積（atomic layer deposition；ALD）、物理氣相沉積（physical vapor deposition；PVD）、熱氧化、上述之組合、及∕或類似的製程來形成。阻障層可由氧化物、氮化物、碳化物、上述之組合、或其類似物所形成。可沉積導電材料於阻障層上方以及於開口中。導電材料可藉由電化學（electro-chemical）電鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積、上述之組合、及∕或類似的製程來形成。導電材料的示例為銅、鎢、鋁、銀、金、上述之組合、及∕或其類似物。自互連結構106或基板104的表面藉由例如化學機械拋光（CMP）來移除多餘的導電材料以及阻障層。阻障層以及導電材料的剩餘部份形成為導電導孔108。
在第3圖中，積體電路晶粒50（例如，第一積體電路晶粒50A以及第二積體電路晶粒50B）接附至晶圓100。在繪示的實施例中，多個積體電路晶粒50彼此相鄰地放置於封裝區100A中。在一些實施例中，第一積體電路晶粒50A為邏輯裝置，諸如中央處理單元（CPU）、圖像處理單元（GPU）、或其類似物，而第二積體電路晶粒50B為記憶體裝置，諸如動態隨機存取記憶體（DRAM）晶粒、混合記憶體立方體（HMC）模組、高頻寬記憶體（HBM）模組、或其類似物。在一些實施例中，第一積體電路晶粒50A是與第二積體電路晶粒50B相同類型的裝置（例如，晶片上覆系統（SoC））。
在繪示的實施例中，積體電路晶粒50使用焊料接合接附至晶圓100，諸如使用導電連接器114。積體電路晶粒50可使用例如撿取及放置機台（pick-and-place tool）放置於互連結構106上。導電連接器114可由可回焊的（reflowable）導電材料所形成，諸如焊錫、銅、鋁、金、鎳、銀、鈀、錫、其類似物、或上述之組合。在一些實施例中，導電連接器114的形成是藉由先透過諸如蒸鍍、電鍍、印刷、焊料轉移（solder transfer）、焊球放置（ball placement）、或類似的方法來形成焊料層。一旦形成焊料層於基板上，可執行回焊（reflow）以將導電連接器114的材料塑形為所需的凸塊形狀。將積體電路晶粒50接附至晶圓100可包含將積體電路晶粒50放置於晶圓100上並回焊導電連接器114。導電連接器114形成接合點（joints）於晶圓100對應的晶粒連接器110與積體電路晶粒50對應的晶粒連接器56之間，將中介物102電性地連接至積體電路晶粒50。在一些實施例中，第一積體電路晶粒50A以及第二積體電路晶粒50B藉由晶粒對晶粒間隙116橫向地分隔。在一些實施例中，晶粒對晶粒間隙116具有寬度W1，其範圍為約30 μm至約250 μm。
在第4圖中，可形成底部填充劑118於導電連接器114周圍，以及於晶圓100與積體電路晶粒50之間。底部填充劑118可降低應力並保護導電連接器114的回焊所形成的接合點。底部填充劑118可由底部填充材料所形成，諸如模鑄化合物（molding compound）、環氧樹脂（epoxy）、或其類似物。底部填充劑118可在積體電路晶粒50接附至晶圓100之後藉由毛細流動製程（capillary flow process）來形成，或者可在積體電路晶粒50接附至晶圓100之前藉由合適的沉積方法來形成。底部填充劑118可以以液體或半液體（semi-liquid）的形式應用，接著在後續製程中固化。在一些實施例中，底部填充劑118填充了第一積體電路晶粒50A與第二積體電路晶粒50B之間的晶粒對晶粒間隙116（參見第3圖），並形成晶粒對晶粒底部填充部份120於第一積體電路晶粒50A與第二積體電路晶粒50B之間。在這樣的實施例中，晶粒對晶粒底部填充部份120的寬度與晶粒對晶粒間隙116（參見第3圖）的寬度W1相同。在一些實施例中，晶粒對晶粒底部填充部份120的頂表面與第一積體電路晶粒50A的頂表面以及第二積體電路晶粒50B的頂表面齊平。
在第5圖中，形成封裝劑122（encapsulant）於積體電路晶粒50上以及其周圍。在形成封裝劑122之後，封裝劑122包覆了積體電路晶粒50以及底部填充劑118。封裝劑122可為模鑄化合物、環氧樹脂、或其類似物。封裝劑122可藉由壓力模製（compression molding）、轉移模製（transfer molding）、或類似的方法來應用，且其形成於晶圓100上方使得積體電路晶粒50被埋蓋或覆蓋。封裝劑122可以以液體或半液體的形式應用，接著在後續製程中固化。可薄化封裝劑122以露出積體電路晶粒50。薄化製程可為研磨製程、化學機械拋光（CMP）、回蝕刻、上述之組合、或類似的製程。在薄化製程之後，積體電路晶粒50、封裝劑122、以及晶粒對晶粒底部填充部份120的頂表面為共平面（在製程變異之內），使得積體電路晶粒50、封裝劑122、以及晶粒對晶粒底部填充部份120的頂表面彼此齊平。執行薄化直至所需厚度量的積體電路晶粒50、封裝劑122、以及晶粒對晶粒底部填充部份120被移除。
在第6圖中，薄化基板104以露出導電導孔108。導電導孔108的露出可藉由薄化製程來完成，諸如研磨製程、化學機械拋光（CMP）、回蝕刻、上述之組合、或類似的製程。在一些實施例中（未分別繪示），露出導電導孔108的薄化製程包含化學機械拋光，而由於在化學機械拋光期間發生的凹陷（dishing），導電導孔108突出於晶圓100的後側。在這樣的實施例中，可以可選地形成絕緣層（未分別繪示）於基板104的後側上，圍繞導電導孔108的突出部份，絕緣層可由含矽的絕緣體所形成，諸如氮化矽、氧化矽、氮氧化矽、或其類似物，且可藉由合適的沉積方法來形成，諸如旋轉塗佈、化學氣相沉積（CVD）、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）、高密度電漿化學氣相沉積（high density plasma chemical vapor deposition；HDP-CVD）、或類似的製程。在薄化基板104之後，導電導孔108以及絕緣層（如果存在）或基板104的露出表面為共平面（在製程變異之內），使得在薄化基板104之後，導電導孔108以及絕緣層（如果存在）或基板104的露出表面彼此齊平，且在晶圓100的後側露出。
在第7圖中，形成凸塊下金屬層124（under-bump metallurgy；UBMs）於導電導孔108以及基板104的露出表面上。作為形成凸塊下金屬層的示例，先形成晶種層（seed layer）（未分別繪示）於導電導孔108以及基板104的露出表面上方。在一些實施例中，晶種層為金屬層，其可為單層或者為包含複數個由不同材料所形成的次層（sub-layers）的複合層。在一些實施例中，晶種層包含鈦層以及位於鈦層上方的銅層。晶種層可使用例如物理氣相沉積（PVD）或類似的製程來形成。接著形成光阻於晶種層上並對其進行圖案化。光阻可藉由旋轉塗佈或類似的製程來形成，且可暴露於光線進行圖案化。光阻的圖案對應至凸塊下金屬層124。圖案化形成了穿過光阻的開口以露出晶種層。接著形成導電材料於光阻的開口中以及於晶種層的露出部份上。導電材料可藉由電鍍來形成，諸如有電電鍍（electroplating）或無電電鍍（electroless plating）、或類似的製程。導電材料可包含金屬，諸如銅、鈦、鎢、鋁、鎳、或類似的金屬。隨後，移除光阻以及未形成導電材料於其上的晶種層。光阻可藉由可接受的灰化（ashing）或剝除（stripping）製程來移除，諸如使用氧電漿或其類似物。一旦移除了光阻，就藉由使用諸如可接受的蝕刻製程來移除晶種層的露出部份。晶種層的剩餘部份與導電材料形成了凸塊下金屬層124。
在一些實施例中，凸塊下金屬層124可包含三層的導電材料，諸如一層鈦、一層銅、以及一層鎳。亦可使用其他的材料與膜層的配置來形成凸塊下金屬層124，諸如鉻∕鉻-銅合金∕銅∕金的配置、鈦∕鈦鎢∕銅的配置、或者銅∕鎳∕金的配置。任何可用於凸塊下金屬層124的合適的材料或材料層都完全意圖包含在當前申請的範圍之內。
再者，形成導電連接器126於凸塊下金屬層124上。導電連接器126可為球柵陣列（ball grid array；BGA）連接器、焊料球、金屬柱、控制塌陷晶片連接（controlled collapse chip connection；C4）凸塊、微型凸塊、無電鍍鎳-無電鍍鈀-浸漬金技術（electroless nickel-electroless palladium-immersion gold technique；ENEPIG）所形成的凸塊、或其類似物。導電連接器126可包含導電材料，諸如焊錫、銅、鋁、金、鎳、銀、鈀、錫、類似的導電材料、或上述之組合。在一些實施例中，導電連接器126首先透過蒸鍍、電鍍、印刷、焊料轉移、焊球放置、或類似的方法來形成焊料層。一旦形成焊料層於基板上，可執行回焊以將導電連接器126的材料塑形為所需的凸塊形狀。在其他實施例中，導電連接器126包含金屬柱（諸如銅柱），其藉由濺鍍（sputtering）、印刷、有電電鍍、無電電鍍、化學氣相沉積（CVD）、或類似的製程來形成。金屬柱可不含焊料且具有實質上垂直的側壁。在一些實施例中，形成金屬蓋層於金屬柱的頂部上。金屬蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、其類似物、或上述之組合，且可以藉由電鍍製程來形成金屬蓋層。
再者，藉由沿著劃線區進行切割，例如沿著封裝區100A周圍，來執行單粒化製程。單粒化製程可包含鋸切（sawing）、蝕刻、切割（dicing）、上述之組合、或類似的製程。舉例來說，單粒化製程可包含鋸切封裝劑122、互連結構106、以及基板104。單粒化製程將封裝區100A自相鄰的封裝區單粒化，以形成單粒的封裝元件200，如第8圖所繪示。所形成的單粒的封裝元件200是來自封裝區100A。單粒化製程自晶圓100的單粒化部份形成中介物102。作為單粒化製程的結果，中介物102以及封裝劑122的外側壁為橫向地毗連（coterminous）（在製程變異之內），如第8圖所繪示。
在第9A、9B圖以及第9C圖中，封裝元件200使用導電連接器126接附至封裝基板300。在一些實施例中，封裝基板300具有高度H1，其範圍為約0.5 mm至約4 mm。封裝基板300包含基板芯體302（substrate core），其可由半導體材料所形成，諸如矽、鍺、鑽石、或其類似物。替代地，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷砷化鎵、磷化鎵銦、上述之組合、或類似的化合物材料。額外地，基板芯體302可為絕緣體上覆半導體（SOI）基板。一般來說，絕緣體上覆半導體基板包含半導體材料層，諸如磊晶的矽、鍺、矽鍺、絕緣體上覆矽（Si-on-insulator；SOI）、絕緣體上覆矽鍺（SiGe-on-insulator；SGOI）、或上述之組合。在其他實施例中，基板芯體302為絕緣芯體，諸如纖維玻璃強化樹脂芯體（fiberglass reinforced resin core）。一個例示性芯體材料為玻璃纖維樹脂，諸如FR4。芯體材料的替代物包含雙馬來醯亞胺三嗪（bismaleimide-triazine；BT）樹脂，或替代地，其他的印刷電路板（printed circuit board；PCB）材料或膜層。
在一些實施例中，基板芯體302可包含主動裝置以及被動裝置（未分別繪示）。可使用諸如電晶體、電容器、電阻器、上述之組合、以及其類似物的裝置來生成系統設計的結構性以及功能性需求。前述裝置可使用任意合適的方法來形成。在一些實施例中，基板芯體302實質上不含主動裝置及被動裝置。在一些實施例中，基板芯體302更包含通孔304（through vias），其亦可被稱作基板通孔（TSVs）。在一些實施例中，通孔304可使用近似於上方參見第2圖所描述的基板通孔108的材料以及方法來形成，且在此不再重複描述。
封裝基板300亦可包含互連結構。互連結構被設計為連接基板芯體302的各種裝置以形成功能性電路。在一些實施例中，互連結構可由介電材料（例如，低介電常數介電材料）與導電材料（例如，銅）的交替膜層所形成，並使用導孔互相連接導電材料的膜層，且可透過任意合適的製程（諸如沉積、鑲嵌、或類似的製程）來形成互連結構。在其他實施例中，互連結構可由介電材料（例如，積層膜（build up films），諸如味之素積層膜（Ajinomoto build-up film；ABF）或其他疊層（laminates））與導電材料（例如，銅）的交替膜層所形成，並使用導孔互相連接導電材料的膜層，且可透過任意合適的製程（諸如層壓、電鍍、或類似的製程）來形成互連結構。
在繪示的實施例中，封裝基板300包含互連結構306以及互連結構308，互連結構306以及互連結構308是形成於基板芯體302的相對表面上，使得基板芯體302介於互連結構306與互連結構308之間。通孔304將互連結構306電性地耦合至互連結構308。在一些實施例中，可省略互連結構306或者互連結構308。
在一些實施例中，形成接合墊312（bond pads）於互連結構306上以及形成接合墊314於互連結構308上。接合墊312以及接合墊314亦可稱作凸塊下金屬層（UBMs）。在一些實施例中，接合墊312以及接合墊314可使用近似於上方參見第7圖所描述的凸塊下金屬層124的材料以及方法來形成，且在此不再重複描述。
在一些實施例中，形成導電連接器316於接合墊314上。導電連接器316可為球柵陣列（BGA）連接器、焊料球、金屬柱、控制塌陷晶片連接（C4）凸塊、微型凸塊、無電鍍鎳-無電鍍鈀-浸漬金技術（ENEPIG）所形成的凸塊、或其類似物。導電連接器316可使用近似於上方參見第7圖所描述的導電連接器126的材料以及方法來形成，且在此不再重複描述。
在一些實施例中，回焊導電連接器126以將凸塊下金屬層124接附至接合墊312。導電連接器126將封裝元件200，包含中介物102，連接至封裝基板300。因此，封裝基板300電性地連接至積體電路晶粒50。
在一些實施例中，形成底部填充劑128於封裝元件200與封裝基板300之間，圍繞導電連接器126。底部填充劑128可在接附封裝元件200之後藉由毛細流動製程來形成，或者在接附封裝元件200之前藉由任意合適的沉積方法來形成。底部填充劑128可為連續的材料，自封裝基板300延伸至中介物102。在一些實施例中，底部填充劑128沿著中介物102的側壁以及封裝劑122的側壁延伸，並與中介物102的側壁以及封裝劑122的側壁實體接觸。在一些實施例中，底部填充劑128可使用近似於上方參見第4圖所描述的底部填充劑118的材料以及方法來形成，且在此不再重複描述。
進一步參見第9A圖，在一些實施例中，晶粒對晶粒底部填充部份120具有條形（bar）的形狀，或者具有細長（elongated）矩形的形狀。在這樣的實施例中，晶粒對晶粒底部填充部份120具有長度L1以及寬度W1。長度L1之範圍可為約1 cm至約10 cm。長度L1對寬度W1的比例（L1∕W1）之範圍為約33至約10000。
在第10A、10B圖以及第10C圖中，在將封裝元件200接合至封裝基板300之後，將翹曲控制結構接附至封裝基板300。翹曲控制結構用於控制或降低積體電路封裝體400的翹曲。在一些實施例中，翹曲控制結構包含前側翹曲控制結構402以及後側翹曲控制結構404。在一些實施例中，前側翹曲控制結構402以黏著劑406接附至封裝基板300的前側300F。黏著劑406可包含聚合物材料。
在一些實施例中，前側翹曲控制結構402可包含高熱膨脹係數（coefficient of thermal expansion；CTE）材料，諸如銅、不鏽鋼、上述之組合、或其類似物。在一些實施例中，前側翹曲控制結構402的材料可具有範圍為約10 ppm∕℃至約25 ppm∕℃的熱膨脹係數。在一些實施例中，前側翹曲控制結構402包含斷連部份。在繪示的實施例中，前側翹曲控制結構402包含第一斷連部份402A以及第二斷連部份402B，第一斷連部份402A與第二斷連部份402B藉由間隙410分隔。在一些實施例中，形成前側翹曲控制結構402的第一斷連部份402A以及第二斷連部份402B且隨後接附至封裝基板300的前側300F。在一些實施例中，前側翹曲控制結構402的第一斷連部份402A的高度以及第二斷連部份402B的高度大於封裝元件200的高度。在這樣的實施例中，前側翹曲控制結構402的第一斷連部份402A以及第二斷連部份402B的頂表面位於封裝元件200的頂表面上方。前側翹曲控制結構402的第一斷連部份402A以及第二斷連部份402B可具有高度H2，其範圍為約0.5 mm至約5 mm。
在一些實施例中，前側翹曲控制結構402的第一斷連部份402A包含第一部份412A、第二部份414A、以及將第一部份412A連接至第二部份414A的第三部份416A，而前側翹曲控制結構402的第二斷連部份402B包含第一部份412B、第二部份414B、以及將第一部份412B連接至第二部份414B的第三部份416B。第一部份412A可平行於第二部份414A，而第三部份416A垂直於第一部份412A及第二部份414A兩者。第一部份412B可平行於第二部份414B，而第三部份416B垂直於第一部份412B及第二部份414B兩者。在一些實施例中，前側翹曲控制結構402的第一斷連結構402A以及第二斷連結構402B接附至封裝基板300，使得第一部份412A以及第一部份412B面離（face away）封裝元件200的側壁與封裝基板300的第一側壁共平面，第二部份414A以及第二部份414B面離封裝元件200的側壁與封裝基板300的第二側壁共平面（第二側壁相對於第一側壁），第三部份416A面離封裝元件200的側壁與封裝基板300的第三側壁共平面（第三側壁將第一側壁連接至第二側壁），以及第三部份416B面離封裝元件200的側壁與封裝基板300的第四側壁共平面（第四側壁相對於第三側壁）。
在一些實施例中，第一間隙410A設置於第一斷連部份402A的第一部份412A與第二斷連部份402B的第一部份412B之間，而第二間隙410B設置於第一斷連部份402A的第二部份414A與第二斷連部份402B的第二部份414B之間。第一間隙410A設置於或者靠近晶粒對晶粒底部填充部份120的第一末端，而第二間隙410B設置於或者靠近晶粒對晶粒底部填充部份120的第二末端（相對第一末端）。在一些實施例中，如第10A圖所繪示，隨著間隙410自封裝基板300的各自側壁朝向封裝元件200延伸，間隙410的寬度為均勻或固定值。在一些實施例中，橫跨第一間隙410A並彼此相對的前側翹曲控制結構402的第一斷連部份402A的第一部份412A的側壁以及前側翹曲控制結構402的第二斷連部份402B的第一部份412B的側壁與封裝基板300的各自側壁平行，而橫跨第二間隙410B並彼此相對的前側翹曲控制結構402的第一斷連部份402A的第二部份414A的側壁以及前側翹曲控制結構402的第二斷連部份402B的第二部份414B的側壁與封裝基板300的各自側壁平行。
間隙410可具有寬度W2，其範圍為約30 μm至約100000 μm。在一些實施例中，間隙410的寬度W2大於晶粒對晶粒底部填充部份120的寬度W1。寬度W2對寬度W1的比例（W2∕W1）可為約1至約3333。形成分隔前側翹曲控制結構402的第一斷連部份402A於第二斷連部份402B的間隙410有利地允許晶粒對晶粒底部填充部份120中的應力消除，並降低或避免晶粒對晶粒底部填充部份120在晶粒對晶粒底部填充部份120的相對邊緣的分層或裂痕之形成。
此外，在第10A、10B圖以及第10C圖中，後側翹曲控制結構404嵌入至封裝基板300之中，並以黏著劑408接附至封裝基板300。黏著劑408可介於封裝基板300的互連結構306與後側翹曲控制結構404之間。黏著劑408可使用近似於黏著劑406的材料來形成。後側翹曲控制結構404可自封裝基板300的後側300B嵌入至封裝基板300中。在繪示的實施例中，後側翹曲控制結構404延伸穿過互連結構308以及封裝基板300的基板芯體302，並延伸至封裝基板300的互連結構306之中，使得後側翹曲控制結構404的頂表面位於封裝基板300的互連結構306之內。在一些實施例中，後側翹曲控制結構404可延伸穿過互連結構308並延伸至封裝基板300的基板芯體302之中，使得後側翹曲控制結構404的頂表面位於封裝基板300的基板芯體302之內。在其他實施例中，後側翹曲控制結構404可延伸至封裝基板300的互連結構308之中，使得後側翹曲控制結構404的頂表面位於封裝基板300的互連結構308之內。
封裝基板300的高度H1可大於後側翹曲控制結構404的高度H3。高度H3的範圍可為約0.1 mm至約3.5 mm。高度H3對高度H1的比例之範圍可為約0.15至約1。
後側翹曲控制結構404可包含低熱膨脹係數（CTE）的材料，諸如鎳-鐵合金、矽、或其類似物。後側翹曲控制結構404的材料可具有小於約3 ppm∕℃的熱膨脹係數。在一些實施例中，前側翹曲控制結構402的熱膨脹係數大於後側翹曲控制結構404的熱膨脹係數。
後側翹曲控制結構404可包含斷連部份。在繪示的實施例中，後側翹曲控制結構404包含第一斷連部份404A以及第二斷連部份404B。第一斷連部份404A以及第二斷連部份404B可藉由距離D1彼此橫向地分隔。距離D1之範圍可為約1 mm至約100 mm。
在一些實施例中，後側翹曲控制結構404的形成製程可包含圖案化封裝基板300，以形成第一斷連部份404A以及第二斷連部份404B的開口於封裝基板300中。前述開口自封裝基板300的後側300B延伸至封裝基板300之中。在一些實施例中，形成封裝基板300，使得封裝基板的電路（包含主動∕被動裝置、互連結構、及∕或接合墊）重新佈線（re-routed），自封裝基板300形成開口的區域遠離。在這樣的實施例中，封裝基板300形成開口的區域為實質上不含封裝基板300的電路。隨後，第一斷連部份404A以及第二斷連部份404B插入至各自的開口之中並以黏著劑408接附至封裝基板300。
在一些實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B可嵌入至封裝基板300之中，使得在平面示意圖中第一斷連部份404A位於晶粒對晶粒底部填充部份120的第一末端正下方並與之重疊，並使得在平面示意圖中第二斷連部份404B位於晶粒對晶粒底部填充部份120的第二末端（相對於第一末端）正下方並與之重疊，如第10B圖所繪示。
形成上方所描述的後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B（使得在平面示意圖中後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B與晶粒對晶粒底部填充部份120的相對末端重疊）有利地允許降低可能由形成於前側翹曲控制結構402的第一斷連部份402A與第二斷連部份402B之間的間隙410所導致的封裝體翹曲。
在繪示的實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B在平面示意圖中具有矩形的形狀，如第10B圖所繪示。在其他實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B可具有變化的形狀，取決於積體電路封裝體400的設計規格。後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B各自具有寬度W3以及長度L2。在一些實施例中，寬度W3與長度L2相同。在其他實施例中，寬度W3不同於長度L2。寬度W3之範圍可為約0.15 cm至約6.25 cm。長度L2之範圍可為約0.1 cm至約5 cm。在一些實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B的寬度W3大於晶粒對晶粒底部填充部份120的寬度W1。寬度W3對寬度W1的比例（W3∕W1）之範圍可為約50至約250。在一些實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B的長度L2小於晶粒對晶粒底部填充部份120的長度L1。長度L2對長度L1的比例（L2∕L1）之範圍為約0至約0.5。
第11圖是根據一些實施例，繪示出製造積體電路封裝體的中間階段的上視示意圖。明確地說，第11圖是根據一些實施例，繪示出形成前側翹曲控制結構402（參見第10A、10B圖以及第10C圖）的製程。在一些實施例中，前側翹曲控制結構402是藉由將環形結構418（annular structure）接附至封裝基板300的前側300F（參見第10C圖）來形成，且隨後移除環形結構418的多個部份420以形成間隙410（參見第10A圖）。移除製程可為任意合適的移除製程，諸如蝕刻、研磨、或類似的製程。在一些實施例中，環形結構418接附至封裝基板300的前側300F，使得環形結構418的外側壁與封裝基板300的各自側壁共平面。在一些實施例中，環形結構418的外側壁與封裝基板300的各自側壁為橫向地毗連。環形結構418可以包含高熱膨脹係數（CTE）的材料，諸如銅、不鏽鋼、或其類似物。在一些實施例中，環形結構418的材料可以具有範圍為約10 ppm∕℃至約25 ppm∕℃的熱膨脹係數。
第12圖是根據一些實施例，繪示出積體電路封裝體500的剖面示意圖。積體電路封裝體500近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體500可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，前側翹曲控制結構402的第一斷連部份402A的高度以及第二斷連部份402B的高度與封裝元件200的高度相同。在這樣的實施例中，前側翹曲控制結構402的第一斷連部份402A以及第二斷連部份402B的頂表面與封裝元件200的頂表面齊平。
第13圖是根據一些實施例，繪示出積體電路封裝體600的剖面示意圖。積體電路封裝體600近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體600可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，前側翹曲控制結構402的第一斷連部份402A的高度以及第二斷連部份402B的高度小於封裝元件200的高度。在這樣的實施例中，前側翹曲控制結構402的第一斷連部份402A以及第二斷連部份402B的頂表面低於封裝元件200的頂表面。
第14圖是根據一些實施例，繪示出積體電路封裝體700的剖面示意圖。積體電路封裝體700近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體700可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，隨著間隙410自封裝基板300的各自側壁朝向封裝元件200沿伸，間隙410會變寬。在一些實施例中，間隙410的最小寬度大於晶粒對晶粒底部填充部份120的寬度W1。
第15圖是根據一些實施例，繪示出積體電路封裝體800的剖面示意圖。積體電路封裝體800近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體800可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，隨著間隙410自封裝基板300的各自側壁朝向封裝元件200沿伸，間隙410會變窄。在一些實施例中，間隙410的最小寬度大於晶粒對晶粒底部填充部份120的寬度W1。
第16圖是根據一些實施例，繪示出積體電路封裝體900的剖面示意圖。積體電路封裝體900近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體900可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，隨著間隙410自封裝基板300的各自側壁朝向封裝元件200沿伸，間隙410會先變窄再變寬。在一些實施例中，間隙410的最小寬度大於晶粒對晶粒底部填充部份120的寬度W1。在一些實施例中，橫跨第一間隙410A並彼此相對的前側翹曲控制結構402的第一斷連部份402A的第一部份412A的側壁以及前側翹曲控制結構402的第二斷連部份402B的第一部份412B的側壁為凸面側壁（convex sidewalls），而橫跨第二間隙410B並彼此相對的前側翹曲控制結構402的第一斷連部份402A的第二部份414A的側壁以及前側翹曲控制結構402的第二斷連部份402B的第二部份414B的側壁為凸面側壁。
第17圖是根據一些實施例，繪示出積體電路封裝體1000的剖面示意圖。積體電路封裝體1000近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體1000可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，隨著間隙410自封裝基板300的各自側壁朝向封裝元件200沿伸，間隙410會先變寬再變窄。在一些實施例中，間隙410的最小寬度大於晶粒對晶粒底部填充部份120的寬度W1。在一些實施例中，橫跨第一間隙410A並彼此相對的前側翹曲控制結構402的第一斷連部份402A的第一部份412A的側壁以及前側翹曲控制結構402的第二斷連部份402B的第一部份412B的側壁為凹面側壁（concave sidewalls），而橫跨第二間隙410B並彼此相對的前側翹曲控制結構402的第一斷連部份402A的第二部份414A的側壁以及前側翹曲控制結構402的第二斷連部份402B的第二部份414B的側壁為凹面側壁。
第18圖是根據一些實施例，繪示出積體電路封裝體1100的下視示意圖。積體電路封裝體1100近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體1100可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B在平面示意圖中各自具有圓形的形狀。
第19圖是根據一些實施例，繪示出積體電路封裝體1200的下視示意圖。積體電路封裝體1200近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體1200可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B在平面示意圖中各自具有T字形（T-like）的形狀，使得後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B各自包含寬部422、以及連接至寬部422的窄部424。在一些實施例中，後側翹曲控制結構404的第一斷連部份404A的窄部424面對後側翹曲控制結構404的第二斷連部份404B的窄部424。在一些實施例中，後側翹曲控制結構404的第一斷連部份404A的窄部424的寬度以及後側翹曲控制結構404的第二斷連部份404B的窄部424的寬度皆大於晶粒對晶粒底部填充部份120的寬度W1。
第20圖是根據一些實施例，繪示出積體電路封裝體1300的下視示意圖。積體電路封裝體1300近似於積體電路封裝體400（參見第10A、10B圖以及第10C圖），使用近似的標號來標示近似的部件，且關於近似部件的描述在此不再重複描述。在一些實施例中，積體電路封裝體1300可藉由近似於上方參見第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖所描述的製程步驟來形成，且在此不再重複描述。在繪示的實施例中，後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B在平面示意圖中各自具有T字形的形狀，使得後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B各自包含寬部422、以及連接至寬部422的窄部424。在一些實施例中，後側翹曲控制結構404的第一斷連部份404A的寬部422面對後側翹曲控制結構404的第二斷連部份404B的寬部422。在一些實施例中，後側翹曲控制結構404的第一斷連部份404A的窄部424的寬度以及後側翹曲控制結構404的第二斷連部份404B的窄部424的寬度皆大於晶粒對晶粒底部填充部份120的寬度W1。
第21A、21B、22A、22B、23A圖以及第23B圖是根據一些實施例，繪示出使用封裝元件200（參見第8圖）製造積體電路封裝體1400的中間階段的上視、下視、及剖面示意圖。明確地說，第22A圖以及第23A圖繪示出上視示意圖，第21A圖繪示出下視示意圖，而第21B、22B圖以及第23B圖繪示出剖面示意圖。積體電路封裝體1400可為基板上覆晶圓上覆晶片（CoWoS）裝置。
在第21A圖以及第21B圖中，提供或形成封裝基板300。在一些實施例中，封裝基板300可使用上方參見第9A、9B圖以及第9C圖所描述的製程步驟來形成，且在此不再重複描述。後側翹曲控制結構404（包含斷連部份，諸如第一斷連部份404A以及第二斷連部份404B）自封裝基板300的後側300B嵌入至封裝基板300之中，並以黏著劑408接附至封裝基板300，如上方參見第10B圖以及第10C圖所描述的嵌入以及接附的製程步驟，且在此不再重複描述。
在第22A圖以及第22B圖中，在將後側翹曲控制結構404嵌入至封裝基板300之後，將封裝元件200安置（mounted）於封裝基板300的前側300F上，如上方參見第9A圖以及第9C圖所描述的製程步驟，且在此不再重複描述。隨後，形成底部填充劑128於封裝元件200與封裝基板300之間，圍繞導電連接器126，如上方參見第9C圖所描述，且在此不再重複描述。
在第23A圖以及第23B圖中，在將封裝元件200安置於封裝基板300上之後，將前側翹曲控制結構402（包含斷連部份，諸如藉由間隙410分隔的第一斷連部份402A以及第二斷連部份402B）以黏著劑406接附至封裝基板300的前側300F，如上方參見第10A圖以及第10C圖所描述的製程步驟，且在此不再重複描述。
第24A、24B、24C、25A圖以及第25B圖是根據一些實施例，繪示出使用封裝元件200（參見第8圖）製造積體電路封裝體1500的中間階段的上視、下視、及剖面示意圖。明確地說，第24A圖以及第25A圖繪示出上視示意圖，第24B圖繪示出下視示意圖，而第24C圖以及第25B圖繪示出剖面示意圖。積體電路封裝體1500可以是基板上覆晶圓上覆晶片（CoWoS）的裝置。
在第24A、24B圖以及第24C圖中，提供或形成封裝基板300。在一些實施例中，封裝基板300可使用上方參見第9A、9B圖以及第9C圖所描述的製程步驟來形成，且在此不再重複描述。將前側翹曲控制結構402（包含斷連部份，諸如藉由間隙410分隔的第一斷連部份402A以及第二斷連部份402B）以黏著劑406接附至封裝基板300的前側300F，如上方參見第10A圖以及第10C圖所描述的製程步驟，且在此不再重複描述。
隨後，後側翹曲控制結構404（包含斷連部份，諸如第一斷連部份404A以及第二斷連部份404B）自封裝基板300的後側300B嵌入至封裝基板300之中，並以黏著劑408接附至封裝基板300，如上方參見第10B圖以及第10C圖所描述的嵌入以及接附的製程步驟，且在此不再重複描述。
在第25A圖以及第25B圖中，在將前側翹曲控制結構402以及後側翹曲控制結構404接附至封裝基板300之後，將封裝元件200安置於封裝基板300的前側300F上，如上方參見第9A圖以及第9C圖所描述的製程步驟，且在此不再重複描述。隨後，形成底部填充劑128於封裝元件200與封裝基板300之間，圍繞導電連接器126，如上方參見第9C圖所描述，且在此不再重複描述。
亦可包含其他的部件以及製程。舉例來說，可包含測試結構以幫助三維（3 dimensions；3D）封裝體或三維積體電路（3DIC）裝置的驗證測試。測試結構可包含例如測試墊，其形成於重佈（redistribution）層中或形成於能允許三維封裝或三維積體電路使用探針（probes）及∕或探針卡（probe cards）等類似物進行測試的測試基板上。可對中間結構以及最終結構執行驗證測試。額外地，本揭露描述的結構以及方法可與測試方法結合使用，前述測試方法涵蓋了對已知良好晶粒（KGD）的中間驗證，以提高產率（yield）並降低成本。
實施例可達到數個優點。形成如上方參見第10A圖以及第10C圖所描述的分隔了前側翹曲控制結構402的第一斷連部份402A以及第二斷連部份402B的間隙410有利地允許晶粒對晶粒底部填充部份120中的應力消除，並降低或避免晶粒對晶粒底部填充部份120中的分層或裂痕之形成。形成如上方參見第10B圖以及第10C圖所描述的後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B，使得後側翹曲控制結構404的第一斷連部份404A以及第二斷連部份404B在平面示意圖中與晶粒對晶粒底部填充部份120的各自相對末端重疊，有利地允許降低由分隔了前側翹曲控制結構402的第一斷連部份402A與第二斷連部份402B的間隙410所導致的封裝體翹曲。
根據本揭露的實施例，提供了一種封裝體，包含封裝基板，封裝基板具有第一側以及相對於第一側的第二側；封裝元件，接合至封裝基板的第一側；前側翹曲控制結構，接附至封裝基板的第一側；以及後側翹曲控制結構，自封裝基板的第二側嵌入至封裝基板。封裝元件包含第一積體電路晶粒、第二積體電路晶粒、及晶粒對晶粒底部填充區，晶粒對晶粒底部填充區位於第一積體電路晶粒與第二積體電路晶粒之間。前側翹曲控制結構包含第一斷連結構及第二斷連結構，第一斷連結構及第二斷連結構藉由第一間隙彼此橫向地分隔。第一間隙設置於靠近晶粒對晶粒底部填充區的第一末端。後側翹曲控制結構包含第三斷連結構及第四斷連結構，第三斷連結構及第四斷連結構彼此橫向地分隔。在平面圖中第三斷連結構與晶粒對晶粒底部填充區的第一末端重疊。在平面圖中第四斷連結構與晶粒對晶粒底部填充區的第二末端重疊。在實施例中，第一斷連結構及第二斷連結構更藉由第二間隙彼此橫向地分隔，第二間隙設置於晶粒對晶粒底部填充區的第二末端，封裝元件介於第一間隙與第二間隙之間。在實施例中，前側翹曲控制結構的第一斷連結構沿著封裝元件的多個側壁延伸。在實施例中，前側翹曲控制結構的第一斷連結構的側壁與封裝基板的側壁共平面。在實施例中，橫跨第一間隙並彼此相對的前側翹曲控制結構的第一斷連結構的側壁以及前側翹曲控制結構的第二斷連結構的側壁為凸面側壁。在實施例中，橫跨第一間隙並彼此相對的前側翹曲控制結構的第一斷連結構的側壁以及前側翹曲控制結構的第二斷連結構的側壁為凹面側壁。在實施例中，在平面圖中第一間隙的寬度大於晶粒對晶粒底部填充區的寬度。
根據本揭露的另一實施例，提供了一種封裝體，包含封裝基板，封裝基板具有第一側以及相對於第一側的第二側；封裝元件，接合至封裝基板的第一側；前側翹曲控制結構，以第一黏著劑接附至封裝基板的第一側；以及後側翹曲控制結構，以第二黏著劑接附至封裝基板。封裝元件包含中介物；第一積體電路晶粒及第二積體電路晶粒，接合至中介物；以及晶粒對晶粒底部填充區，位於第一積體電路晶粒與第二積體電路晶粒之間。前側翹曲控制結構包含第一斷連結構及第二斷連結構，第一斷連結構及第二斷連結構藉由第一間隙及第二間隙彼此橫向地分隔。封裝元件介於第一間隙與第二間隙之間。第一間隙設置於晶粒對晶粒底部填充區的第一末端。第二間隙設置於晶粒對晶粒底部填充區的第二末端。後側翹曲控制結構自封裝基板的第二側嵌入至封裝基板。後側翹曲控制結構包含第三斷連結構及第四斷連結構，第三斷連結構及第四斷連結構彼此橫向地分隔。在平面圖中晶粒對晶粒底部填充區的第一末端設置於第三斷連結構的周邊之內。在平面圖中晶粒對晶粒底部填充區的第二末端設置於第四斷連結構的周邊之內。在實施例中，第一間隙的寬度隨著第一間隙自封裝基板的側壁朝向封裝元件延伸而增加。在實施例中，第一間隙的寬度隨著第一間隙自封裝基板的側壁朝向封裝元件延伸而減少。在實施例中，第一間隙的寬度隨著第一間隙自封裝基板的側壁朝向封裝元件延伸而仍維持定值。在實施例中，第三斷連結構及第四斷連結構在平面圖中各自具有矩形、圓形、或T字形。在實施例中，第三斷連結構的寬度及第四斷連結構的寬度大於晶粒對晶粒底部填充區的寬度。在實施例中，封裝基板的高度大於後側翹曲控制結構的高度。
根據本揭露的又一實施例，提供了一種封裝體的形成方法，包含形成封裝元件。封裝元件包含中介物；第一積體電路晶粒及第二積體電路晶粒，接合至中介物；以及晶粒對晶粒底部填充區，位於第一積體電路晶粒與第二積體電路晶粒之間。將封裝元件接合至封裝基板的第一側。將前側翹曲控制結構接附至封裝基板的第一側並相鄰於封裝元件。前側翹曲控制結構包含第一斷連結構及第二斷連結構，第一斷連結構及第二斷連結構藉由第一間隙彼此橫向地分隔。第一間隙設置於晶粒對晶粒底部填充區的第一末端。將後側翹曲控制結構接附至封裝基板。後側翹曲控制結構自封裝基板的第二側嵌入至封裝基板。在平面圖中後側翹曲控制結構與晶粒對晶粒底部填充區重疊。在實施例中，方法更包含形成第二底部填充於封裝基板與封裝元件之間，其中第二底部填充與中介物的側壁實體接觸。在實施例中，前側翹曲控制結構的高度大於封裝元件的高度。在實施例中，前側翹曲控制結構以第一黏著劑接附至封裝基板的第一側。在實施例中，後側翹曲控制結構以第二黏著劑接附至封裝基板。在實施例中，方法更包含在將後側翹曲控制結構接附至封裝基板之前，形成開口於封裝基板中。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:積體電路晶粒 50A:第一積體電路晶粒 50B:第二積體電路晶粒 50F:前側 52:半導體基板 54:互連結構 56:晶粒連接器 58:絕緣層 100:晶圓 100A:封裝區 102:中介物 104:基板 106:互連結構 108:導電導孔 110:晶粒連接器 112:絕緣層 114:導電連接器 116:晶粒對晶粒間隙 118:底部填充劑 120:晶粒對晶粒底部填充部份 122:封裝劑 124:凸塊下金屬層 126:導電連接器 128:底部填充劑 200:封裝元件 300:封裝基板 300B:後側 300F:前側 302:基板芯體 304:通孔 306:互連結構 308:互連結構 312:接合墊 314:接合墊 316:導電連接器 400:積體電路封裝體 402:前側翹曲控制結構 402A:第一斷連部份 402B:第二斷連部份 404:後側翹曲控制結構 404A:第一斷連部份 404B:第二斷連部份 406:黏著劑 408:黏著劑 410:間隙 410A:第一間隙 410B:第二間隙 412A:第一部份 412B:第一部份 414A:第二部份 414B:第二部份 416A:第三部份 416B:第三部份 418:環形結構 420:部份 422:寬部 424:窄部 500:積體電路封裝體 600:積體電路封裝體 700:積體電路封裝體 800:積體電路封裝體 900:積體電路封裝體 1000:積體電路封裝體 1100:積體電路封裝體 1200:積體電路封裝體 1300:積體電路封裝體 1400:積體電路封裝體 1500:積體電路封裝體 D1:距離 H1:高度 H2:高度 H3:高度 L1:長度 L2:長度 W1:寬度 W2:寬度 W3:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據一些實施例，繪示出積體電路晶粒的剖面示意圖。 第2、3、4、5、6、7、8、9A、9B、9C、10A、10B圖以及第10C圖是根據一些實施例，繪示出製造積體電路封裝體的中間階段的上視、下視、及剖面示意圖。 第11圖是根據一些實施例，繪示出製造積體電路封裝體的中間階段的上視示意圖。 第12圖是根據一些實施例，繪示出積體電路封裝體的剖面示意圖。 第13圖是根據一些實施例，繪示出積體電路封裝體的剖面示意圖。 第14圖是根據一些實施例，繪示出積體電路封裝體的上視示意圖。 第15圖是根據一些實施例，繪示出積體電路封裝體的上視示意圖。 第16圖是根據一些實施例，繪示出積體電路封裝體的上視示意圖。 第17圖是根據一些實施例，繪示出積體電路封裝體的上視示意圖。 第18圖是根據一些實施例，繪示出積體電路封裝體的下視示意圖。 第19圖是根據一些實施例，繪示出積體電路封裝體的下視示意圖。 第20圖是根據一些實施例，繪示出積體電路封裝體的下視示意圖。 第21A、21B、22A、22B、23A圖以及第23B圖是根據一些實施例，繪示出製造積體電路封裝體的中間階段的上視、下視、及剖面示意圖。 第24A、24B、24C、25A圖以及第25B圖是根據一些實施例，繪示出製造積體電路封裝體的中間階段的上視、下視、及剖面示意圖。
50:積體電路晶粒
50A:第一積體電路晶粒
50B:第二積體電路晶粒
56:晶粒連接器
102:中介物
104:基板
106:互連結構
110:晶粒連接器
114:導電連接器
118:底部填充劑
120:晶粒對晶粒底部填充部份
122:封裝劑
124:凸塊下金屬層
126:導電連接器
128:底部填充劑
200:封裝元件
300:封裝基板
300B:後側
300F:前側
302:基板芯體
304:通孔
306:互連結構
308:互連結構
312:接合墊
314:接合墊
316:導電連接器
400:積體電路封裝體
402:前側翹曲控制結構
402A:第一斷連部份
402B:第二斷連部份
404:後側翹曲控制結構
406:黏著劑
408:黏著劑
H1:高度
H2:高度
H3:高度

Claims (1)

  1. 一種封裝體，包括： 一封裝基板，該封裝基板具有一第一側以及相對於該第一側的一第二側； 一封裝元件，接合至該封裝基板的該第一側，該封裝元件包括：一第一積體電路晶粒、一第二積體電路晶粒、及一晶粒對晶粒底部填充區（die-to-die underfill region），該晶粒對晶粒底部填充區位於該第一積體電路晶粒與該第二積體電路晶粒之間； 一前側翹曲控制結構（warpage control structure），接附至該封裝基板的該第一側，該前側翹曲控制結構包括：一第一斷連結構（disconnected structure）及一第二斷連結構，該第一斷連結構及該第二斷連結構藉由一第一間隙（gap）彼此橫向地分隔，該第一間隙設置於靠近該晶粒對晶粒底部填充區的一第一末端；以及 一後側翹曲控制結構，自該封裝基板的該第二側嵌入至該封裝基板，該後側翹曲控制結構包括：一第三斷連結構及一第四斷連結構，該第三斷連結構及該第四斷連結構彼此橫向地分隔，在一平面圖中該第三斷連結構與該晶粒對晶粒底部填充區的該第一末端重疊，在該平面圖中該第四斷連結構與該晶粒對晶粒底部填充區的一第二末端重疊。
TW112100690A 2022-05-24 2023-01-07 封裝體 TW202347649A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/664,689 2022-05-24
US17/664,689 US20230387063A1 (en) 2022-05-24 2022-05-24 Integrated circuit package and method of forming same

Publications (1)

Publication Number Publication Date
TW202347649A true TW202347649A (zh) 2023-12-01

Family

ID=88876818

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112100690A TW202347649A (zh) 2022-05-24 2023-01-07 封裝體

Country Status (2)

Country Link
US (1) US20230387063A1 (zh)
TW (1) TW202347649A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264337B2 (en) * 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US10861799B1 (en) * 2019-05-17 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy die placement without backside chipping
CN113140520B (zh) * 2020-01-19 2024-11-08 江苏长电科技股份有限公司 封装结构及其成型方法
KR20220007246A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지
US20230124098A1 (en) * 2021-10-18 2023-04-20 Intel Corporation Semiconductor package with warpage control

Also Published As

Publication number Publication date
US20230387063A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US11929345B2 (en) Semiconductor device including binding agent adhering an integrated circuit device to an interposer
US11476201B2 (en) Package-on-package device
US11515267B2 (en) Dummy die placement without backside chipping
TWI773260B (zh) 封裝結構及其製造方法
US11990443B2 (en) Semiconductor die package and method of manufacture
US20230314702A1 (en) Integrated circuit package and method of forming same
US11735576B2 (en) Integrated circuit package and method
US20240266297A1 (en) Package-On-Package Device
TWI803310B (zh) 積體電路元件和其形成方法
TWI838073B (zh) 積體電路封裝及其形成方法
US20230369274A1 (en) Integrated circuit package and method of forming same
US20230260941A1 (en) Semiconductor Device and Method
US20230387063A1 (en) Integrated circuit package and method of forming same
CN220934063U (zh) 集成电路封装
US20240266316A1 (en) Integrated circuit packages and methods of forming the same
TWI856479B (zh) 積體電路封裝體及其形成方法
US20230378017A1 (en) Integrated circuit packages and methods of forming the same
US20240379565A1 (en) Integrated circuit packages and methods of forming the same
US20240413012A1 (en) Semiconductor Device and Method
US20240379602A1 (en) Methods of forming integrated circuit packages
US20240047417A1 (en) Integrated Circuit Package and Method of Forming the Same
CN118116882A (zh) 集成电路封装件及其形成方法
CN119275115A (zh) 半导体封装结构及其形成方法