TW202344995A - 記憶體系統 - Google Patents

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小島慶久
井川原俊一
檜田敏克
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日商鎧俠股份有限公司
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Abstract

本發明提供一種抑制可靠性降低的記憶體系統。一實施方式的記憶體系統包括:非揮發性記憶體,包括包含多個記憶胞的第一區塊;以及記憶體控制器,對非揮發性記憶體中所記憶的資料執行子區塊單元的抹除處理。第一區塊包括:第一子區塊,包含第一記憶胞;以及第二子區塊,包含第二記憶胞。第二記憶胞與第一記憶胞串聯連接或者與第一記憶胞並聯連接於同一位元線。記憶體控制器構成為,根據與第一子區塊對應的第一值達到第一臨限值,自第一子區塊讀出第一資料,對自第一子區塊讀出的第一資料執行錯誤校正處理,將被執行錯誤校正處理後的第一資料寫入至非揮發性記憶體。

Description

記憶體系統
本申請案享受以日本專利申請案2022-079428號(申請日:2022年5月13日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。
實施方式是有關於一種記憶體系統。
已知有一種記憶體系統,包括:作為非揮發性記憶體的反及(Not AND,NAND)快閃記憶體(flash memory)、以及控制非揮發性記憶體的記憶體控制器(memory controller)。記憶體控制器根據來自主機(host)的要求而將資料寫入至非揮發性記憶體。
本發明提供一種抑制可靠性降低的記憶體系統。
實施方式的記憶體系統包括非揮發性記憶體、以及記憶體控制器。所述非揮發性記憶體包括包含多個記憶胞的第一區塊。所述第一區塊包括:第一子區塊,包含第一記憶胞;以及第二子區塊,包含第二記憶胞。所述第二記憶胞與所述第一記憶胞串聯連接或者與所述第一記憶胞並聯連接於同一位元線。所述記憶體控制器對所述非揮發性記憶體中所記憶的資料執行子區塊單元的抹除處理。所述記憶體控制器構成為,根據與所述第一子區塊對應的第一值達到第一臨限值,自所述第一子區塊讀出第一資料,對自所述第一子區塊讀出的所述第一資料執行錯誤校正(error correcting)處理,將被執行所述錯誤校正處理後的所述第一資料寫入至所述非揮發性記憶體。
以下,參照圖式對實施方式進行說明。另外,在以下說明中,對具有相同功能及結構的結構要素標註共通的參照符號。
1. 第一實施方式 1.1 結構 1.1.1 資訊處理系統 對第一實施方式的資訊處理系統的結構進行說明。
圖1是表示第一實施方式的資訊處理系統的結構的方塊圖。如圖1所示,資訊處理系統1包括主機2及記憶體系統3。
主機2是使用記憶體系統3而處理資料的資料處理裝置。主機2例如為個人電腦(Personal Computer)或資料中心(data center)內的伺服器(server)。
記憶體系統3是構成為連接於主機2的記憶裝置。記憶體系統3例如為如安全數位卡(Secure Digital Card,SD TM卡)的記憶體卡、通用閃存存儲(Universal Flash Storage,UFS)、固態硬碟(Solid State Drive,SSD)。記憶體系統3根據來自主機2的要求而執行資料的寫入處理、讀出處理、抹除處理。記憶體系統3亦可執行寫入處理、讀出處理、及抹除處理作為內部處理。
1.1.2 記憶體系統 對第一實施方式的記憶體系統的內部結構進行說明。
記憶體系統3包括非揮發性記憶體10及記憶體控制器20。
非揮發性記憶體10例如為NAND快閃記憶體。非揮發性記憶體10包含多個區塊BLK(BLK0~BLKn)。各區塊BLK包含多個子區塊SBLK(SBLK0~SBLKm)。m及n為1以上的整數。各子區塊SBLK包含多個記憶胞。各記憶胞以非揮發的方式記憶資料。區塊BLK及子區塊SBLK例如為抹除處理中的資料的抹除單元。以下,亦將以區塊BLK為抹除單元的抹除處理稱為區塊單元的抹除處理。亦將以子區塊SBLK為抹除單元的抹除處理稱為子區塊單元的抹除處理。以下,為了便於說明,對一個區塊BLK中包含兩個子區塊SBLK0及子區塊SBLK1的情況(m=1的情況)進行說明。
記憶體控制器20例如包含如片上系統(System-on-a-Chip,SoC)的積體電路。記憶體控制器20基於來自主機2的要求而控制非揮發性記憶體10。
具體而言,例如,記憶體控制器20基於來自主機2的寫入要求,將寫入資料寫入至非揮發性記憶體10。而且,記憶體控制器20基於來自主機2的讀出要求,自非揮發性記憶體10讀出讀出資料。並且,記憶體控制器20將基於讀出資料的資料傳送至主機2。
1.1.3 記憶體控制器 接下來,繼續參照圖1,對記憶體控制器20的內部結構進行說明。記憶體控制器20包括:控制電路21、主機介面電路(主機I/F)22、錯誤校正及檢查(Error Correction and Check,ECC)電路23、記憶體介面電路(記憶體I/F)24、及多個計數器25。以下所說明的記憶體控制器20的各部21-25的功能可藉由專用硬體(hardware)、執行程式(program)的處理器(processor)、或該些構件的組合的任一種來實現。
控制電路21是控制記憶體控制器20的整體的電路。控制電路21例如包含如中央處理單元(Central Processing Unit,CPU)的處理器、唯讀記憶體(Read Only Memory,ROM)、及隨機存取記憶體(Random Access Memory,RAM)。
主機介面電路22負責記憶體控制器20與主機2之間的通信。主機介面電路22經由主機匯流排HB與主機2連接。主機匯流排HB例如依據SD TM介面、SAS(串行連接SCSI(Small Computer System Interface,小型電腦系統介面))、SATA(串行ATA(Advanced Technology Attachment,高級技術附件))、或外圍組件互連高速(Peripheral Component Interconnect express,PCIe TM)。
ECC電路23進行與非揮發性記憶體10中所記憶的資料相關的錯誤檢測處理及錯誤校正處理。即,在資料的寫入處理時,ECC電路23對寫入資料賦予錯誤校正符號。在資料的讀出處理時,ECC電路23解密讀出資料,檢測失效位元(fail bit)的有無。所謂失效位元,是指自某記憶胞讀出的資料(包含一個以上的位元)中的與寫入至所述記憶胞的資料不同的位元。並且,在檢測到失效位元時,ECC電路23確定失效位元的位置,進行錯誤校正。
記憶體介面電路24負責非揮發性記憶體10與記憶體控制器20之間的通信。記憶體介面電路24經由記憶體匯流排MB與非揮發性記憶體10連接。記憶體匯流排MB例如依據單倍資料速率(single data rate,SDR)介面、肘節(Toggle)雙倍資料速率(double data rate,DDR)介面、或開放NAND快閃介面(Open NAND flash interface,ONFI)。
多個計數器25的各者例如包含暫存器(register)。多個計數器25的數例如與非揮發性記憶體10內的子區塊SBLK的數對應。各計數器25根據來自控制電路21的指示而記憶計數值。各計數器25可為遞增計數器(up counter)。在為遞增計數器的情況下,各計數器25根據來自控制電路21的指示而使計數值增加(count up)(遞增(increment))。各計數器25亦可為遞減計數器(down counter)。在為遞減計數器的情況下,各計數器25根據來自控制電路21的指示而使計數值減少(count down)(遞減(decrement))。各計數器25根據來自控制電路21的指示而將計數值重置為初始值。初始值可設定為任意值。具體而言,在計數器25為遞增計數器的情況下,初始值可設定為0。在計數器25為遞減計數器的情況下,初始值可設定為正值。
1.1.4 記憶體匯流排 接下來,說明在非揮發性記憶體10與記憶體控制器20之間交換的訊號的一例。圖2是表示第一實施方式的記憶體匯流排中所使用的訊號的一例的方塊圖。
記憶體匯流排MB中所使用的的訊號例如包含晶片賦能(chip enable)訊號CE-、指令鎖存賦能(command latch enable)訊號CLE、位址鎖存賦能(address latch enable)訊號ALE、寫入賦能(write enable)訊號WE-、讀取賦能(read enable)訊號RE-、寫入保護(write protect)訊號WP-、待命/忙碌(ready busy)訊號RB-、及輸入輸出訊號I/O。本說明書中,訊號的名稱的末尾的「-」是指在該訊號為「L(低)」水準的情況下生效(assert)。
晶片賦能訊號CE-是用於賦能非揮發性記憶體10的訊號。
指令鎖存賦能訊號CLE及位址鎖存賦能訊號ALE是對非揮發性記憶體10通知向非揮發性記憶體10的輸入訊號I/O分別為指令及位址的訊號。
寫入賦能訊號WE-是用於將輸入訊號I/O擷取至非揮發性記憶體10的訊號。
讀取賦能訊號RE-是用於自非揮發性記憶體10讀出輸出訊號I/O的訊號。
寫入保護訊號WP-是用於對非揮發性記憶體10指示資料的寫入及抹除的禁止的訊號。
待命/忙碌訊號RB-是表示非揮發性記憶體10為待命狀態或者為忙碌狀態的訊號。待命狀態是非揮發性記憶體10能夠接收來自記憶體控制器20的命令的狀態。忙碌狀態是非揮發性記憶體10無法接收來自記憶體控制器20的命令的狀態。待命/忙碌訊號RB-的「L」水準表示忙碌狀態。
輸入輸出訊號I/O例如為8位元的訊號。輸入輸出訊號I/O是在非揮發性記憶體10與記憶體控制器20之間收發的資料的實體。輸入輸出訊號I/O包含指令、位址、以及寫入資料及讀出資料等資料。
1.1.5 非揮發性記憶體 接下來,對非揮發性記憶體10的結構進行說明。
1.1.5.1 記憶體結構 圖3是表示第一實施方式的非揮發性記憶體的記憶體結構的一例的方塊圖。非揮發性記憶體10例如包含系統區域11及使用者區域12。
系統區域11是來自主機2的存取受到限制的記憶體區域。系統區域11中包含多個子區塊SBLK。具體而言,例如系統區域11中包含:進行與非揮發性記憶體10的記憶體容量成比例的數的分配的子區塊SBLK、以及與非揮發性記憶體10的記憶體容量無關係地進行固定數的分配的子區塊SBLK。作為進行與非揮發性記憶體10的記憶體容量成比例的數的分配的子區塊SBLK的示例,可列舉:用於記憶表示理論位址與物理位址的對應關係的顯示查找表(Look Up Table,LUT)的子區塊SBLK。作為與非揮發性記憶體10的記憶體容量無關係地進行固定數的分配的子區塊SBLK的示例,可列舉:用於儲存韌體(firmware)的子區塊SBLK、用於記憶管理資料的子區塊SBLK、用於在斷電時保存記憶體控制器20內的資料的子區塊SBLK、及用於記憶LUT的子區塊SBLK中作為LUT的寫入目標所供給的子區塊SBLK。
使用者區域12是用於記憶來自主機2的寫入資料的記憶體區域。使用者區域12中包含多個子區塊SBLK。使用者區域12亦可包含用於預留空間(Over-Provisioning)的子區塊SBLK。使用者區域12中例如可分配非揮發性記憶體10內的子區塊SBLK中除被分配至系統區域11的子區塊SBLK以外的全部子區塊SBLK。使用者區域12內的子區塊SBLK中例如記憶有效的資料。另外,使用者區域12中包含:進行與非揮發性記憶體10的記憶體容量成比例的數的分配的子區塊SBLK、及與非揮發性記憶體10的記憶體容量無關係地進行固定數的分配的子區塊SBLK。作為與非揮發性記憶體10的記憶體容量無關係地進行固定數的分配的子區塊SBLK的示例,可列舉:為了性能穩定化而收集的自由區塊BLK、已抹除過的區塊BLK、及作為寫入目標所供給的區塊BLK。
另外,各子區塊SBLK被動態分配至系統區域11及使用者區域12。即,分配至系統區域11的子區塊SBLK可再分配至使用者區域12。被分配至使用者區域12的子區塊SBLK可再分配至系統區域11。
1.1.5.2 電路結構 圖4是表示第一實施方式的非揮發性記憶體的電路結構的一例的電路圖。圖4中示出一個區塊BLK的結構作為一例。區塊BLK例如包含4個串單元(string unit)SU0~SU3。另外,圖4中簡略地示出串單元SU2及串單元SU3的結構。
各串單元SU包含與位元線BL0~BLk(k為1以上的整數)分別建立關聯的多個NAND串NS。各NAND串NS例如包含記憶胞電晶體(memory cell transistor)MT0~記憶胞電晶體MT7、以及選擇電晶體ST1及選擇電晶體ST2。
記憶胞電晶體MT是包含電荷累積層的電晶體。記憶胞電晶體MT根據累積於電荷累積層的電荷的量而以非揮發的方式記憶資料。選擇電晶體ST1及選擇電晶體ST2的各者用於各種處理時的串單元SU的選擇。
各NAND串NS中,記憶胞電晶體MT0~記憶胞電晶體MT7串聯連接。在串聯連接的記憶胞電晶體MT0~記憶胞電晶體MT7的一端、與建立關聯的位元線BL之間連接選擇電晶體ST1。在串聯連接的記憶胞電晶體MT0~記憶胞電晶體MT7的另一端連接選擇電晶體ST2的汲極(drain)。在選擇電晶體ST2的源極(source)連接源極線SL。
在同一區塊BLK中,串單元SU0~串單元SU3中所包含的多個選擇電晶體ST1的各者的閘極(gate)分別共通連接於選擇閘極線SGD0~選擇閘極線SGD3。多個記憶胞電晶體MT0~MT7的各者的控制閘極分別共通連接於字元線(word line)WL0~字元線WL7。多個選擇電晶體ST2的各者的閘極共通連接於選擇閘極線SGS。
位元線BL0~位元線BLk由多個區塊BLK0~BLKn所共有。在與相同行位址(column address)對應的NAND串NS連接相同位元線BL。字元線WL0~字元線WL7設置於區塊BLK0~區塊BLKn的各者。源極線SL例如由多個區塊BLK所共有。
一個串單元SU內連接於共通的字元線WL的多個記憶胞電晶體MT的集合亦稱為記憶胞單元(cell unit)CU。記憶胞單元CU例如用作資料的寫入單元。包含分別記憶一位元資料的多個記憶胞電晶體MT的記憶胞單元CU的記憶容量被定義為「一頁資料」。即,一頁資料是記憶一位元資料行的資料區域,所述一位元資料行具有與記憶胞單元CU內的記憶胞電晶體MT的數對應的行數。一頁資料例如用作資料的讀出單元。記憶胞單元CU根據記憶胞電晶體MT所記憶的位元資料數而可具有兩頁資料以上的記憶容量。寫入處理被分類為與寫入至記憶胞電晶體MT的位元資料數對應的多個寫入模式。例如,寫入一位元資料的寫入模式亦稱為單層單元(Single Level Cell,SLC)模式。寫入兩位元資料的寫入模式亦稱為多層單元(Multi Level Cell,MLC)模式。寫入三位元資料的寫入模式亦稱為三層單元(Triple Level Cell,TLC)模式。寫入四位元資料的寫入模式亦稱為四層單元(Quadruple Level Cell,QLC)模式。
如上所述的電路結構的區塊BLK中,多個記憶胞電晶體MT被分配至多個子區塊SBLK0~SBLKm的任一者。具體而言,一個NAND串NS內的記憶胞電晶體MT0~記憶胞電晶體MT7中,某子區塊SBLK中所包含的全部記憶胞電晶體MT不經由其他子區塊SBLK中所包含的記憶胞電晶體而串聯連接。
圖4的示例中示出區塊BLK內的多個記憶胞電晶體MT包含於子區塊SBLK0及子區塊SBLK1的任一者的情況。該情況下,分別連接於字元線WL0~字元線WL3的多個記憶胞電晶體MT包含於子區塊SBLK0。分別連接於字元線WL4~字元線WL7的多個記憶胞電晶體MT包含於子區塊SBLK1。換言之,NAND串NS中,包含記憶胞電晶體MT0~記憶胞電晶體MT3的記憶體串包含於子區塊SBLK0。NAND串NS中包含記憶胞電晶體MT4~記憶胞電晶體MT7的記憶體串包含於子區塊SBLK1。
另外,以上說明的區塊BLK的電路結構僅為一例,並不限定於此。例如,非揮發性記憶體10中所包含的區塊BLK的個數可設計為任意個數。各區塊BLK所包含的子區塊SBLK的個數可設計為任意個數。各區塊BLK所包含的串單元SU的個數可設計為任意個數。各NAND串NS所包含的記憶胞電晶體MT以及選擇電晶體ST1及選擇電晶體ST2的各者的個數可分別設計為任意個數。
1.1.5.3 平面布局 以下,對非揮發性記憶體10所包括的區塊BLK的構造的一例進行說明。另外,以下所參照的圖式中,X方向與字元線WL的延伸方向對應。Y方向與位元線BL的延伸方向對應。Z方向與相對於用於形成區塊BLK的半導體基板的表面的鉛直方向對應。
在平面圖中,為了易於觀察圖,適宜附加影線(hatching)。平面圖中所附加的影線未必與附加有影線的結構要素的原材料或特性相關聯。在剖視圖中,為了易於觀察圖,適宜省略構成的圖示。
圖5是表示第一實施方式的非揮發性記憶體所包括的區塊的平面布局的一例的平面圖。圖5中示出一個區塊BLK(即,串單元SU0~串單元SU3)的部分、以及與所述一個區塊BLK的部分對應的多個位元線BL、兩個構件SLT、及三個構件SHE。
各構件SLT例如為沿XZ面擴展的板狀的構件。各構件SLT包含連接器(contact)LI及間隔件(spacer)SP。連接器LI是沿XZ平面擴展的板狀的導電體。間隔件SP是設置於連接器LI的Y方向側的側面的絕緣體。連接器LI沿Z方向觀察被間隔件SP包圍。兩個構件SLT以夾著一個區塊BLK的方式在Y方向上排列。
各構件SHE例如為沿XZ面擴展的板狀的絕緣體。三個構件SHE在兩個構件SLT之間沿Y方向排列。
區塊BLK包含積層配線LS、多個記憶體柱(memory pillar)MP、及多個連接器CV。
積層配線LS是包含各者在Z方向上相互分離設置的多個導電體層的積層構造體。積層配線LS中所包含的多個導電體層分別例如作為源極線SL、字元線WL、以及選擇閘極線SGD及選擇閘極線SGS發揮功能。積層配線LS中所包含的多個導電體層中作為字元線WL、以及選擇閘極線SGD及選擇閘極線SGS發揮功能的導電體層被各構件SLT斷離。積層配線LS中所包含的多個導電體層中作為選擇閘極線SGD發揮功能的導電體層被各構件SHE斷離。
各記憶體柱MP是沿Z方向觀察被積層配線LS包圍的柱狀的構造體。各記憶體柱MP例如作為一個NAND串NS發揮功能。多個記憶體柱MP在相鄰的構件SLT之間的區域中配置成例如19行的錯位狀。並且,例如,自紙面的上側開始數,在第五行的記憶體柱MP、第十行的記憶體柱MP、以及第十五行的記憶體柱MP的各者重疊有一個構件SHE。
多個位元線BL分別沿Y方向延伸,沿X方向排列。各位元線BL在每個串單元SU以與至少一個記憶體柱MP重疊的方式配置。圖5的示例中示出兩條位元線BL以與一個記憶體柱MP重疊的方式配置的情況。與記憶體柱MP重疊的多個位元線BL中一條位元線BL、與所對應的一個記憶體柱MP之間經由連接器CV而電性連接。
例如,與構件SHE接觸的記憶體柱MP與位元線BL之間的連接器CV省略。換言之,與不同的兩個選擇閘極線SGD相接的記憶體柱MP與位元線BL之間的連接器CV省略。
以上所說明的平面布局在Y方向上重覆配置。並且,由構件SLT分隔的區域的各者與一個區塊BLK對應。而且,由構件SLT或構件SHE分隔的區域的各者與一個串單元SU對應。
另外,相鄰的構件SLT間的記憶體柱MP或構件SHE等的個數及配置並不限定於使用圖5所說明的構成,可適宜變更。與各記憶體柱MP重疊的位元線BL的數可設計為任意的數。
1.1.5.4 剖面構造 圖6是表示第一實施方式的非揮發性記憶體所包括的區塊的剖面構造的一例的沿著圖5的VI-VI線的剖視圖。如圖6所示,區塊BLK更包含導電體層50~導電體層55。
導電體層50例如為沿XY平面擴展的板狀的導電體。導電體層50用作p型井(well)區域。導電體層50例如包含摻雜有磷的矽。
在導電體層50的上表面上經由未圖示的絕緣體層而設置導電體層51。導電體層51例如為沿XY平面擴展的板狀的導電體。導電體層51用作選擇閘極線SGS。導電體層51例如包含鎢。
在導電體層51的上表面上交替積層未圖示的絕緣體層及導電體層52。導電體層52例如為沿XY平面擴展的板狀的導電體。所積層的多個導電體層52自導電體層51側起依序分別用作字元線WL0~字元線WL3。導電體層52例如包含鎢。
在多個導電體層52中最上層的導電體層52(導電體層52的最上層)的上表面上交替積層未圖示的絕緣體層及導電體層53。導電體層53例如為沿XY平面擴展的板狀的導電體。所積層的多個導電體層53自導電體層52側起依序分別用作字元線WL4~字元線WL7。導電體層53例如包含鎢。
在多個導電體層53中最上層的導電體層53(導電體層53的最上層)的上表面上經由未圖示的絕緣體層而設置導電體層54。導電體層54例如為沿XY平面擴展的板狀的導電體。導電體層54用作選擇閘極線SGD。導電體層54例如包含鎢。
在導電體層54的上表面上經由未圖示的絕緣體層而設置導電體層55。導電體層55例如為沿Y方向延伸的線狀的導電體。導電體層55用作位元線BL。即,在未圖示的區域中,多個導電體層55沿著X方向排列。導電體層55例如包含銅。
以貫通導電體層51~導電體層54的方式,設置多個記憶體柱MP。各記憶體柱MP沿Z方向延伸。各記憶體柱MP的底部到達導電體層50。記憶體柱MP與導電體層51交叉的部分作為選擇電晶體ST2發揮功能。記憶體柱MP與一個導電體層52或一個導電體層53交叉的部分作為一個記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層54交叉的部分作為選擇電晶體ST1發揮功能。
各記憶體柱MP例如包含核心膜60、半導體膜61、及積層膜62。核心膜60沿Z方向延伸。例如,核心膜60的上端位於較導電體層54更上層。核心膜60的下端位於較導電體層51更下層。半導體膜61覆蓋核心膜60的周圍。半導體膜61的一部分與導電體層50相接。積層膜62覆蓋除半導體膜61與導電體層50接觸的部分以外的半導體膜61的側面及底面。核心膜60例如包含氧化矽等絕緣體。半導體膜61例如包含矽。
而且,各記憶體柱MP包含上部UMP及下部LMP。上部UMP的下端及下部LMP的上端位於導電體層52的最上層、與多個導電體層53中最下層的導電體層53(導電體層53的最下層)之間。上部UMP的下端及下部LMP的上端以使半導體膜61連續的方式接觸。下部LMP的側面與上部UMP的側面的延長不一致(偏離)。此種下部LMP的側面與上部UMP的側面的延長之間的偏離不限於圖6所示的YZ剖面內,而產生於包含Z方向的任意的剖面內。下部LMP中包含多個導電體層52的部分與子區塊SBLK0對應。上部UMP中包含多個導電體層53的部分與子區塊SBLK1對應。
在記憶體柱MP內的半導體膜61的上表面設置柱狀的連接器CV。在圖示區域中表示由構件SLT及構件SHE分隔的剖面區域的各者中的與兩個記憶體柱MP中的一個記憶體柱MP分別對應的一個連接器CV。在不與構件SHE重疊且連接器CV未連接連接的記憶體柱MP,連接在未圖示的區域內對應的連接器CV。
連接器CV的上表面與一個導電體層55、即一條位元線BL相接。一個導電體層55在由構件SLT及構件SHE分隔的空間的各者中的與一個連接器CV相接。即,在導電體層55的各者中,相鄰的構件SLT及構件SHE之間所設置的記憶體柱MP、與相鄰的兩個構件SHE之間所設置的記憶體柱MP電性連接。
構件SLT將導電體層51~導電體層54斷離。構件SLT的上端位於較記憶體柱MP的上端更上方。連接器LI的下端與導電體層50相接。間隔件SP設置於連接器LI與導電體層51~導電體層54之間。即,連接器LI與導電體層51~導電體層54之間由間隔件SP隔離及絕緣。連接器LI可用作源極線SL的一部分。
構件SHE將導電體層54斷離。構件SHE的上端位於較記憶體柱MP的上端更上方。構件SHE的下端位於導電體層54與導電體層53的最上層之間。
圖7是表示第一實施方式的非揮發性記憶體所包括的記憶體柱的剖面構造的一例的沿著圖6的VII-VII線的剖視圖。更具體而言,圖7表示包含導電體層52的層中的記憶體柱MP及積層配線LS的剖面構造。
積層膜62例如包含隧道絕緣膜63、電荷累積膜64、及區塊絕緣膜65。
在包含導電體層52的剖面,核心膜60例如設置於記憶體柱MP的中央部。半導體膜61包圍核心膜60的側面。隧道絕緣膜63包圍半導體膜61的側面。電荷累積膜64包圍隧道絕緣膜63的側面。區塊絕緣膜65包圍電荷累積膜64的側面。導電體層52包圍區塊絕緣膜65的側面。
半導體膜61用作記憶胞電晶體MT0~記憶胞電晶體MT7以及選擇電晶體ST1及選擇電晶體ST2的通道(電流路徑)。隧道絕緣膜63及區塊絕緣膜65的各者例如包含氧化矽。電荷累積膜64具有累積電荷的功能。電荷累積膜64例如包含氮化矽。藉此,各記憶體柱MP可作為一個NAND串NS發揮功能。
1.2 動作 接下來,對第一實施方式的記憶體系統中的動作進行說明。
1.2.1 子區塊單元的抹除處理 圖8是表示第一實施方式的記憶體系統中的子區塊單元的抹除處理的第一例的圖。圖9是表示第一實施方式的記憶體系統中的子區塊單元的抹除處理的第二例的圖。圖8及圖9中示出在子區塊單元的抹除處理中對NAND串NS所施加的電壓的示例。第一例與維持子區塊SBLK1中所記憶的資料且抹除子區塊SBLK0中所記憶的資料的情況對應。第二例與維持子區塊SBLK0中所記憶的資料且抹除子區塊SBLK1中所記憶的資料的情況對應。
如圖8及圖9所示,在任一情況下,均對p型井區域施加電壓VERA。電壓VERA為抹除電壓,例如為20 V。選擇閘極線SGS及選擇閘極線SGD、以及位元線BL成為浮動(floating)狀態。
在維持子區塊SBLK1中所記憶的資料且抹除子區塊SBLK0中所記憶的資料的情況下,對字元線WL0~字元線WL3施加電壓VSS。電壓VSS為接地電壓,例如為0 V。藉此,在記憶胞電晶體MT0~記憶胞電晶體MT3中,對電荷累積膜64注入電洞(hole)而抹除資料。另一方面,字元線WL4~字元線WL7成為浮動狀態。藉此,在記憶胞電晶體MT4~記憶胞電晶體MT7中,不注入電洞而維持資料。
在維持子區塊SBLK0中所記憶的資料且抹除子區塊SBLK1中所記憶的資料的情況下,字元線WL0~字元線WL3成為浮動狀態。藉此,在記憶胞電晶體MT0~記憶胞電晶體MT3中,不注入電洞而維持資料。另一方面,對字元線WL4~字元線WL7施加電壓VSS。藉此,在記憶胞電晶體MT4~記憶胞電晶體MT7中,注入電洞而抹除資料。
藉由如上動作,執行子區塊單元中的抹除處理。
以下,成為子區塊單元的抹除處理的對象的子區塊SBLK亦稱為對象子區塊SBLK。而且,對象子區塊SBLK以外的子區塊SBLK亦稱為非對象子區塊SBLK。
1.2.2 可靠性判定處理 子區塊單元對於對象子區塊SBLK的抹除處理有可能在包含對象子區塊SBLK的區塊BLK內的非對象子區塊SBLK中所記憶的資料的一部分產生失效位元。同樣地,對於對象子區塊SBLK的寫入處理有可能使包含對象子區塊SBLK的區塊BLK內的非對象子區塊SBLK中所記憶的資料產生失效位元。作為估算藉由此種對於對象子區塊SBLK的抹除處理或寫入處理所產生的失效位元的產生程度的指標,例如使用非選擇性子區塊干擾(Unselected Sub-Block Disturb,USBD)量。
USBD量表示非揮發性記憶體10中所記憶的資料的可靠性。資料的可靠性越降低,則USBD量越增加。當藉由錯誤校正處理等來校正資料中所包含的失效位元時,可使USBD量降低。USBD量是針對每個子區塊SBLK來估算。具體而言,例如某子區塊SBLK的USBD量可根據與所述某子區塊SBLK對應的計數器25的計數值來估算。USBD量亦可為計數器25的計數值本身。USBD量作為基於計數器25的計數值的值亦可藉由控制電路21來管理。
圖10是表示第一實施方式的記憶體系統中的基於USBD量的可靠性判定處理的一例的流程圖。
當對於對象子區塊SBLK執行子區塊單元的抹除處理或寫入處理時(開始),控制電路21確定包含對象子區塊SBLK的區塊BLK(S10)。另外,步驟S10的開始條件亦可為對於對象子區塊SBLK執行子區塊單元的抹除處理。或者,步驟S10的開始條件亦可為對於對象子區塊SBLK執行子區塊單元的寫入處理。
控制電路21針對步驟S10的處理所確定的區塊BLK執行基於變量x的循環處理(loop treatment)(S20)。變量x為0以上的整數。步驟S20的循環處理是以變量x為0的狀態開始。在步驟S20的循環處理中,每次執行重複單元時,變量x以1為單位遞增。當變量x超過m時,步驟S20的循環處理結束。S20的循環處理包含步驟S21~步驟S26作為重複單元。
控制電路21判定步驟S10的處理所確定的區塊BLK內的子區塊SBLKx是否為對象子區塊SBLK(S21)。
在子區塊SBLKx為對象子區塊SBLK的情況(S21;是)下,控制電路21判定在開始可靠性判定處理時對於對象子區塊SBLK所執行的處理是否為抹除處理(S22)。
在開始可靠性判定處理時對於對象子區塊SBLK所執行的處理為抹除處理的情況(S22;是)下,控制電路21重置與子區塊SBLKx對應的USBD量(S23)。具體而言,控制電路21使與子區塊SBLKx對應的計數器25的計數值重置為初始值。在計數器25為遞增計數器的情況下,控制電路21亦可將計數器25的計數值設定為0。在計數器25為遞減計數器的情況下,控制電路21亦可將計數器25的計數值設定為臨限值Th1。
在子區塊SBLKx不為對象子區塊SBLK的情況(S21;否),控制電路21使與子區塊SBLKx對應的USBD量遞增(S24)。具體而言,在計數器25為遞增計數器的情況下,控制電路21使與子區塊SBLKx對應的計數器25的計數值遞增。在計數器25為遞減計數器的情況下,控制電路21使與子區塊SBLKx對應的計數器25的計數值遞減。
另外,USBD量的遞增量可根據開始可靠性判定處理的時對於對象子區塊SBLK所執行的處理為抹除處理或者為寫入處理而變化。例如,在將與抹除處理及寫入處理對應的USBD量的遞增量分別設為α及β的情況下,可為α>β。α與β的大小關係不限於上述示例,可為β>α,亦可為α=β。
而且,與寫入處理對應的USBD量的遞增量亦可根據寫入模式而變化。例如,在將寫入模式為SLC模式、MLC模式、TLC模式、及QLC模式時的USBD量的遞增量分別設為β_S、β_M、β_T、及β_Q的情況下,可設為β_S<β_M<β_T<β_Q。β_S、β_M、β_T、及β_Q的大小關係並不限定於上述示例,可為β_S>β_M>β_T>β_Q,亦可為β_S=β_M=β_T=β_Q。
在步驟S24之後,控制電路21判定與子區塊SBLKx對應的USBD量是否為臨限值Th1以上(S25)。另外,臨限值Th1亦可根據子區塊SBLKx所應用的寫入模式而變化。例如,在將子區塊SBLKx中所應用的寫入模式為SLC模式、MLC模式、TLC模式、及QLC模式時的USBD量的臨限值分別設為Th1_S、Th1_M、Th1_T、及Th1_Q的情況下,可設為Th1_S>Th1_M>Th1_T>Th1_Q。
在與子區塊SBLKx對應的USBD量為臨限值Th1以上的情況(S25;是),控制電路21判定子區塊SBLKx中所記憶的資料中的失效位元的產生程度大。具體而言,控制電路21預約子區塊SBLKx的更新處理(S26)。
更新處理例如為使寫入至子區塊SBLKx的資料自包含失效位元的狀態回復至失效位元被校正的狀態的處理。作為更新處理的示例,可將寫入至子區塊SBLKx的資料藉由ECC電路23進行了錯誤校正後,再次寫入至抹除了包含失效位元的資料的子區塊SBLKx。而且,作為更新處理的另一示例,可將寫入至子區塊SBLKx的資料藉由ECC電路23進行了錯誤校正後,寫入至其他子區塊SBLK。
另外,在計數器25為遞增計數器的情況下,在步驟S25的判定處理中,控制電路21亦可藉由判定計數器25的計數值是否為臨限值Th1以上,來判定USBD量是否為臨限值Th1以上。在計數器25為遞減計數器的情況下,在步驟S25的判定處理中,控制電路21亦可藉由判定計數器25的計數值是否為0,來判定USBD量是否為臨限值Th1以上。
在開始可靠性判定處理時對於對象子區塊SBLK所執行的處理不為抹除處理(即,為寫入處理)的情況(S22;否),在步驟S26的處理之後或在與選擇子區塊SBLK對應的USBD量小於臨限值Th1的情況(S25;否),步驟S20的循環處理的重複單元結束。並且,控制電路21判定在使變量x遞增後,變量x是否超過m。在變量x為m以下的情況下,執行步驟S20的循環處理的重複單元。在變量x超過m的情況下,步驟S20的循環處理結束。
當步驟S20的循環處理結束時,可靠性判定處理結束(結束)。
另外,在可靠性判定處理之後,記憶體控制器20例如在規定的時點(timing)對預約了更新處理的子區塊SBLK執行更新處理。此種更新處理可與可靠性判定處理同步地執行,亦可非同步地執行。
1.3 第一實施方式的效果 根據第一實施方式,在與子區塊SBLKx對應的USBD量達到臨限值Th1的情況下,控制電路21預約子區塊SBLKx的更新處理。藉此,藉由後續的更新處理,可使寫入至子區塊SBLKx的資料回復至失效位元被校正的狀態。因此,能夠抑制子區塊SBLKx的可靠性降低。
而且,控制電路21根據對於對象子區塊SBLK的抹除處理,重置與對象子區塊SBLK對應的USBD量。藉此,可使藉由對於對象子區塊SBLK的抹除處理使得對象子區塊SBLK的失效位元減少的情況反映於與對象子區塊SBLK對應的USBD量。
而且,控制電路21根據對於對象子區塊SBLK的抹除處理或寫入處理,使與包含對象子區塊SBLK的區塊BLK內的非對象子區塊SBLK對應的USBD量遞增。藉此,可使藉由對於對象子區塊SBLK的抹除處理或寫入處理使得所述非對象子區塊SBLK的失效位元增加的情況反映於與所述非對象子區塊SBLK對應的USBD量。
而且,在計數器25為遞增計數器的情況下,在計數值達到臨限值Th1時,控制電路21預約與所述計數器值對應的子區塊SBLK的更新處理。在計數器25為遞減計數器的情況下,在計數值達到0時,控制電路21預約與所述計數值對應的子區塊SBLK的更新處理。藉此,無論計數器25為遞增計數器或者為遞減計數器,均可基於計數器25的計數值來評價USBD量。
2. 第二實施方式 接下來,對第二實施方式的記憶體系統進行說明。第二實施方式在下述方面與第一實施方式不同,亦即,抑制伴隨同一區塊BLK內的子區塊SBLK間的疲勞的偏差所產生的可靠性降低。以下,主要對與第一實施方式不同的結構及動作進行說明。對於與第一實施方式同等的結構及動作,適宜省略說明。
2.1 可靠性判定處理 對於對象子區塊SBLK所執行的寫入處理及抹除處理的循環(cycle)使所述對象子區塊SBLK疲勞。疲勞的累積可能會引起所述對象子區塊SBLK的故障。在對象子區塊SBLK發生故障的情況下,包含對象子區塊SBLK的區塊BLK內的非對象子區塊SBLK有可能無法與對象子區塊SBLK一起使用。因此,就抑制非揮發性記憶體10的可靠性降低的觀點而言,較理想為同一區塊BLK內的子區塊SBLK間的疲勞的偏差小。作為估算因對於對象子區塊SBLK的寫入處理及抹除處理的循環所產生的對象子區塊SBLK的疲勞的累積的程度的指標,例如使用疲勞量。
疲勞量表示非揮發性記憶體10的資料保持能力的不可逆劣化。因此,疲勞量與USBD量不同,一旦增加就無法降低。針對每個子區塊SBLK估算疲勞量。具體而言,例如根據與所述某子區塊SBLK對應的計數器25的計數值,估算某子區塊SBLK的疲勞量。疲勞量可為計數器25的計數值本身。疲勞量作為基於計數器25的計數值的值亦可藉由控制電路21來管理。
圖11是表示第二實施方式的記憶體系統中的可靠性判定處理的一例的流程圖。
當對於對象子區塊SBLK執行抹除處理時(開始),控制電路21使與對象子區塊SBLK對應的疲勞量遞增(S30)。具體而言,在計數器25為遞增計數器的情況下,控制電路21使與對象子區塊SBLK對應的計數器25的計數值遞增。在計數器25為遞減計數器的情況下,控制電路21使與對象子區塊SBLK對應的計數器25的計數值遞減。
控制電路21確定包含對象子區塊的區塊BLK(S31)。
控制電路21檢測步驟S31的處理所確定的區塊BLK中的子區塊SBLK的疲勞量的代表值(S32)。代表值亦可為步驟S31的處理所確定的區塊BLK中的子區塊SBLK的疲勞量的最大值。代表值亦可為步驟S31的處理所確定的區塊BLK中的子區塊SBLK的疲勞量的平均值。另外,在計數器25為遞增計數器的情況下,疲勞量的最大值與計數值的最大值對應。在計數器25為遞減計數器的情況下,疲勞量的最大值與計數值的最小值對應。
控制電路21對S31的處理所確定的區塊BLK執行基於變量x的循環處理(S40)。變量x為0以上的整數。步驟S40的循環處理以變量x為0的狀態開始。在步驟S40的循環處理中,每當執行重複單元時,變量x以1為單位遞增。當變量x超過m時,步驟S40的循環處理結束。S40的循環處理包含步驟S41及步驟S42作為重複單元。
控制電路21判定步驟S32的處理所檢測的疲勞量的代表值與和子區塊SBLKx對應的疲勞量的差是否為臨限值Th2以上(S41)。臨限值Th2例如為正實數。
在疲勞量的代表值與和子區塊SBLKx對應的疲勞量的差為臨限值Th2以上的情況(S41;是),控制電路21預約對子區塊SBLKx的耗損平均(wear levelling)處理(S42)。耗損平均處理例如為將寫入至子區塊SBLKx的資料轉寫至其他子區塊SBLK的處理。
作為耗損平均處理的示例,控制電路21可預約以子區塊SBLKx為壓縮(compaction)源的壓縮處理。以子區塊SBLKx為壓縮源的壓縮處理例如為將寫入至子區塊SBLKx的資料寫入至成為壓縮目標的其他子區塊SBLK的處理。其他子區塊SBLK例如為包含作為壓縮源的子區塊SBLKx的區塊BLK內的子區塊SBLK。其他子區塊SBLK亦可為與包含子區塊SBLKx的區塊BLK不同的區塊BLK內的子區塊SBLK。
而且,作為耗損平均處理的另一示例,控制電路21亦可使寫入至子區塊SBLKx的資料與寫入至疲勞量大的子區塊SBLK的資料交換。例如,控制電路21亦可使疲勞量為步驟S32的處理所檢測的疲勞量的最大值的子區塊SBLK、或者疲勞量為步驟S32的處理所檢測的疲勞量的平均值以上的子區塊SBLK成為疲勞量大的子區塊SBLK。
在步驟S42的處理之後或疲勞量的代表值與和選擇子區塊SBLK對應的疲勞量的差小於臨限值Th2的情況(S41;否),步驟S40的循環處理的重複單元結束。並且,控制電路21判定使變量x遞增後,變量x是否超過m。在變量x為m以下的情況下,執行步驟S40的循環處理的重複單元。在變量x超過m的情況下,步驟S40的循環處理結束。
當步驟S40的循環處理結束時,可靠性判定處理結束(結束)。
另外,在可靠性判定處理之後,記憶體控制器20例如在規定的時點執行耗損平均處理。此種耗損平均處理可與可靠性判定處理同步地執行,亦可非同步地執行。
2.2 第二實施方式的效果 根據第二實施方式,在和選擇子區塊SBLK對應的疲勞量、與和包含子區塊SBLKx的區塊BLK內的各子區塊SBLK對應的疲勞量中的代表值的差達到臨限值Th2的情況下,控制電路21預約子區塊SBLKx的耗損平均處理。藉此,藉由後續的耗損平均處理,可使對子區塊SBLKx所執行的寫入處理及抹除處理的循環的頻度變化。因此,能夠抑制疲勞量大的子區塊SBLK的可靠性降低。
要補充的是,推測向疲勞量小的子區塊SBLK寫入自寫入起至抹除為止的保持時間長的資料。在耗損平均處理中,將此種保持時間長的資料自疲勞量小的子區塊SBLK轉寫至其他子區塊SBLK。藉此,能夠給疲勞量小的子區塊SBLK提供寫入保持時間更短的資料的機會。因此,可期待減小疲勞量小的子區塊SBLK與疲勞量大的子區塊SBLK之間的疲勞量的差。因此,能夠抑制疲勞量大的子區塊SBLK的可靠性降低。
而且,控制電路21根據對於對象子區塊SBLK的抹除處理及寫入處理的循環,使與對象子區塊SBLK對應的疲勞量遞增。藉此,能夠使抹除處理及寫入處理的循環使對象子區塊SBLK疲勞的效果反映於與所述對象子區塊SBLK對應的疲勞量。
3. 第三實施方式 接下來,對第三實施方式的記憶體系統進行說明。第三實施方式在下述方面與第二實施方式不同,亦即,抑制隨著相互不同的區塊BLK中所包含的子區塊SBLK間的疲勞的偏差所產生的可靠性降低。以下,主要對與第二實施方式不同的結構及動作進行說明。對於與第二實施方式同等的結構及動作,適宜省略說明。
3.1 可靠性判定處理 在對象子區塊SBLK發生故障的情況下,使用者區域12內的用於記憶來自主機2的寫入資料的子區塊SBLK的數減少。藉此,有可能使對每一個子區塊SBLK所執行的抹除處理及寫入處理的循環數增加。因此,就抑制非揮發性記憶體10的可靠性降低的觀點而言,較理想為相互不同的區塊BLK中所包含的子區塊SBLK間的疲勞的偏差小。
圖12是表示第三實施方式的記憶體系統中的可靠性判定處理的一例的流程圖。
當對於對象子區塊SBLK執行抹除處理時(開始),控制電路21使與對象子區塊SBLK對應的疲勞量遞增(S50)。
控制電路21檢測非揮發性記憶體10中的子區塊SBLK的疲勞量的代表值(S51)。代表值亦可為非揮發性記憶體10中的子區塊SBLK的疲勞量的最大值。代表值亦可為非揮發性記憶體10中的子區塊SBLK的疲勞量的平均值。
控制電路21對非揮發性記憶體10執行基於變量y的第一循環處理(S60A)。變量y為0以上的整數。步驟S60A的第一循環處理以變量y為0的狀態開始。在步驟S60A的第一循環處理中,每當執行重複單元時,變量y以1為單位遞增。當變量y超過n時,步驟S60A的第一循環處理結束。步驟S60A的第一循環處理包含基於變量x的第二循環處理(S60B)作為重複單元。變量x為0以上的整數。步驟S60B的第二循環處理以變量x為0的狀態開始。
在步驟S60B的第二循環處理中,每當執行重複單元時,變量x以1為單位遞增。當變量x超過m時,步驟S60B的第二循環處理結束。步驟S60B的第二循環處理包含步驟S61及步驟S62作為重複單元。
控制電路21判定步驟S51的處理所檢測的疲勞量的代表值與和區塊BLKy內的子區塊SBLKx對應的疲勞量的差是否為臨限值Th2以上(S61)。
在疲勞量的代表值與和區塊BLKy內的子區塊SBLKx對應的疲勞量的差為臨限值Th2以上的情況(S61;是),控制電路21預約對區塊BLKy內的子區塊SBLKx的耗損平均處理(S62)。
作為耗損平均處理的示例,控制電路21可預約以區塊BLKy內的子區塊SBLKx為壓縮源的壓縮處理。該情況下,成為壓縮目標的其他子區塊SBLK例如為與作為壓縮源的區塊BLKy不同的區塊BLK內的子區塊SBLK。其他子區塊SBLK亦可為區塊BLKy內的子區塊SBLK。
而且,作為耗損平均處理的另一示例,控制電路21亦可使寫入至區塊BLKy內的子區塊SBLKx的資料、與寫入至疲勞量大的子區塊SBLK的資料交換。例如,控制電路21亦可使疲勞量為步驟S51的處理所檢測的疲勞量的最大值的子區塊SBLK、或者疲勞量為步驟S51的處理所檢測的疲勞量的平均值以上的子區塊SBLK成為疲勞量大的子區塊SBLK。
在步驟S62的處理之後或疲勞量的代表值與和區塊BLKy內的子區塊SBLKx對應的疲勞量的差小於臨限值Th2的情況(S61;否),步驟S60B的第二循環處理的重複單元結束。並且,控制電路21判斷在使變量x遞增後,變量x是否超過m。在變量x為m以下的情況下,重覆進行步驟S60B的第二循環處理的重複單元。在變量x超過m的情況下,步驟S60B的第二循環處理(即,步驟S60A的第一循環處理的重複單元)結束。並且,控制電路21判定使變量y遞增後,變量y是否超過n。在變量y為n以下的情況下,執行步驟S60A的第一循環處理的重複單元。在變量y超過n的情況下,步驟S60A的第一循環處理結束。
當步驟S60A的第一循環處理結束時,可靠性判定處理結束(結束)。
另外,在可靠性判定處理之後,記憶體控制器20例如在規定的時點執行耗損平均處理。此種耗損平均處理可與可靠性判定處理同步地執行,亦可非同步地執行。
3.2 第三實施方式的效果 根據第三實施方式,在和區塊BLKy內的子區塊SBLKx對應的疲勞量、與和非揮發性記憶體10內的各子區塊SBLK對應的疲勞量中的代表值的差達到臨限值Th2的情況下,控制電路21預約區塊BLKy內的子區塊SBLKx的耗損平均處理。藉此,藉由後續的耗損平均處理,可使對區塊BLKy內的子區塊SBLKx所執行的寫入處理及抹除處理的循環的頻度發生變化。因此,能夠抑制疲勞量大的子區塊SBLK的可靠性降低。
4. 變形例等 上述第一實施方式、第二實施方式、及第三實施方式可應用各種變形。
在上述第一實施方式、第二實施方式、及第三實施方式中,對記憶體柱MP的下部LMP及上部UMP分別與子區塊SBLK0及子區塊SBLK1對應的情況進行了說明,但並不限於此。例如,子區塊SBLK0及子區塊SBLK1亦可不與記憶體柱MP的下部LMP及上部UMP對應。具體而言,包含未被分為下部LMP及上部UMP的記憶體柱MP的區塊BLK亦可被分為子區塊SBLK0及子區塊SBLK1。而且,在記憶體柱MP被分為下部LMP及上部UMP的情況下,在不同於下部LMP與上部UMP的交界的交界,區塊BLK亦可被分為子區塊SBLK0及子區塊SBLK1。而且,例如子區塊SBLK0及子區塊SBLK1亦可與並聯連接於同一位元線BL的相互不同的記憶體柱MP的部分對應。
而且,在上述的第二實施方式及第三實施方式中,對基於計數器25的計數值的增加量而疲勞量增加的情況進行了說明,但並不限於此。疲勞量的增加量亦可進而基於執行寫入處理及抹除處理的循環時的非揮發性記憶體10的溫度而算出。例如,執行寫入處理及抹除處理的循環時的非揮發性記憶體10的溫度高的情況下的疲勞量的增加量亦可小於執行寫入處理及抹除處理的循環時的非揮發性記憶體10的溫度低的情況下的疲勞量的增加量。
上文說明了本發明的若干實施方式,但該些實施方式僅為例示,並未意圖限定發明的範圍。該些實施方式可以其他各種形態實施,且可在不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨,同樣包含於申請專利範圍中所記載的發明及其均等範圍。
1:資訊處理系統 2:主機 3:記憶體系統 8:位元 10:非揮發性記憶體 11:系統區域 12:使用者區域 20:記憶體控制器 21:控制電路 22:主機介面電路 23:ECC電路 24:記憶體介面電路 25:計數器 50、51、52、53、54、55:導電體層 60:核心膜 61:半導體膜 62:積層膜 63:隧道絕緣膜 64:電荷累積膜 65:區塊絕緣膜 ALE、CE-、CLE、I/O、RB-、RE-、WE-、WP-:訊號 BL(BL0~BLk):位元線 BLK(BLK0~BLKn):區塊 CU:記憶胞單元 CV、LI:連接器 HB:主機匯流排 LMP:下部 LS:積層配線 MB:記憶體匯流排 MP:記憶體柱 MT(MT0~MT7):記憶胞電晶體 NS:NAND串 S10、S20~S26、S30~S32、S40~S42、S50、S51、S60A、S60B、S61、S62:步驟 SBLK(SBLK0~SBLKm):子區塊 SGD(SGD0~SGD3)、SGS:選擇閘極線 SHE、SLT:構件 SL:源極線 SP:間隔件 ST1、ST2:選擇電晶體 SU(SU0~SU3):串單元 UMP:上部 VERA、VSS:電壓 WL(WL0~WL7):字元線
圖1是表示第一實施方式的資訊處理系統的結構的一例的方塊圖。 圖2是表示第一實施方式的記憶體匯流排中所使用的訊號的一例的方塊圖。 圖3是表示第一實施方式的非揮發性記憶體的記憶體結構的一例的方塊圖。 圖4是表示第一實施方式的非揮發性記憶體的電路結構的一例的電路圖。 圖5是表示第一實施方式的非揮發性記憶體所包括的區塊的平面布局的一例的平面圖。 圖6是表示第一實施方式的非揮發性記憶體所包括的區塊的剖面構造的一例的沿著圖5的VI-VI線的剖視圖。 圖7是表示第一實施方式的非揮發性記憶體所包括的記憶體柱的剖面構造的一例的沿著圖6的VII-VII線的剖視圖。 圖8是表示第一實施方式的記憶體系統中的子區塊單元的抹除處理的第一例的圖。 圖9是表示第一實施方式的記憶體系統中的子區塊單元的抹除處理的第二例的圖。 圖10是表示第一實施方式的記憶體系統中的基於非選擇性子區塊干擾(Unselected Sub-Block Disturb,USBD)量的可靠性判定處理的一例的流程圖。 圖11是表示第二實施方式的記憶體系統中的基於疲勞量的可靠性判定處理的一例的流程圖。 圖12是表示第三實施方式的記憶體系統中的基於疲勞量的可靠性判定處理的一例的流程圖。
S10、S20~S26:步驟

Claims (20)

  1. 一種記憶體系統,包括: 非揮發性記憶體,包括包含多個記憶胞的第一區塊,且所述第一區塊包括:第一子區塊,包含第一記憶胞;以及第二子區塊,包含第二記憶胞,所述第二記憶胞與所述第一記憶胞串聯連接或者與所述第一記憶胞並聯連接於同一位元線;以及 記憶體控制器,對所述非揮發性記憶體中所記憶的資料執行子區塊單元的抹除處理, 所述記憶體控制器構成為,根據與所述第一子區塊對應的第一值達到第一臨限值, 自所述第一子區塊讀出第一資料, 對自所述第一子區塊讀出的所述第一資料執行錯誤校正處理, 將被執行所述錯誤校正處理後的所述第一資料寫入至所述非揮發性記憶體。
  2. 如請求項1所述的記憶體系統,其中 所述記憶體控制器構成為,根據所述第一子區塊中所記憶的資料的抹除處理而重置所述第一值。
  3. 如請求項1所述的記憶體系統,其中 所述記憶體控制器包含用於管理所述第一值的遞增計數器, 所述記憶體控制器構成為,根據所述第二子區塊中所記憶的資料的抹除處理而使所述遞增計數器的值遞增。
  4. 如請求項1所述的記憶體系統,其中 所述記憶體控制器包含用於管理所述第一值的遞減計數器, 所述記憶體控制器構成為,根據所述第二子區塊中所記憶的資料的抹除處理而使所述遞減計數器的值遞減。
  5. 如請求項1所述的記憶體系統,其中 所述記憶體控制器構成為,根據與所述第二子區塊對應的第二值達到所述第一臨限值, 自所述第二子區塊讀出第二資料, 對自所述第二子區塊讀出的所述第二資料執行錯誤校正處理, 將被執行所述錯誤校正處理後的所述第二資料寫入至所述非揮發性記憶體。
  6. 如請求項5所述的記憶體系統,其中 所述第一值與所述第一子區塊中所記憶的資料的可靠性對應, 所述第二值與所述第二子區塊中所記憶的資料的可靠性對應, 所述記憶體控制器構成為, 根據所述第一子區塊中所記憶的資料的抹除處理,將所述第二值更新為與所述第二子區塊中所記憶的資料的所述可靠性降低對應的值, 根據所述第二子區塊中所記憶的資料的抹除處理,將所述第一值更新為與所述第一子區塊中所記憶的資料的所述可靠性降低對應的值。
  7. 如請求項1所述的記憶體系統,其中 所述記憶體控制器包含用於管理所述第一值的遞增計數器, 所述記憶體控制器構成為,根據向所述第二子區塊的資料的寫入處理而使所述遞增計數器的值遞增。
  8. 如請求項1所述的記憶體系統,其中 所述記憶體控制器包含用於管理所述第一值的遞減計數器, 所述記憶體控制器構成為,根據向所述第二子區塊的資料的寫入處理而使所述遞減計數器的值遞減。
  9. 如請求項1所述的記憶體系統,其中 所述非揮發性記憶體包括: 第一導電體層及第二導電體層,在第一方向上相互分離排列;以及 記憶體柱,與所述第一導電體層及所述第二導電體層在所述第一方向上交叉, 所述記憶體柱中的與所述第一導電體層交叉的部分作為所述第一記憶胞發揮功能, 所述記憶體柱中的與所述第二導電體層交叉的部分作為所述第二記憶胞發揮功能。
  10. 如請求項9所述的記憶體系統,其中 所述記憶體柱包括:第一部分,包含與所述第一導電體層交叉的部分;以及第二部分,包含與所述第二導電體層交叉的部分, 所述第一部分的側面與所述第二部分的側面的延長在包含所述第一方向的面內偏離。
  11. 一種記憶體系統,包括: 非揮發性記憶體,包含多個區塊,且所述多個區塊的各者包含多個子區塊,所述多個子區塊的各者包含多個記憶胞;以及 記憶體控制器,對所述非揮發性記憶體中所記憶的資料執行子區塊單元的抹除處理, 所述多個區塊中的第一區塊至少包括:第一子區塊,包含第一記憶胞;以及第二子區塊,包含第二記憶胞,所述第二記憶胞與所述第一記憶胞串聯連接或者與所述第一記憶胞並聯連接於同一位元線, 所述記憶體控制器構成為,根據表示所述第一子區塊的疲勞量的第三值、與表示所述第一區塊中的子區塊的疲勞量的最大值的第四值的差達到第二臨限值,將所述第一子區塊中所記憶的資料寫入至所述第一子區塊以外的第三子區塊。
  12. 如請求項11所述的記憶體系統,其中 所述第三子區塊是已抹除資料的子區塊。
  13. 如請求項11所述的記憶體系統,其中 所述第三子區塊是與所述第四值對應的子區塊, 所述記憶體控制器構成為,將所述第一子區塊中所記憶的資料與所述第三子區塊中所記憶的資料在所述第一子區塊與所述第三子區塊中進行交換。
  14. 如請求項11所述的記憶體系統,其中 所述非揮發性記憶體包括: 第一導電體層及第二導電體層,在第一方向上相互分離排列;以及 記憶體柱,與所述第一導電體層及所述第二導電體層在所述第一方向上交叉, 所述記憶體柱中的與所述第一導電體層交叉的部分作為所述第一記憶胞發揮功能, 所述記憶體柱中的與所述第二導電體層交叉的部分作為所述第二記憶胞發揮功能。
  15. 如請求項14所述的記憶體系統,其中 所述記憶體柱包括:第一部分,包含與所述第一導電體層交叉的部分;以及第二部分,包含與所述第二導電體層交叉的部分, 所述第一部分的側面與所述第二部分的側面的延長在包含所述第一方向的面內偏離。
  16. 一種記憶體系統,包括: 非揮發性記憶體,包含多個區塊,且所述多個區塊的各者包含多個子區塊,所述多個子區塊的各者包含多個記憶胞;以及 記憶體控制器,對所述非揮發性記憶體中所記憶的資料執行子區塊單元的抹除處理, 所述多個區塊中的第一區塊包括:第一子區塊,包含第一記憶胞;以及第二子區塊,包含第二記憶胞,所述第二記憶胞與所述第一記憶胞串聯連接或者與所述第一記憶胞並聯連接於同一位元線, 所述記憶體控制器構成為,根據表示所述第一子區塊的疲勞量的第五值、與表示所述多個區塊中的子區塊的疲勞量的最大值的第六值的差達到第三臨限值,將所述第一子區塊中所記憶的資料寫入至所述第一子區塊以外的第三子區塊。
  17. 如請求項16所述的記憶體系統,其中 所述第三子區塊是已抹除資料的子區塊。
  18. 如請求項16所述的記憶體系統,其中 所述第三子區塊是與所述第六值對應的子區塊, 所述記憶體控制器構成為,將所述第一子區塊中所記憶的資料與所述第三子區塊中所記憶的資料在所述第一子區塊與所述第三子區塊中進行交換。
  19. 如請求項16所述的記憶體系統,其中 所述非揮發性記憶體包括: 第一導電體層及第二導電體層,在第一方向上相互分離排列;以及 記憶體柱,與所述第一導電體層及所述第二導電體層在所述第一方向上交叉, 所述記憶體柱中的與所述第一導電體層交叉的部分作為所述第一記憶胞發揮功能, 所述記憶體柱中的與所述第二導電體層交叉的部分作為所述第二記憶胞發揮功能。
  20. 如請求項19所述的記憶體系統,其中 所述記憶體柱包括:第一部分,包含與所述第一導電體層交叉的部分;以及第二部分,包含與所述第二導電體層交叉的部分, 所述第一部分的側面與所述第二部分的側面的延長在包含所述第一方向的面內偏離。
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