TW202341468A - 高耐壓高電子遷移率電晶體及其製備方法 - Google Patents
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Abstract
本發明關於半導體功率裝置，具體而言，關於一種高耐壓高電子遷移率電晶體及其製備方法。高耐壓高電子遷移率電晶體，其包含柵電極、源電極、汲電極、勢障層、溝道層、形核層、基底；溝道層位於勢障層和基底之間，溝道層包括P-型Ⅲ-Ⅴ族半導體層，其中形核層與汲電極在基底上的投影至少部分區域重合，汲電極與溝道層的二維電子氣電接觸，源電極與P-型Ⅲ-Ⅴ族半導體層電接觸，柵電極位於勢障層之上。
Description
[相關申請的交叉引用]
本發明要求於2019年08月30日提交中國專利局的申請號為201910826836X，名稱為“一種高耐壓的高電子遷移率電晶體”的中國專利申請的優先權，其全部內容通過引用結合在本發明中。
本發明關於半導體功率裝置，具體而言，關於一種高耐壓高電子遷移率電晶體及其製備方法。
Ⅲ-Ⅴ族化合物半導體包括至少一個III族元素和至少一種V族元素，包括但不局限於氮化鎵（GaN）、氮化鋁鎵（AlGaN）、砷化鎵（GaAs）、氮化銦鋁鎵（InAlGaN）和氮化銦鎵（InGaN）等；當V族元素為氮元素（N）時，Ⅲ-Ⅴ族化合物半導體又稱為III族氮化物半導體，也即III族氮化物半導體包括氮和至少一個III族元素，III族氮化物半導體包括但不局限於GaN、AlGaN、InN、AlN、InGaN和InAlGaN等。
高電子遷移率電晶體（HEMT）利用Ⅲ-Ⅴ族異質結結構，如III族氮化物異質結，在III族氮化物材料的形成異質結介面處產生二維電子氣（2DEG），其允許通過高的電流密度並具備相對較低的電阻損耗，並逐步實現了耐壓能力提升至600V，甚至達到1200V。常規III族氮化物高電子遷移率電晶體通常為耗盡型裝置，由於高擊穿電壓、高電流密度和低導通電阻等優點，III族氮化物高電子遷移率電晶體需要避免高電子遷移率電晶體在沒有柵壓控制的情況下裝置開啟以保護電路和負載。因此，希望提供III族氮化物高電子遷移率電晶體是常斷的，或是增強模式電晶體。
這樣，有需要克服在先前技術中的缺點和不足，製造高耐壓高電子遷移率電晶體、增強型III-V族高電子遷移率電晶體。
在相關專利申請中我們已經提出通過P-型掩埋層等結構實現常關型裝置和對更高的耐壓能力進行了描述，對於相關的裝置結構也有了詳盡的描述。但在具體的實施過程中，選區外延時，形核區域位於源的位置。這主要是因為高電子遷移率電晶體對於源來說是對稱結構，從源到兩側都各有柵電極和汲電極。同時，從源電極到柵電極的距離比從柵電極到汲電極的距離通常要小很多，從源到柵做側向外延比從汲到柵要距離短很多，這有利於通過外延實現源和柵處的複雜結構的製作精度。同時，源區域的電壓很低，而形核區的晶體品質相對較差，所以在源位於低品質區域的時候由於電壓低而影響最小。
相比較的，如果從柵或其他區域形核並側向外延，那麼側向外延的兩側結構是基本對稱的，不利於形成很多非對稱結構。並且如果是從柵電極區域開始側向外延，那麼由於柵源與柵汲的距離相差較大，不利於利用好晶片面積。
但是，從汲區在基底的投影對應區域形核並側向外延也是可以實現的。這個時候也有利於在汲區形成一些特殊結構來改進某方面的性能。同時在形成源處和柵處的複雜結構之前，可以先優化外延層的晶體品質。這樣源處與柵處的複雜結構也可以獲得更好的晶體品質、並取得良好的電學特性。不管是從源還是從汲區域形核，都可以依次從源到柵到汲或從汲到柵到源形成所需的堆成佈局結構。
本發明的基本原理是通過引入P-型Ⅲ-Ⅴ族半導體層，通過摻雜調製技術來調節高電子遷移率電晶體裝置的電場分佈並提高其耐壓能力以及實現增強型裝置。
本發明提供的高電子遷移率電晶體基本結構是從汲電極對應區域開始選區外延生長Ⅲ-Ⅴ族半導體層，通過調製摻雜技術，形成摻雜濃度不同的半導體層區域，並最終形成高電子遷移率電晶體結構。這樣降低了溝道層局部的高電場，改善了電場分佈，提高了裝置性能和可靠性。
第一方面，本發明提供的高耐壓高電子遷移率電晶體，包含柵電極、源電極、汲電極、勢障層、溝道層、形核層、基底等裝置結構；溝道層位於勢障層和基底之間，溝道層包括P-型Ⅲ-Ⅴ族半導體層，P-型Ⅲ-Ⅴ族半導體層至少部分地位於汲電極和柵電極之間，其不足以顯著耗盡除柵電極堆疊外的溝道中的二維電子氣，其中形核層對應汲電極區域，汲電極與形核層上方的溝道層電接觸，源電極與P-型Ⅲ-Ⅴ族半導體層電接觸。
可選地，勢障層和P-型Ⅲ-Ⅴ族半導體層之間還可以插入低摻雜或非故意摻雜Ⅲ-Ⅴ族半導體層。
可選地，勢障層上可原位生長SiNx鈍化層，柵電極下方設置柵介質層。
可選地，勢障層上可形成柵介質層。
可選地，調製P-型Ⅲ-Ⅴ族半導體層上方可以插入低摻雜或非故意摻雜Ⅲ-Ⅴ族半導體層。
可選地，P-型Ⅲ-Ⅴ族半導體層上方的勢障層可以進一步的覆蓋鈍化層。
可選地，輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域輕摻雜或不摻雜。
可選地，P-型Ⅲ-Ⅴ族半導體層包括不同摻雜濃度的調製區域，以形核層區域為中心，依次向外設置輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域和P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成汲電極，強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成源電極。
可選地，柵電極下方的強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，使得在0柵壓下可耗盡95%以上的柵電極堆疊下方的二維電子氣，或使得在0柵壓下柵電極堆疊下方的二維電子氣濃度小於5E11/cm
2。
可選地，輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域摻雜濃度小於5E17/cm
3。
可選地，P-型Ⅲ-Ⅴ族半導體層包括不同摻雜濃度的調製區域，以形核層區域為中心，依次向外設置輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域和P-型Ⅲ-Ⅴ族半導體層第二摻雜區域，輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成汲電極，在P-型Ⅲ-Ⅴ族半導體層第二摻雜區域靠近P-型Ⅲ-Ⅴ族半導體層第一摻雜區域的部分，形成柵極疊層結構，即P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於汲電極和柵電極之間，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域摻雜濃度可調，可改善柵電極下方靠近汲側邊的電場分佈，P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成源電極。
可選地，P-型Ⅲ-Ⅴ族半導體層包括不同摻雜濃度的調製區域，以形核層區域為中心，依次向外設置輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域和P-型Ⅲ-Ⅴ族半導體層第二摻雜區域；輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方設置汲電極，強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域和強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之間，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域摻雜濃度可調，可改善柵電極下方靠近汲側邊的電場分佈，P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成源電極。
可選地，源電極與P-型Ⅲ-Ⅴ族半導體層電接觸時，源電極的部分區域與二維電子氣接觸且源電極的部分區域穿過溝道層與P-型Ⅲ-Ⅴ族半導體層直接接觸。
可選地，源電極與二維電子氣電接觸時，與P-型Ⅲ-Ⅴ族半導體層接觸的金屬材料與源電極電連接，便於與源電極電位一體控制。
第二方面，本發明提供的高耐壓高電子遷移率電晶體，包含柵電極、源電極、汲電極、勢障層、溝道層、形核層、基底；其中形核層與汲電極在基底上的投影至少部分區域重合，包含P-型Ⅲ-Ⅴ族半導體層的溝道層位於勢障層和基底之間，其不足以顯著耗盡除柵堆疊外的溝道中的二維電子氣，且源電極和汲電極均與二維電子氣電接觸，柵電極位於勢障層之上，獨立的體電極在源電極附近與P-型Ⅲ-Ⅴ族半導體層電接觸。
協力廠商面，本發明提供的製備上述的高電子遷移率電晶體的方法，包括：在形核層上通過側向外延形成生長P-型Ⅲ-Ⅴ族半導體層，P-型Ⅲ-Ⅴ族半導體層在側向外延生長時按照不同區域摻雜濃度不同形成調製摻雜P-型Ⅲ-Ⅴ族半導體層，側向外延生長P-型Ⅲ-Ⅴ族半導體層時採用含有氫和/或氯的前驅體混合氣氛。
可選地，基底上設置一層絕緣層，絕緣層經遮罩、蝕刻等製程形成開口後，在開口處形成形核層，然後通過側向外延的方式生長包含P-型Ⅲ-Ⅴ族半導體層在內的外延層結構；或在基底上生長一層形核層，形核層上形成一層絕緣層，絕緣層經遮罩、蝕刻等製程形成開口暴露出形核層，再通過側向外延的方式生長包含P-型Ⅲ-Ⅴ族半導體層在內的外延層結構。
可選地，基底上側向外延的方式生長外延層結構，以汲電極所在區域為中心，往外擴展，形成以汲電極區域為中心的對稱高電子遷移率電晶體結構。
可選地，基底上側向外延的方式生長外延層結構時，先在形核層上外延形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域，強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域，強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域的調製P-型Ⅲ-Ⅴ族半導體層；輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成汲電極，強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成源電極。
可選地，基底上側向外延的方式生長外延層結構時，先在形核層上外延形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域，再外延形成P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，P-型Ⅲ-Ⅴ族半導體層第二摻雜區域，通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第二摻雜區域的調製P-型Ⅲ-Ⅴ族半導體層；輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成汲電極，在P-型Ⅲ-Ⅴ族半導體層第二摻雜區域靠近P-型Ⅲ-Ⅴ族半導體層第一摻雜區域的部分，形成柵極疊層結構，即P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於汲電極和柵電極之間，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域摻雜濃度可調，可改善柵電極下方靠近汲側邊的電場分佈，P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成源電極和/或體電極。
可選地，基底上側向外延的方式生長外延層結構時，先在形核層上外延形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域，再外延形成P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，P-型Ⅲ-Ⅴ族半導體層第二摻雜區域，通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第二摻雜區域的調製P-型Ⅲ-Ⅴ族半導體層；輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成汲電極，強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域和強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之間，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域摻雜濃度可調，可改善柵電極下方靠近汲側邊的電場分佈，P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成源電極和/或體電極。
可選地，側向外延生長含P-型Ⅲ-Ⅴ族半導體層結構時採用含有氫和/或氯的前驅體混合氣氛。
本發明的P-型Ⅲ-Ⅴ族半導體層採用從汲電極對應區域開始進行側向外延生長，P-型摻雜濃度可以根據需要在生長過程中對摻雜的載氣氣氛占比進行調節，通過P-型摻雜調節電場分佈，可以獲得高品質的P-型摻雜及其對AlGaN/GaN異質結介面處二維電子氣2DEG的空間調節；並通過調製汲電極、柵電極、源電極下方半導體層的摻雜濃度，利用源電極或體電極控制調製P-型Ⅲ-Ⅴ族半導體層的電位，可以提高高電子遷移率電晶體的耐壓能力，實現常關型操作等功能。
下面將結合本發明實施方式中的圖式，對本發明實施方式中的技術方案進行描述。
應注意到：相似的標號和字母在下面的圖式中表示類似項，因此，一旦某一項在一個圖式中被定義，則在隨後的圖式中不需要對其進行進一步定義和解釋。同時，在本發明的描述中，術語“第一”、“第二”等僅用於區分描述，而不能理解為指示或暗示相對重要性。“上下”等表示相對位置關係，並不表明二者直接緊鄰。
本發明的高耐壓高電子遷移率電晶體的基本構思是從汲電極對應區域開始側向外延生長，由於選區外延可以實現較高的晶體品質，這比先前的平面式生長具有一定的優勢。
在上述基本結構的基礎上，通過在側向外延摻雜並調製摻雜濃度，可以形成下列結構和他們的組合：柵電極堆疊處形成強P-型區域並耗盡該處的二維電子氣，實現裝置的常關增強型；除了在柵電極堆疊處形成強P-型區域以外，還在源電極附近形成P-型層，該P-型層不會顯著耗盡源柵電極間的二維電子氣，但可以連接柵電極堆疊處的強P-型區域並且與電極相連接。該電極可以是源電極也可以是獨立的體電極。在柵電極與汲電極間形成P-型區域，該P-型區域不會顯著耗盡二維電子氣但可以改善電場分佈、降低最高電場強度。
在本發明的高電子遷移率電晶體高電子遷移率電晶體中，強摻雜的摻雜濃度通常為5E18/cm
3以上，輕摻雜的摻雜濃度一般在5E18/cm
3以下。在高電子遷移率電晶體中，強摻雜或輕摻雜是相對的，與溝道層/勢障層介面處二維電子氣濃度有關。一般的，溝道層/勢障層介面處本徵（指不存在摻雜時的情況）二維電子氣濃度越高，強摻雜所對應的摻雜濃度越高，輕摻雜也可以具有相對更高的摻雜濃度。反之，本徵二維電子氣濃度越低，強摻雜所對應的摻雜濃度越低，輕摻雜也因此具有相對更低的摻雜濃度。
請參看圖1，圖1為本發明實施方式提供的一種高耐壓高電子遷移率電晶體的基本結構。其基本結構為在基底101上的絕緣層102和形核層103，絕緣層102和形核層103上的溝道層104，溝道層104可以是P-型半導體層，更具體的可以為P-型Ⅲ-Ⅴ族半導體層，在P-型Ⅲ-Ⅴ族半導體層上的勢障層105，溝道層104和勢障層105異質結的介面處形成二維電子氣2DEG，源電極107和汲電極106與二維電子氣相連並形成歐姆接觸，柵電極108位於勢障層105之上；其中形核層103與汲電極106在基底101上的投影至少部分區域重合，形成以汲電極向外擴展的高電子遷移率電晶體結構。P-型Ⅲ-Ⅴ族半導體層的摻雜濃度較低，P-型Ⅲ-Ⅴ族半導體層不會嚴重耗盡位於勢障層和P-型Ⅲ-Ⅴ族半導體層介面處的二維電子氣，在異質結介面處依然存在較高濃度的二維電子氣。可選地，Ⅲ-Ⅴ族半導體層一般為氮化物半導體層，P-型Ⅲ-Ⅴ族半導體層至少部分位於柵電極與汲電極和柵電極與源電極之間的二維電子氣區域下方，除柵電極堆疊區域以外，P-型Ⅲ-Ⅴ族半導體層耗盡溝道2DEG濃度小於不含P-型Ⅲ-Ⅴ族半導體層時溝道2DEG濃度的80%，也就是至少有20%的二維電子氣被保留。位於柵、汲電極之間區域的P-型Ⅲ-Ⅴ族半導體層也會在電場的作用下被部分耗盡，露出本底的負電荷。這些負電荷可以有效地抵消溝道處正電荷與汲電極正電荷的影響，調節電場的分佈，降低局部電場峰值的強度，以及提高裝置的耐壓能力。
在一些可能的實施例中，圖1實施方式提供的高耐壓高電子遷移率電晶體可經由圖2-圖4等所示步驟形成。在一種可能的實現方式中，如圖2所示，在基底201上形成一層絕緣層202，經過遮罩、蝕刻等製程在絕緣層上形成開口區域，在絕緣層的開口區域處外延生長形核層203，再通過側向外延的方式生長P-型Ⅲ-Ⅴ族半導體層；或在一種可能的實現方式中，如圖3中所示，在基底上301外延生長一層形核層302，然後再形成一層絕緣層303，經過遮罩、蝕刻等製程在絕緣層上形成開口區域304暴露出形核層302，再通過側向外延的方式在絕緣層的開口區域處的形核層上外延生長P-型Ⅲ-Ⅴ族半導體層。
需要說明的是，在某些基底（如Al
2O
3基底）與製程條件下，形核層可以在暴露的基底上選擇性生長，而在絕緣層上不生長。但在採用矽基底時，通常需要採用AlN作為形核層，但是AlN作為形核層時生長的選擇性較差。這時，可以在生長完形核層後蝕刻/去除在絕緣層上的AlN，但在某些生長條件下，AlN在絕緣層上的沉積很少，在絕緣層上無法形成後續氮化物外延層的形核生長基質。除了在形核區生長外，其他區域沒有明顯的後續P-型Ⅲ-Ⅴ族半導體層的生長，則可以省略去除絕緣層上的AlN的步驟而直接進行後續的生長。
可選地，在絕緣層上的AlN由於是多晶或非晶的，在適當的製程條件下，可以僅在開口區域的單晶AlN上形核生長，而不在絕緣層上的多晶AlN上生長。這時，多晶結構的AlN層在很大程度上起到絕緣作用。
在又一種可能的實現方式中，如圖4所示，在基底401上形成一層絕緣層402，經過遮罩、蝕刻等製程在絕緣層上形成開口區域，在絕緣層的開口區域處外延生長形核層403，先形成緩衝層404，再形成高晶體品質的P-型Ⅲ-Ⅴ族半導體層405作為溝道層。
在又一種可能的實現方式中，如圖5所示，在基底501上形成一層絕緣層502，經過遮罩、蝕刻等製程在絕緣層上形成開口區域，在絕緣層的開口區域處外延生長形核層503，在形核層上通過側向外延形成生長P-型Ⅲ-Ⅴ族半導體層504後，再形成一層勢障層505，再在同一沉積設備中原位沉積SiNx鈍化層（未圖示），獲得低介面缺陷態密度的勢障層/SiNx層。原位SiNx層可以經過遮罩蝕刻工序後僅保留柵電極508下方的SiNx層作為柵介質層509使用，如圖5所示，即在同一生長設備中依次生長溝道層、勢障層、原位SiNx層，可以提高設備使用率並提高生長品質，然後在勢障層中形成汲電極506和源電極507，汲電極506和源電極507與二維電子氣歐姆接觸。最終可形成如圖5所示的高電子遷移率電晶體結構。
圖1和圖5以及本發明在後實施方式中所示的高電子遷移率電晶體結構為實現汲電極對應區域側向外延調製摻雜濃度形成的P-型Ⅲ-Ⅴ族半導體層的基本裝置結構，可選地，在其他實施例中，高電子遷移率電晶體還可以包括在P-型Ⅲ-Ⅴ族半導體層與勢障層之間的插入P-GaN層等低摻雜或非摻雜的Ⅲ-Ⅴ族半導體層、帽層、以及場板、背勢障層、控制溝道電場的附加電極等；柵電極下可存在柵介質層和/或p-GaN層等，以上所述結構或先前技術中已公開的其他結構，並不排除在本發明申請的實施方式之外。
在又一種可能的實現方式中，如圖6-圖9所示，在基底601-901上形成一層絕緣層602-902，經過遮罩、蝕刻等製程在絕緣層上形成開口區域，在絕緣層的開口區域處外延生長形核層603-903，在形核層上通過側向外延形成生長P-型Ⅲ-Ⅴ族半導體層604-904。
在具體實現時，如圖7所示，在側向外延生長P-型Ⅲ-Ⅴ族半導體層時利用摻雜調製技術，在形核層上先通過側向外延先形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（704-1）；再形成P-型層-1（704-2），P型層-1（704-2）為強P-型Ⅲ-Ⅴ族半導體層，利於耗盡對應溝道層中的二維電子氣，實現常關型裝置；再側向外延生長Ⅲ-Ⅴ族半導體層第二摻雜區域（704-3）；然後通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（704-1）、強P-型Ⅲ-Ⅴ族半導體層（704-2）、Ⅲ-Ⅴ族半導體層第二摻雜區域（704-3）的調製P-型Ⅲ-Ⅴ族半導體層；再形成溝道層705、勢障層706、原位SiNx層707的疊層結構；形成源電極709、汲電極708和柵電極710，其中柵電極710對應強P-型Ⅲ-Ⅴ族半導體層區域、源電極709大體位於Ⅲ-Ⅴ族半導體層第二摻雜區域（704-3）上方與二維電子氣歐姆接觸、汲電極在輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（704-1）上方與二維電子氣歐姆接觸，最終形成如圖7所示的高耐壓常關型高電子遷移率電晶體結構。
可選地，柵電極下方設置的強P-型Ⅲ-Ⅴ族半導體層，可以使得在0柵壓下可耗盡95%以上的柵電極堆疊下方的二維電子氣，或使得在0柵壓下柵電極堆疊下方的二維電子氣濃度小於5E11/cm
2。
另外，為了加強源電極對Ⅲ-Ⅴ族半導體層第二摻雜區域的控制，進而通過該層控制強P-型Ⅲ-Ⅴ族半導體層的電位，以獲得高電子遷移率電晶體穩定的閾值電壓。可以如圖8所示，在側向外延生長Ⅲ-Ⅴ族半導體層第二摻雜區域（804-3）時，進行P-型摻雜生長形成P-型Ⅲ-Ⅴ族半導體層，最終形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（804-1）、強P-型Ⅲ-Ⅴ族半導體層（804-2）、P-型Ⅲ-Ⅴ族半導體層（804-3）的調製P-型Ⅲ-Ⅴ族半導體層804結構層，汲電極808在輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（804-1）上方與二維電子氣歐姆接觸；經由遮罩、蝕刻等製程以階梯型的方式暴露出P-型Ⅲ-Ⅴ族半導體層（804-3）和勢障層806，再沉積形成源電極809，這樣源電極809的部分區域與二維電子氣接觸，源電極809的部分區域穿過溝道層805與P-型Ⅲ-Ⅴ族半導體層804-3直接接觸，通過源電極與P-型Ⅲ-Ⅴ族半導體層的良好電接觸，能更好地控制強P-型Ⅲ-Ⅴ族半導體層804-2的電位，以獲得高電子遷移率電晶體穩定的閾值電壓。可選地，源電極809與P-型Ⅲ-Ⅴ族半導體層804-3接觸的部分，與源電極809與二維電子氣接觸的部分為物理連接（即共同組成源電極）；或者源電極809與二維電子氣接觸，與P-型Ⅲ-Ⅴ族半導體層804-3接觸的金屬材料與源電極809電連接，便於與源電極電位一體控制。
此外，也可以設置柵介質層807，柵介質層可以是原位SiNx，也可以是其他介質如SiO
2、high-k等材料，設置在柵電極810下方完全覆蓋勢障層806。
與圖8所示實施方式不同之處在於，在圖9所示實施方式中，與P-型Ⅲ-Ⅴ族半導體層904-3接觸的電極是一個不與源電極909連接的獨立的體電極911，體電極穿過鈍化層、勢障層、溝道層與P-型Ⅲ-Ⅴ族半導體層904-3電連接，源電極909位於溝道層之上，利於源電極電位和P-型Ⅲ-Ⅴ族半導體層904-3的工作電位獨立控制，特別是源極電位固定在0電位點時，可以根據關斷溝道所需的工作電壓或穩定工作電壓來獨立控制體電極的電位，有利於增強型裝置穩定、高效工作。
在又一種可能的實現方式中，再如圖10所示，在基底1001上形成一層絕緣層1002，經過遮罩、蝕刻等製程在絕緣層上形成開口區域，在絕緣層的開口區域處外延生長形核層1003，在形核層上通過側向外延形成生長P-型Ⅲ-Ⅴ族半導體層1004，在側向外延生長P-型Ⅲ-Ⅴ族半導體層時利用摻雜調製技術，在形核層上先通過側向外延先形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（1004-1）；再形成P-型Ⅲ-Ⅴ族半導體層第一摻雜區域（1004-2），P-型Ⅲ-Ⅴ族半導體層第一摻雜區域（1004-2）的外延生長時間比圖6所示P-型Ⅲ-Ⅴ族半導體層第一摻雜區域（604-2）的外延生長時間短，圖10所示形成的P-型Ⅲ-Ⅴ族半導體層第一摻雜區域較窄；再側向外延生長P-型Ⅲ-Ⅴ族半導體層第二摻雜區域（1004-3）；然後通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（1004-1）、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域（1004-2）、P-型Ⅲ-Ⅴ族半導體層第二摻雜區域（1004-3）的調製P-型Ⅲ-Ⅴ族半導體層；再如圖11所示形成溝道層1105、勢障層1106、原位SiNx層1107的疊層結構；形成源電極1109、汲電極1108和柵電極1110，其中柵電極1110在橫向方向上偏離P-型Ⅲ-Ⅴ族半導體層第一摻雜區域（1104-2）、汲電極1108大體位於輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（1104-1）上方的溝道層1105上、源電極1109與輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域接觸（與圖8所示實施方式採用相同的方式形成源電極），最終形成如圖11所示的高耐壓高電子遷移率電晶體結構。
圖11所示的高耐壓高電子遷移率電晶體，其汲電極對應形核區域，P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於柵電極與汲電極之間的區域，可以改善柵電極下方靠近汲電極側區域附近的高電場分佈，避免局部的電場強度過大導致裝置失效。需要說明的是，溝道層、原位SiN鈍化層、與柵絕緣層等都是可選而非必須的。
可選地，如圖12所示，與P-型Ⅲ-Ⅴ族半導體層第二摻雜區域接觸的電極是獨立的體電極，以利於源極電位和P-型Ⅲ-Ⅴ族半導體層的工作電位獨立控制，特別是源極電位固定在0電位點時，可以根據關斷溝道所需的工作電壓或穩定工作電壓來獨立控制。
與圖11所示實施方式不同之處在於，在圖12所示實施方式中，與P-型Ⅲ-Ⅴ族半導體層1204-3接觸的電極是一個不與源電極1209連接的獨立的體電極1211，體電極穿過鈍化層、勢障層、溝道層與P-型Ⅲ-Ⅴ族半導體層1204-3電連接，源電極1209位於溝道層之上，利於源電極電位和P-型Ⅲ-Ⅴ族半導體層1204-3的工作電位獨立控制，特別是源極電位固定在0電位點時，可以根據關斷溝道所需的工作電壓或穩定工作電壓來獨立控制體電極的電位，有利於增強型高電子遷移率電晶體穩定、高效工作。
在降低柵電極下方汲側電場強度，增強高電子遷移率電晶體耐壓能力的同時，圖11-圖12所示的高耐壓高電子遷移率電晶體可以通過摻雜調製技術與圖7-圖9所示增強型高電子遷移率電晶體結構相結合，形成如圖13所示的具有更高耐壓的增強型高電子遷移率電晶體。如圖13所示的高電子遷移率電晶體，在基底1301上形成一層絕緣層1302，經過遮罩、蝕刻等製程在絕緣層上形成開口區域，在絕緣層的開口區域處外延生長形核層1303，在形核層上通過側向外延形成生長P-型Ⅲ-Ⅴ族半導體層1304。在側向外延生長P-型Ⅲ-Ⅴ族半導體層時利用摻雜調製技術，在側向外延生長過程中，依次生長輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域（1304-1）、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域（1304-2）、強P-型Ⅲ-Ⅴ族半導體層（1304-3）、P-型Ⅲ-Ⅴ族半導體層第二摻雜區域（1304-4），強P-型Ⅲ-Ⅴ族半導體層（1304-3）位於柵電極堆疊處，並通過耗盡柵電極堆疊處的局部或全部二維電子氣而獲得常關型裝置。
經由遮罩、蝕刻等製程以階梯型的方式暴露出P-型Ⅲ-Ⅴ族半導體層（1304-4）和勢障層1306，再沉積形成源電極1309，這樣源電極1309的部分區域與二維電子氣接觸，源電極1309的部分區域穿過溝道層1305與P-型Ⅲ-Ⅴ族半導體層1304-3直接接觸，通過源電極1309與P-型Ⅲ-Ⅴ族半導體層第二摻雜區域（1304-4）形成良好電接觸，並通過P-型Ⅲ-Ⅴ族半導體層第二摻雜區域（1304-4）控制強P-型Ⅲ-Ⅴ族半導體層（1304-3）的電位，以獲得穩定的閾值電壓。P-型Ⅲ-Ⅴ族半導體層第一摻雜區域（1304-2）位於柵電極1310與汲電極1308之間的區域，可以改善柵電極下方靠近汲電極側區域附近的高電場分佈，避免局部的電場強度過大導致裝置失效。需要說明的是，溝道層、原位SiN鈍化層、與柵絕緣層等都是可選而非必須的。
另外，與圖13所示實施方式有著不同電位控制方式的另一實施方式中，與P-型Ⅲ-Ⅴ族半導體層第二摻雜區域接觸的電極是獨立的體電極（源電極、體電極連接生長連接方式與圖12所示連接方式相同），以利於源極電位和P-型Ⅲ-Ⅴ族半導體層第二摻雜區域的工作電位獨立控制，有利於增強型裝置穩定、高效的在高壓條件下工作。
以上所述僅為本發明的實施方式而已，並不用於限制本發明的保護範圍，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
[工業實用性]
通過應用本發明的技術方案，可以獲得高品質的P-型摻雜及其對AlGaN/GaN異質結介面處二維電子氣2DEG的空間調節，還可以提高高電子遷移率電晶體的耐壓能力，實現常關型操作等功能。
101、201、301、401、501、601、701、801、901、1001、1301:基底
102、202、303、402、502、602、702、802、902、1002、1302:絕緣層
103、203、302、403、503、603、703、803、903、1003、1303:形核層
104、705、805、1105、1305:溝道層
105、505、706、806、1106、1306:勢障層
106、506、708、808、1108、1308:汲電極
107、507；709、809、1109、1209、1309:源電極
108、508、710、810、1110、1310:柵電極
304:開口區域
404:緩衝層
405、504:P-型Ⅲ-Ⅴ族半導體層
509、807:柵介質層
604-2、1004-2、1104-2、1304-2:P-型Ⅲ-Ⅴ族半導體層第一摻雜區域
704-1、804-1、1004-1、1104-1、1304-1:輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域
704-2、804-2、1304-3:強P-型Ⅲ-Ⅴ族半導體層
704-3:Ⅲ-Ⅴ族半導體層第二摻雜區域
707、1107:原位SiNx層
804-3、904-3、1204-3:P-型Ⅲ-Ⅴ族半導體層
911、1211:體電極
1004-3:
1104-3、1304-4:P-型Ⅲ-Ⅴ族半導體層第二摻雜區域
為了更清楚地說明本發明實施方式的技術方案，下面將對本發明實施方式中所需要使用的圖式作簡單地介紹，應當理解，以下圖式僅示出了本發明的某些實施方式，因此不應被看作是對範圍的限定，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些圖式獲得其他相關的圖式。
圖1為本發明實施方式提供的一種高耐壓高電子遷移率電晶體的基本結構。
圖2-圖4為本發明實施方式提供的高電子遷移率電晶體形成過程示例圖。
圖5為本發明實施方式提供的另一種高電子遷移率電晶體形成過程示例圖。
圖6至圖13為本發明實施方式提供的另外幾種複雜高電子遷移率電晶體及形成過程圖。
101:基底
102:絕緣層
103:形核層
104:溝道層
105:勢障層
106:汲電極
107:源電極
108:柵電極
Claims (18)
- 一種高耐壓高電子遷移率電晶體，其包含柵電極、源電極、汲電極、勢障層、溝道層、形核層、及基底； 包含P-型Ⅲ-Ⅴ族半導體層的所述溝道層位於所述勢障層和所述基底之間，其中所述形核層與所述汲電極在所述基底上的投影至少部分區域重合，所述汲電極與所述溝道層的二維電子氣電接觸，所述源電極與所述P-型Ⅲ-Ⅴ族半導體層電接觸，所述柵電極位於所述勢障層之上。
- 如請求項1所述之高耐壓高電子遷移率電晶體，其中，所述勢障層和所述P-型Ⅲ-Ⅴ族半導體層之間還有一層低摻雜或非故意摻雜Ⅲ-Ⅴ族半導體層。
- 如請求項1所述之高耐壓高電子遷移率電晶體，其中，所述勢障層上原位生長形成SiNx鈍化層，所述柵電極下方設置柵介質層。
- 如請求項1所述之高耐壓高電子遷移率電晶體，其中，所述P-型Ⅲ-Ⅴ族半導體層包括不同摻雜濃度的調製區域，以所述形核層區域為中心，依次向外設置輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域和P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成所述汲電極，所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成所述源電極。
- 如請求項4所述之高耐壓高電子遷移率電晶體，其中，所述柵電極下方的所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，使得在0柵壓下可耗盡95%以上的柵電極堆疊下方的二維電子氣，或使得在0柵壓下柵電極堆疊下方的二維電子氣濃度小於5E11/cm 2。
- 如請求項4所述之高耐壓高電子遷移率電晶體，其中，所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域之摻雜濃度小於5E17/cm 3。
- 如請求項1所述之高耐壓高電子遷移率電晶體，其中，所述P-型Ⅲ-Ⅴ族半導體層包括不同摻雜濃度的調製區域，以所述形核層區域為中心，依次向外設置輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域和P-型Ⅲ-Ⅴ族半導體層第二摻雜區域，所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成所述汲電極，在所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域靠近所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域的部分，形成柵極疊層結構，即所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於所述汲電極和所述柵電極之間，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之摻雜濃度可調，可改善所述柵電極下方靠近汲側邊的電場分佈，所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成所述源電極。
- 如請求項1所述之高耐壓高電子遷移率電晶體，其中，所述P-型Ⅲ-Ⅴ族半導體層包括不同摻雜濃度的調製區域，以所述形核層區域為中心，依次向外設置輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域和P-型Ⅲ-Ⅴ族半導體層第二摻雜區域；所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方設置所述汲電極，所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域和所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之間，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之摻雜濃度可調，可改善所述柵電極下方靠近汲側邊的電場分佈，所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成所述源電極。
- 如請求項1所述之高耐壓高電子遷移率電晶體，其中，所述源電極與所述P-型Ⅲ-Ⅴ族半導體層電接觸時，所述源電極的部分區域與所述二維電子氣接觸且所述源電極的部分區域穿過所述溝道層與所述P-型Ⅲ-Ⅴ族半導體層直接接觸。
- 如請求項1所述之高耐壓高電子遷移率電晶體，其中，所述源電極與所述二維電子氣電接觸時，與所述P-型Ⅲ-Ⅴ族半導體層接觸的金屬材料與所述源電極電連接，便於與所述源電極電位一體控制。
- 一種高耐壓高電子遷移率電晶體，其包含柵電極、源電極、汲電極、勢障層、溝道層、形核層、及基底； 其中所述形核層與所述汲電極在所述基底上的投影至少部分區域重合，包含P-型Ⅲ-Ⅴ族半導體層的所述溝道層位於所述勢障層和所述基底之間，其不足以顯著耗盡除柵堆疊外的溝道中的二維電子氣，且所述源電極和所述汲電極均與所述二維電子氣電接觸，所述柵電極位於所述勢障層之上，獨立的體電極在所述源電極附近與所述P-型Ⅲ-Ⅴ族半導體層電接觸。
- 一種製備如請求項1或如請求項11所述之高耐壓高電子遷移率電晶體的方法，其中：在所述形核層上通過側向外延形成生長P-型Ⅲ-Ⅴ族半導體層，所述P-型Ⅲ-Ⅴ族半導體層在側向外延生長時按照不同區域摻雜濃度不同形成調製摻雜P-型Ⅲ-Ⅴ族半導體層，側向外延生長所述P-型Ⅲ-Ⅴ族半導體層時採用含有氫和/或氯的前驅體混合氣氛。
- 如請求項12所述之方法，其中，在所述基底上形成所述形核層開口的方式為在所述基底上生長一層所述形核層，所述形核層上形成一層絕緣層，所述絕緣層經遮罩、蝕刻之製程形成開口暴露出所述形核層；再通過側向外延的方式生長包含P-型Ⅲ-Ⅴ族半導體層在內的外延層結構。
- 如請求項12所述之方法，其中，從所述基底上開口處的所述形核層，以側向外延的方式生長外延層，以所述汲電極在所述基底上的投影區域為中心，往外擴展，形成以所述汲電極區域為中心的對稱高電子遷移率電晶體結構。
- 如請求項12所述之方法，其中，所述基底上側向外延的方式生長外延層結構時，先在所述形核層上外延形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第一摻雜區域，通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域的調製P-型Ⅲ-Ⅴ族半導體層；所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成所述汲電極，所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成所述源電極。
- 如請求項12所述之方法，其中，所述基底上側向外延的方式生長外延層結構時，先在所述形核層上外延形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域，再外延形成P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第二摻雜區域，通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域的調製P-型Ⅲ-Ⅴ族半導體層；所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成所述汲電極，在所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域靠近所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域的部分，形成柵極疊層結構，即所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於所述汲電極和所述柵電極之間，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之摻雜濃度可調，可改善所述柵電極下方靠近汲側邊的電場分佈，所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成所述源電極。
- 如請求項12所述之方法，其中，所述基底上側向外延的方式生長外延層結構時，先在所述形核層上外延形成輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域，再外延形成P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、P-型Ⅲ-Ⅴ族半導體層第二摻雜區域，通過平坦化或蝕刻製程去除Ⅲ-Ⅴ族半導體層高度方向上部分區域，暴露出所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域、所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域、所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域的調製P-型Ⅲ-Ⅴ族半導體層；所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域上方形成所述汲電極，所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域上方對應形成柵極疊層結構，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域位於所述輕摻雜Ⅲ-Ⅴ族半導體層第一摻雜區域和所述強P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之間，所述P-型Ⅲ-Ⅴ族半導體層第一摻雜區域之摻雜濃度可調，可改善所述柵電極下方靠近汲側邊的電場分佈，所述P-型Ⅲ-Ⅴ族半導體層第二摻雜區域上方形成所述源電極。
- 如請求項15至17中任一項所述之方法，其中，側向外延生長含P-型Ⅲ-Ⅴ族半導體層結構時採用含有氫和/或氯的前驅體混合氣氛。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111112368A TW202341468A (zh) | 2022-03-31 | 2022-03-31 | 高耐壓高電子遷移率電晶體及其製備方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111112368A TW202341468A (zh) | 2022-03-31 | 2022-03-31 | 高耐壓高電子遷移率電晶體及其製備方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202341468A true TW202341468A (zh) | 2023-10-16 |
Family
ID=89856103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111112368A TW202341468A (zh) | 2022-03-31 | 2022-03-31 | 高耐壓高電子遷移率電晶體及其製備方法 |
Country Status (1)
| Country | Link |
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| TW (1) | TW202341468A (zh) |
-
2022
- 2022-03-31 TW TW111112368A patent/TW202341468A/zh unknown
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