TW202339198A - 具有字元線結構之半導體元件的製備方法 - Google Patents
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Abstract
本揭露提供一種半導體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底具有一溝槽。該製備方法亦包括形成一第一緩衝層在該溝槽中。該製備方法還包括形成一摻雜多晶矽層在該溝槽中之該第一緩衝層上。該製備方法亦包括在該摻雜多晶矽層上執行一熱處理。
Description
本申請案主張美國第17/700,406及17/699,331號專利申請案之優先權（即優先權日為「2022年3月21日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件的製備方法。特別是有關於一種具有一字元線結構之半導體元件的製備方法。
隨著電子產業的快速發展，半導體元件的發展已達到高效能以及小型化。當例如動態隨機存取記憶體(DRAM)元件之半導體元件的尺寸縮小時，閘極通道長度亦相對應減小。因此，可能發生一短通道效應。為了解決這樣的問題，已經提出了一種埋入式通道陣列電晶體(buried-channel array transistor，BCAT)元件。
然而，雖然BCAT元件的凹陷通道已改善該短通道效應，但BCAT元件仍存在其他問題，因此對半導體元件的效能與穩定性產生不利影響。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一半導體基底以及一字元線結構。該半導體基底具有一主動區。該字元線結構設置在該半導體基底的該主動區中。該字元線結構包括一第一功函數層、一第二功函數層以及一緩衝結構。該第二功函數層設置在該第一功函數層上。該緩衝結構設置在該第一功函數層與該第二功函數層之間。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一半導體基底以及一字元線結構。該半導體基底具有一溝槽。該字元線結構設置在該半導體基底的該溝槽中。該字元線結構包括一摻雜多晶矽層以及一緩衝結構。該緩衝結構直接接觸該摻雜多晶矽層的一下表面。
本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底具有一溝槽。該製備方法亦包括形成一第一緩衝層在該溝槽中。該製備方法還包括形成一摻雜多晶矽層在該溝槽中的該第一緩衝層上。該製備方法亦包括在該摻雜多晶矽層上執行一熱處理。
在該半導體元件中，由於該緩衝結構的設計，該功函數層與其相鄰的多個層或多個膜之間的界面差異較小，因此該功函數層與其相鄰的該等層或該等膜之間的界面處的該功函數層中之晶粒的再結晶程度可以是相對均勻，導致在熱處理期間施加在該界面上的力相對均勻。因此，可藉由一相對簡化的製程來減輕或避免孔洞(voids)的產生，並且不會對該半導體元件的電性效能產生不利影響。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是剖視示意圖，例示本揭露一些實施例之半導體元件1。半導體結構1包括一半導體基底10、一字元線結構20、一介電結構30以及一上覆層(overlying layer)40。
舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。
在一些實施例中，半導體基底10可具有一或多個主動區110，該等主動區110是由一或多個絕緣結構(圖未示)所界定。在一些實施例中，半導體基底10可包括一或多個摻雜區120，而該等摻雜區120形成在主動區110中。該等摻雜區120的製作技術可包含使用摻雜物的一植入製程，而摻雜物例如磷、砷或銻。該等摻雜區120可分別具有一摻雜濃度，而摻雜濃度是從大約10
17atoms/cm
3到大約10
19atoms/cm
3的範圍。該等摻雜區120可當作多個源極/汲極區。在一些實施例中，半導體基底10具有一溝槽10T。在一些實施例中，溝槽10T穿過半導體基底10且暴露於半導體基底10的一上表面101。
在一些實施例中，字元線結構20設置在半導體基底10的主動區110中。在一些實施例中，字元線結構20設置在半導體基底10的溝槽10T中。在一些實施例中，字元線結構20包括功函數層210與220、一緩衝結構230、一阻障層240以及一介電層250。
在一些實施例中，功函數層210可為或包括一導電層。在一些實施例中，功函數層210包括金屬，例如鎢(W)。在一些實施例中，功函數層210可具有一功函數值，而功函數值等於或大於4.2eV。功函數層220可保持較高的次臨界電壓(sub-threshold voltage)，以減少通道漏電流(channel leak)。
在一些實施例中，功函數層220設置在功函數層210上。在一些實施例中，功函數層220包括多晶矽，例如摻雜多晶矽。摻雜物可為或包括磷、砷或銻。舉例來說，功函數層220可為一摻雜磷的多晶矽層。在一些實施例中，功函數層220可為或包括一摻雜多晶矽層。在一些實施例中，功函數層220可具有一功函數值，而功函數值大約為4.2eV。具有一相對低之功函數值的功函數層220可減少半導體元件1的閘極引致之汲極漏電流(gate-induced drain leakage，GIDL)。在一些實施例中，功函數層220具有一厚度220T，而厚度220T從大約20nm到大約25nm。
在一些實施例中，緩衝結構230設置在功函數層210與功函數層220之間。在一些實施例中，緩衝結構230設置在功函數層210與功函數層220的一下表面220b之間。在一些實施例中，緩衝結構230直接接觸功函數層220。在一些實施例中，緩衝結構230可圍繞功函數層220的多個表面(例如表面220a、220b、220c)。在一些實施例中，緩衝結構230直接接觸功函數層220的多個表面(例如表面220a、220b、220c)。在一些實施例中，緩衝結構230直接覆蓋並接觸功函數層220的該等表面(例如表面220a、220b、220c)。在一些實施例中，緩衝結構230直接接觸功函數層220的下表面220b。在一些實施例中，緩衝結構230直接接觸功函數層220的一上表面220a、下表面220b以及多個側表面220c。
在一些實施例中，緩衝結構230具有一厚度T1，而厚度T1大約1nm到大約2nm。在一些實施例中，緩衝結構230的厚度T1是從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝結構230包括一氧化材料。在一些實施例中，緩衝結構230可為或包括氧化矽。依據本揭露的一些實施例，緩衝結構230的厚度滿足上述的條件，因此緩衝結構230的厚度不會太厚而不會佔用太多溝槽10T的空間。因此，溝槽10T可提供足夠的空間給功函數層220。
在一些實施例中，緩衝結構230包括多個緩衝層或部分(例如層231、232、233)。在一些實施例中，緩衝層231設置在功函數層210與功函數層220之間。在一些實施例中，緩衝層231直接接觸功函數層220的下表面220b。在一些實施例中，緩衝層232設置在功函數層220上。在一些實施例中，緩衝層233直接接觸功函數層220的上表面220a。在一些實施例中，緩衝層232設置在功函數層220與溝槽10T的一內側壁10T1之間。在一些實施例中，緩衝層232直接接觸功函數層220的該等側表面220c。在一些實施例中，緩衝層232沿著溝槽10T的內側壁10T1延伸。
在一些實施例中，緩衝層231具有一厚度T1，而厚度T1從大約1nm到大約2nm。在一些實施例中，緩衝層231的厚度T1是從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝層232具有一厚度T2，而厚度T2從大約1nm到大約2nm。在一些實施例中，緩衝層232的厚度T2是從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝層233具有一厚度T3，而厚度T3從大約1nm到大約2nm。在一些實施例中，緩衝層233的厚度T3是從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。
在一些實施例中，阻障層240設置在緩衝結構230與功函數層210之間。在一些實施例中，阻障層240直接接觸緩衝結構230與功函數層210。在一些實施例中，緩衝結構230設置在功函數層220與阻障層240之間。在一些實施例中，阻障層240設置在功函數層210與溝槽10T的內側壁10T1之間。在一些實施例中，阻障層240圍繞功函數層210。在一些實施例中，阻障層240可為一單層結構或是一多層結構，而該多層結構包括耐火金屬(refractory metals)(例如鉭與鈦)、耐火金屬氮化物或是耐火金屬矽氮化物。在一些實施例中，阻障層240可為或包括一氮化鈦層。
在一些實施例中，介電層250圍繞功函數層210與功函數層220。在一些實施例中，介電層250設置在溝槽10T的內側壁10T1上。在一些實施例中，介電層250直接接觸緩衝結構230。在一些實施例中，介電層250與功函數層220是藉由緩衝結構230而分隔開。在一些實施例中，介電層250包括一氧化材料。在一些實施例中，介電層250可為或包括氧化矽。在一些實施例中，介電層250具有一厚度，而該厚度是從大約4nm到大約8nm。在一些實施例中，介電層250具有大約為6nm的一厚度。在一些實施例中，介電層250當作一閘極氧化物。
在一些實施例中，緩衝結構230與介電層250可為或包括不同材料。在一些實施例中，緩衝結構230的緩衝層232形成在介電層250上，且沿著半導體基底10之溝槽10T的內側壁10T1延伸。在一些實施例中，緩衝結構230與介電層250可為或包括相同材料。在一些實施例中，並不會看到在介電層250與緩衝結構230的緩衝層232之間的界面。
在一些實施例中，介電結構30設置在溝槽10T中以及在功函數層220上。在一些實施例中，介電結構30包括一部分，而該部分直接接觸緩衝結構230的緩衝層233。在一些實施例中，介電結構30可為或包括一氮化層，例如氮化矽。
在一些實施例中，上覆層40設置在半導體基底10的上表面101上。在一些實施例中，上覆層40具有一開口，而該開口暴露半導體基底10的溝槽10T。在一些實施例中，上覆層40可當作用於圖案化半導體基底10以形成溝槽10T的一硬遮罩。在一些實施例中，上覆層40可用於當作一抗反射塗佈(ARC)層，以最小化輻射的光反射，而該輻射是用於將塗佈在上覆層40上的一光阻層進行曝光。在一些實施例中，上覆層40包括一無機材料，其包括氮化物。在一些實施例中，上覆層40可為或包括一氮化矽層。
在一摻雜多晶矽層藉由其下表面接觸一氧化層並藉由其側表面接觸一TiN層的一些情況下，在對該摻雜多晶矽層上執行一高溫處理之後，多個孔洞可能形成在該摻雜多晶矽層與該TiN層之間的界面。在該摻雜多晶矽層中的多個晶粒(grains)可在一高溫製程下進行再結晶，且在不同的界面(即該摻雜多晶矽層與該氧化層之間的界面以及該摻雜多晶矽層層與該TiN層之間的界面)之再結晶的程度是不同的，導致在該高溫製程其間所施加在該等界面上的力是不同的。因此，可形成該等孔洞，且此可未期望地影響該半導體元件的電性效能。
為了解決上述問題，已經提出了許多方法。舉例來說，可以調整該高溫製程的條件以減少該等孔洞的產生。然而，該等摻雜區的特性高度地取決於該高溫製程的條件，因此可能會影響該半導體元件的電性特性。舉例來說，可調整該摻雜多晶矽層的摻雜濃度、沉積率及/或沉積壓力，以形成具有一相對小尺寸的多個晶粒(grains)，以便降低有助於該等孔洞產生的該等力。然而，該摻雜多晶矽層的特性是高度地取決於沉積條件以及摻雜濃度，因此可影響該摻雜多晶矽層與該半導體元件的電性特性。
依據本揭露的一些實施例，由於緩衝結構230的設計，功函數層220與其相鄰的多個層或多個膜之間的各界面差異較小，因此功函數層220與其相鄰的該等層或該等膜之間的該等界面處的功函數層220中之該等晶粒的再結晶程度可以是相對均勻，導致在熱處理P1期間施加在該界面上的力相對均勻。因此，可藉由一相對簡化的製程來減輕或避免孔洞(voids)的產生，並且不會對半導體元件1的電性效能產生不利影響。
此外，依據本揭露的一些實施例，功函數層220是一摻雜多晶矽層，且緩衝結構230圍繞或接觸該摻雜多晶矽層的多個表面。因此，功函數層220(或是該摻雜多晶矽層)與其相鄰的該等層或該等膜具有相對均勻的多個界面，在該等界面處之擴散摻雜物的濃度是相對均勻的，藉此導致在熱處理P1期間施加在該界面上的力相對均勻。因此，可藉由一相對簡化的製程來減輕或避免孔洞(voids)的產生，並且不會對半導體元件1的電性效能產生不利影響。
再者，依據本揭露的一些實施例，緩衝結構230與介電層250包含相同材料，因此功函數層220(或是該摻雜多晶矽層)具有與其相鄰的該等層或該等膜(例如與緩衝結構230以及與介電層250成界面)具有相對均勻的多個界面。因此，在該等界面處之擴散摻雜物的濃度是相對均勻的，藉此導致在熱處理P1期間施加在該界面上的力相對均勻。因此，可藉由一相對簡化的製程來減輕或避免孔洞(voids)的產生，並且不會對半導體元件1的電性效能產生不利影響。
再者，依據本揭露的一些實施例，緩衝結構230完全地覆蓋並接觸功函數層220的該等表面，因此功函數層220(或是該摻雜多晶矽層)具有與其相鄰的該等層或該等膜(例如與緩衝結構230成界面)具有相對均勻的多個界面。因此，在該等界面處之擴散摻雜物的濃度是相對均勻的，藉此導致在熱處理P1期間施加在該界面上的力相對均勻。因此，可藉由一相對簡化的製程來減輕或避免孔洞(voids)的產生，並且不會對半導體元件1的電性效能產生不利影響。
圖2是剖視示意圖，例示本揭露一些實施例之半導體元件2。半導體元件2包括一半導體基底10、一字元線結構20、一介電結構30以及一上覆層40。
舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。
在一些實施例中，半導體基底10可具有一或多個主動區110，該等主動區110是由一或多個絕緣結構(圖未示)所界定。在一些實施例中，半導體基底10可包括一或多個摻雜區120，而該等摻雜區120形成在主動區110中。該等摻雜區120的製作技術可包含使用摻雜物的一植入製程，而摻雜物例如磷、砷或銻。該等摻雜區120可分別具有一摻雜濃度，而摻雜濃度是從大約1017 atoms/cm3到大約1019 atoms/cm3的範圍。該等摻雜區120可當作多個源極/汲極區。在一些實施例中，半導體基底10具有一溝槽10T。在一些實施例中，溝槽10T穿過半導體基底10且暴露於半導體基底10的一上表面101。
在一些實施例中，字元線結構20設置在半導體基底10的主動區110中。在一些實施例中，字元線結構20設置在半導體基底10的溝槽10T中。在一些實施例中，字元線結構20包括功函數層210與220、一緩衝結構230、一阻障層240以及一介電層250。
在一些實施例中，功函數層210可為或包括一導電層。在一些實施例中，功函數層210包括金屬，例如鎢(W)。在一些實施例中，功函數層210可具有一功函數值，而功函數值等於或大於4.2eV。功函數層220可保持較高的次臨界電壓(sub-threshold voltage)，以減少通道漏電流(channel leak)。
在一些實施例中，功函數層220設置在功函數層210上。在一些實施例中，功函數層220包括多晶矽，例如摻雜多晶矽。摻雜物可為或包括磷、砷或銻。舉例來說，功函數層220可為一摻雜磷的多晶矽層。在一些實施例中，功函數層220可為或包括一摻雜多晶矽層。在一些實施例中，功函數層220可具有一功函數值，而功函數值大約為4.2eV。具有一相對低之功函數值的功函數層220可減少半導體元件1的閘極引致之汲極漏電流(gate-induced drain leakage，GIDL)。
在一些實施例中，緩衝結構230設置在功函數層210與功函數層220之間。在一些實施例中，緩衝結構230設置在功函數層210與功函數層220的一下表面220b之間。在一些實施例中，緩衝結構230直接接觸功函數層220。在一些實施例中，緩衝結構230可圍繞功函數層220的多個表面(例如表面220a、220b、220c)。在一些實施例中，緩衝結構230直接接觸功函數層220的多個表面(例如表面220b、220c)。在一些實施例中，緩衝結構230直接接觸功函數層220的該等表面(例如表面220a、220b、220c)。在一些實施例中，緩衝結構230直接接觸功函數層220的下表面220b。在一些實施例中，緩衝結構230直接接觸功函數層220的下表面220b以及多個側表面220c。
在一些實施例中，緩衝結構230具有一厚度T1，而厚度T1大約1nm到大約2nm。在一些實施例中，緩衝結構230的厚度T1是從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝結構230包括一氧化材料。在一些實施例中，緩衝結構230可為或包括氧化矽。
在一些實施例中，緩衝結構230包括多個緩衝層或部分(例如層231、232)。在一些實施例中，緩衝層231設置在功函數層210與功函數層220之間。在一些實施例中，緩衝層231直接接觸功函數層220的下表面220b。在一些實施例中，緩衝層232設置在功函數層220與溝槽10T的一內側壁10T1之間。在一些實施例中，緩衝層232直接接觸功函數層220的該等側表面220c。在一些實施例中，緩衝層232沿著溝槽10T的內側壁10T1延伸。
在一些實施例中，緩衝層231具有一厚度T1，而厚度T1從大約1nm到大約2nm。在一些實施例中，緩衝層231的厚度T1是從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝層232具有一厚度T2，而厚度T2從大約1nm到大約2nm。在一些實施例中，緩衝層232的厚度T2是從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。
在一些實施例中，阻障層240設置在緩衝結構230與功函數層210之間。在一些實施例中，阻障層240直接接觸緩衝結構230與功函數層210。在一些實施例中，緩衝結構230設置在功函數層220與阻障層240之間。在一些實施例中，阻障層240設置在功函數層210與溝槽10T的內側壁10T1之間。在一些實施例中，阻障層240圍繞功函數層210。在一些實施例中，阻障層240可為一單層結構或是一多層結構，而該多層結構包括耐火金屬(refractory metals)(例如鉭與鈦)、耐火金屬氮化物或是耐火金屬矽氮化物。在一些實施例中，阻障層240可為或包括一氮化鈦層。
在一些實施例中，介電層250圍繞功函數層210與功函數層220。在一些實施例中，介電層250設置在溝槽10T的內側壁10T1上。在一些實施例中，介電層250直接接觸功函數層220。在一些實施例中，介電層250直接接觸功函數層220的上表面220a。在一些實施例中，介電層250包括一氧化材料。在一些實施例中，介電層250可為或包括氧化矽。在一些實施例中，介電層250具有一厚度，而該厚度是從大約4nm到大約8nm。在一些實施例中，介電層250具有大約為6nm的一厚度。在一些實施例中，介電層250當作一閘極氧化物。
在一些實施例中，緩衝結構230與介電層250可為或包括不同材料。在一些實施例中，緩衝結構230的緩衝層232形成在介電層250上，且沿著半導體基底10之溝槽10T的內側壁10T1延伸。在一些實施例中，緩衝結構230與介電層250可為或包括相同材料。在一些實施例中，並不會看到在介電層250與緩衝結構230的緩衝層232之間的界面。
在一些實施例中，介電結構30設置在溝槽10T中以及在功函數層220上。在一些實施例中，介電結構30包括一部分310，而該部分310直接接觸緩衝結構230的緩衝層233。在一些實施例中，介電結構30可為或包括一氮化層，例如氮化矽。
在一些實施例中，上覆層40設置在半導體基底10的上表面101上。在一些實施例中，上覆層40具有一開口，而該開口暴露半導體基底10的溝槽10T。在一些實施例中，上覆層40可當作用於圖案化半導體基底10以形成溝槽10T的一硬遮罩。在一些實施例中，上覆層40可用於當作一抗反射塗佈(ARC)層，以最小化輻射的光反射，而該輻射是用於將塗佈在上覆層40上的一光阻層進行曝光。在一些實施例中，上覆層40包括一無機材料，其包括氮化物。在一些實施例中，上覆層40可為或包括一氮化矽層。
圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G是剖視示意圖，例示本揭露一些實施例製備半導體元件1之方法的不同階段。
請參考圖3A，可提供一半導體基底10，而半導體基底10具有一溝槽10T，一介電層250可形成在溝層10T中，一功函數層210可形成在介電層250上，且一阻障層240可形成在功函數層210上。
舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。一或多個絕緣結構可形成在半導體基底10中，且半導體基底10的一或多個主動區110可由該等絕緣結構所界定。
仍請參考圖3A，在一些實施例中，一或多個摻雜區120可形成在該等主動區110中。該等摻雜區120的製作技術可包含使用摻雜物的一植入製程，而該摻雜物例如磷、砷或銻。該等摻雜區120可分別具有一摻雜濃度，而該摻雜濃度是從大約10
17atoms/cm
3到大約10
19atoms/cm
3。該等摻雜區120可當作多個源極/汲極區。
仍請參考圖3A，在一些實施例中，溝槽10T可形成在半導體基底10的主動區110中。在一些實施例中，溝槽10T的製作技術可包含在半導體基底10上執行一蝕刻製程。在一些實施例中，一上覆層40可設置在半導體基底10上並當作用於形成溝槽10T的一圖案化硬遮罩。該蝕刻製程可包括一選擇性濕蝕刻製程或是一選擇性乾蝕刻製程。一濕蝕刻溶液可包括一四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)溶液、一HF/HNO
3/CH
3COOH溶液或是其他適合的溶液。該乾與濕蝕刻製程具有可調整的蝕刻參數，例如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率(source power)、射頻(RF)偏壓、射頻偏置功率、蝕刻劑流量以及其他適合的參數。在一些其他實施例中，一濕蝕刻溶液可包括NH
4OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他適合的濕蝕刻溶液或其組合。在再一些其他實施例中，一乾蝕刻製程可包括一偏壓電漿蝕刻製程(biased plasma etching process)，其使用氯基化學(chlorine-based chemistry)。其他乾蝕刻劑氣體包括CF
4、NF
3、SF
6以及He。乾蝕刻亦可非等向地使用如DRIE(深反應性離子蝕刻，deep reactive-ion etching)的機制執行。
仍請參考圖3A，在一些實施例中，介電層250可使用一熱氧化製程而生長在半導體基底10之溝槽10T的內側壁10T1上。在一些其他實施例中，介電層250的製作技術可包含化學氣相沉積(CVD)、原子層沉積(ALD)或任何適合的方法。
仍請參考圖3A，在一些實施例中，一下阻障材料可形成在溝槽10T中的介電層250上，功函數層210可形成在下阻障材料上，一上阻障材料可形成在功函數層210的上表面上。在一些實施例中，該下阻障材料與該上阻障材料一起形成阻障層240。在一些實施例中，該下阻障材料、該上阻障材料以及功函數層210的製作技術可包含CVD、ALD或任何適合的方法。
請參考圖3B，一緩衝層230A可形成在半導體基底10的溝槽10T中。在一些實施例中，緩衝層230A形成在半導體基底10之溝槽10T中的阻障層240上。在一些實施例中，緩衝層230A直接接觸阻障層240。在一些實施例中，緩衝層230A形成在半導體基底10之溝槽10T的內側壁10T1上。在一些實施例中，緩衝層230A形成在半導體基底10之溝槽10T中的介電層250上。在一些實施例中，緩衝層230A包括一氧化材料。在一些實施例中，緩衝層230A可為或包括氧化矽。在一些實施例中，緩衝層230A與介電層250可包含或包括相同材料。在一些實施例中，緩衝層230A可具有一厚度T1，而厚度T1從大約1nm到大約2nm、從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝層230A的製作技術包含一原子層沉積(ALD)製程。
請參考圖3C，一功函數層220A可形成在半導體基底10之溝槽10T中的緩衝層230A上。在一些實施例中，功函數層220A直接接觸緩衝層230A。在一些實施例中，功函數層220A還形成在半導體基底10的上表面101上。在一些實施例中，功函數層220A包括多晶矽，例如摻雜多晶矽。摻雜物可為或包括磷、砷或銻。舉例來說，功函數層220A可為一磷基的多晶矽層。在一些實施例中，功函數層220A可為或包括一摻雜多晶矽層。在一些實施例中，功函數層220A的製作技術可包含一適合的沉積製程，例如化學氣相沉積(CVD)製程。
請參考圖3D，可凹陷功函數層220A以形成一功函數層220，而功函數層220設置在半導體基底10的上表面101下方。在一些實施例中，可藉由一蝕刻製程而凹陷功函數層220A。在一些實施例中，可執行一電漿蝕刻製程以移除功函數層220A的一部分，以便形成凹陷的功函數層220。在一些實施例中，當凹陷功函數層220A時，可部分移除緩衝層230A。在一些實施例中，可部分移除緩衝層230A暴露於電漿蝕刻製程的一部分。
請參考圖3E，一緩衝層230B可形成在半導體基底10之溝槽10T中的功函數層220上。在一些實施例中，緩衝層230B形成在半導體基底10的溝槽10T中。在一些實施例中，緩衝層230B直接接觸緩衝層230A。在一些實施例中，緩衝層230B形成在緩衝層230A設置在半導體基底10之溝槽10T的內側壁10T1上的一部分上。在一些實施例中，緩衝層230B包括一氧化材料。在一些實施例中，緩衝層230B可為或包括氧化矽。在一些實施例中，緩衝層230B可具有一厚度，而該厚度從大約1nm到大約2nm、從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝層230B的製作技術包括一原子層沉積(ALD)製程。
依據本揭露的一些實施例，還形成在半導體基底10之溝槽10T的內側壁10T1上的緩衝層230B可補償在用於凹陷功函數層220A的蝕刻製程期間在介電層250之厚度的損耗。因此，介電層250可提供有足夠的厚度而當作一閘極氧化物。
在一些實施例中，緩衝層230A與功函數層220A可形成在原位。在一些實施例中，緩衝層230A、功函數層220A以及緩衝層230B可形成在原位。在一些實施例中，緩衝層230A與緩衝層230B可包含或包括相同材料。在一些實施例中，沒有看到在緩衝層230A與緩衝層230B之間的界面。在一些實施例中，緩衝層230A與緩衝層230B一起形成一緩衝結構230。
請參考圖3F，一介電結構30可形成在緩衝層230B(或緩衝結構230)上。在一些實施例中，介電結構30直接接觸緩衝層230B(或緩衝結構230)。在一些實施例中，介電結構30可為或包括一氮化層，例如氮化矽。在一些實施例中，介電結構30的製作技術可包含一適合的沉積製程，例如一化學氣相沉積(CVD)製程。
請參考圖3G，可在功函數層220上執行一熱處理P1。在一些實施例中，熱處理P1用於活化該等摻雜區120。在一些實施例中，熱處理P1在大於大約900°C或是大於大約1000°C的一溫度下執行。在一些實施例中，熱處理P1在大約1000°C的一溫度下執行。在一些實施例中，熱處理P1執行大約40秒到大約60秒。在一些實施例中，熱處理P1執行大約50秒。在一些實施例中，當執行熱處理P1時，緩衝層230A與介電層250直接接觸功函數層220(例如該摻雜多晶矽層)。在一些實施例中，當執行熱處理P1時，緩衝層230A與230B以及介電層250直接接觸功函數層220(例如該摻雜多晶矽層)。因此，形成包括在功函數層210與功函數層220之間的緩衝結構230的一半導體元件1。
圖4A、圖4B、圖4C、圖4D、圖4E、圖4F是剖視示意圖，例示本揭露一些實施例製備半導體元件2之方法的不同階段。
請參考圖4A，可提供一半導體基底10，而半導體基底10具有一溝槽10T，一介電層250可形成在溝層10T中，一功函數層210可形成在介電層250上，且一阻障層240可形成在功函數層210上。
舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。一或多個絕緣結構可形成在半導體基底10中，且半導體基底10的一或多個主動區110可由該等絕緣結構所界定。
仍請參考圖4A，在一些實施例中，一或多個摻雜區120可形成在該等主動區110中。該等摻雜區120的製作技術可包含使用摻雜物的一植入製程，而該摻雜物例如磷、砷或銻。該等摻雜區120可分別具有一摻雜濃度，而該摻雜濃度是從大約10
17atoms/cm
3到大約10
19atoms/cm
3。該等摻雜區120可當作多個源極/汲極區。
仍請參考圖4A，在一些實施例中，溝槽10T可形成在半導體基底10的主動區110中。在一些實施例中，溝槽10T的製作技術可包含在半導體基底10上執行一蝕刻製程。在一些實施例中，一上覆層40可設置在半導體基底10上並當作用於形成溝槽10T的一圖案化硬遮罩。該蝕刻製程可包括一選擇性濕蝕刻製程或是一選擇性乾蝕刻製程。一濕蝕刻溶液可包括一四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)溶液、一HF/HNO
3/CH
3COOH溶液或是其他適合的溶液。該乾與濕蝕刻製程具有可調整的蝕刻參數，例如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率(source power)、射頻(RF)偏壓、射頻偏置功率、蝕刻劑流量以及其他適合的參數。在一些其他實施例中，一濕蝕刻溶液可包括NH
4OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他適合的濕蝕刻溶液或其組合。在再一些其他實施例中，一乾蝕刻製程可包括一偏壓電漿蝕刻製程(biased plasma etching process)，其使用氯基化學(chlorine-based chemistry)。其他乾蝕刻劑氣體包括CF
4、NF
3、SF
6以及He。乾蝕刻亦可非等向地使用如DRIE(深反應性離子蝕刻，deep reactive-ion etching)的機制執行。
仍請參考圖4A，在一些實施例中，介電層250可使用一熱氧化製程而生長在半導體基底10之溝槽10T的內側壁10T1上。在一些其他實施例中，介電層250的製作技術可包含化學氣相沉積(CVD)、原子層沉積(ALD)或任何適合的方法。
仍請參考圖4A，在一些實施例中，一下阻障材料可形成在溝槽10T中的介電層250上，功函數層210可形成在下阻障材料上，一上阻障材料可形成在功函數層210的上表面上。在一些實施例中，該下阻障材料與該上阻障材料一起形成阻障層240。在一些實施例中，該下阻障材料、該上阻障材料以及功函數層210的製作技術可包含CVD、ALD或任何適合的方法。
請參考圖4B，一緩衝結構230可形成在半導體基底10的溝槽10T中。在一些實施例中，緩衝結構230形成在半導體基底10之溝槽10T中的阻障層240上。在一些實施例中，緩衝層230A直接接觸阻障層240。在一些實施例中，緩衝結構230形成在半導體基底10之溝槽10T的內側壁10T1上。在一些實施例中，緩衝結構230形成在半導體基底10之溝槽10T中的介電層250上。在一些實施例中，緩衝結構230包括一氧化材料。在一些實施例中，緩衝結構230可為或包括氧化矽。在一些實施例中，緩衝結構230與介電層250可包含或包括相同材料。在一些實施例中，緩衝結構230可具有一厚度T1，而厚度T1從大約1nm到大約2nm、從大約1.2nm到大約1.8nm、從大約1.3nm到大約1.7nm，或是從大約1.5nm到大約1.6nm。在一些實施例中，緩衝結構230的製作技術包含一原子層沉積(ALD)製程。
請參考圖4C，一功函數層220A可形成在半導體基底10之溝槽10T中的緩衝結構230上。在一些實施例中，功函數層220A直接接觸緩衝結構230。在一些實施例中，功函數層220A還形成在半導體基底10的上表面101上。在一些實施例中，功函數層220A包括多晶矽，例如摻雜多晶矽。摻雜物可為或包括磷、砷或銻。舉例來說，功函數層220A可為一磷基的多晶矽層。在一些實施例中，功函數層220A可為或包括一摻雜多晶矽層。在一些實施例中，功函數層220A的製作技術可包含一適合的沉積製程，例如化學氣相沉積(CVD)製程。
請參考圖4D，可凹陷功函數層220A以形成一功函數層220，而功函數層220設置在半導體基底10的上表面101下方。在一些實施例中，可藉由一蝕刻製程而凹陷功函數層220A。在一些實施例中，可執行一電漿蝕刻製程以移除功函數層220A的一部分，以便形成凹陷的功函數層220。
請參考圖4E，一介電結構30可形成在功函數層220上。在一些實施例中，介電結構30直接接觸功函數層220。在一些實施例中，介電結構30可為或包括一氮化層，例如氮化矽。在一些實施例中，介電結構30的製作技術可包含一適合的沉積製程，例如一化學氣相沉積(CVD)製程。
請參考圖4F，可在功函數層220上執行一熱處理P1。在一些實施例中，熱處理P1用於活化該等摻雜區120。在一些實施例中，熱處理P1在大於大約900°C或是大於大約1000°C的一溫度下執行。在一些實施例中，熱處理P1在大約1000°C的一溫度下執行。在一些實施例中，熱處理P1執行大約40秒到大約60秒。在一些實施例中，熱處理P1執行大約50秒。在一些實施例中，當執行熱處理P1時，緩衝結構230與介電層250直接接觸功函數層220(例如該摻雜多晶矽層)。因此，形成包括在功函數層210與功函數層220之間的緩衝結構230的一半導體元件1。
圖5是流程示意圖，例示本揭露一些實施例半導體元件的製備方法500。
製備方法500以步驟S51開始，其為提供一半導體基底。在一些實施例中，該半導體基底具有一溝槽。
製備方法500以步驟S52繼續，其為一第一緩衝層形成在該溝槽中。
製備方法500以步驟S53繼續，其為一摻雜多晶矽層形成在該溝槽中的該第一緩衝層上。
製備方法500以步驟S54繼續，其為在該摻雜多晶矽層上執行一熱處理。
製備方法500僅是一個例子，並不意指在將本揭露限制在申請專利範圍中所明確記載的範圍之外。可以在製備方法500的每個步驟之前、期間或之後提供額外的步驟，並且對於該製備方法的額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法500可包括在圖5中未描述的進一步的步驟。在一些實施例中，製備方法500可包括在圖5中所描繪的一個或多個步驟。
圖6是流程示意圖，例示本揭露一些實施例半導體元件的製備方法600。
製備方法600以步驟S61開始，其為提供一半導體基底。在一些實施例中，該半導體基底具有一主動區。
製備方法600以步驟S62，其為一第一功函數層形成在該主動區中。
製備方法600以步驟S63，其為一第二功函數層形成在該主動區中的該第一功函數層上。
製備方法600以步驟S64，其為一緩衝結構形成在該第一功函數層與該第二功函數層之間。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一半導體基底以及一字元線結構。該半導體基底具有一主動區。該字元線結構設置在該半導體基底的該主動區中。該字元線結構包括一第一功函數層、一第二功函數層以及一緩衝結構。該第二功函數層設置在該第一功函數層上。該緩衝結構設置在該第一功函數層與該第二功函數層之間。
本揭露之另一實施例提供一種半導體元件。該半導體元件包括一半導體基底以及一字元線結構。該半導體基底具有一溝槽。該字元線結構設置在該半導體基底的該溝槽中。該字元線結構包括一摻雜多晶矽層以及一緩衝結構。該緩衝結構直接接觸該摻雜多晶矽層的一下表面。
本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一半導體基底，該半導體基底具有一溝槽。該製備方法亦包括形成一第一緩衝層在該溝槽中。該製備方法還包括形成一摻雜多晶矽層在該溝槽中的該第一緩衝層上。該製備方法亦包括在該摻雜多晶矽層上執行一熱處理。
在該半導體元件中，由於該緩衝結構的設計，該功函數層與其相鄰的多個層或多個膜之間的界面差異較小，因此該功函數層與其相鄰的該等層或該等膜之間的界面處的該功函數層中之晶粒的再結晶程度可以是相對均勻，導致在熱處理期間施加在該界面上的力相對均勻。因此，可藉由一相對簡化的製程來減輕或避免孔洞(voids)的產生，並且不會對該半導體元件的電性效能產生不利影響。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1:半導體元件
2:半導體元件
10:半導體基底
10T:溝槽
10T1:內側壁
20:字元線結構
30:介電結構
40:上覆層
101:上表面
110:主動區
120:摻雜區
210:功函數層
220:功函數層
220a:上表面
220A:功函數層
220b:下表面
220c:側表面
220T:厚度
230:緩衝結構
230A:緩衝層
230B:緩衝層
231:緩衝層
232:緩衝層
233:緩衝層
240:阻障層
250:介電層
310:部分
500:製備方法
600:製備方法
P1:熱處理
S51:步驟
S52:步驟
S53:步驟
S54:步驟
S61:步驟
S62:步驟
S63:步驟
S64:步驟
T1:厚度
T2:厚度
T3:厚度
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1是剖視示意圖，例示本揭露一些實施例之半導體元件。
圖2是剖視示意圖，例示本揭露一些實施例之半導體元件。
圖3A是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖3B是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖3C是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖3D是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖3E是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖3F是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖3G是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖4A是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖4B是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖4C是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖4D是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖4E是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖4F是剖視示意圖，例示本揭露一些實施例製備半導體元件之方法的一階段。
圖5是流程示意圖，例示本揭露一些實施例半導體元件的製備方法。
圖6是流程示意圖，例示本揭露一些實施例半導體元件的製備方法。
1:半導體元件
10:半導體基底
10T:溝槽
10T1:內側壁
20:字元線結構
30:介電結構
40:上覆層
101:上表面
110:主動區
120:摻雜區
210:功函數層
220:功函數層
220a:上表面
220b:下表面
220c:側表面
220T:厚度
230:緩衝結構
231:緩衝層
232:緩衝層
233:緩衝層
240:阻障層
250:介電層
310:部分
T1:厚度
T2:厚度
T3:厚度
Claims (10)
- 一種半導體元件的製備方法，包括： 提供一半導體基底，該半導體基底具有一溝槽； 形成一第一緩衝層在該溝槽中； 形成一摻雜多晶矽層在該溝槽中的該第一緩衝層上；以及 在該摻雜多晶矽層上執行一熱處理。
- 如請求項1所述之製備方法，其中該第一緩衝層的製作技術包含一原子層沉積製程。
- 如請求項1所述之製備方法，其中該熱處理在大於大約900°C的一溫度下執行。
- 如請求項1所述之製備方法，還包括在執行該熱處理之前，形成一第二緩衝層在該摻雜多晶矽層上。
- 如請求項4所述之製備方法，還包括在執行該熱處理之前，形成一介電結構在該第二緩衝層上。
- 如請求項1所述之製備方法，還包括： 形成一介電層在該溝槽中； 形成一導電層在該介電層上；以及 形成一阻障層在該導電層上，其中該第一緩衝層形成在該溝槽中的該阻障層上。
- 如請求項6所述之製備方法，其中該第一緩衝層直接接觸該阻障層與該摻雜多晶矽層。
- 如請求項6所述之製備方法，其中該第一緩衝層與該介電層包括一相同材料。
- 如請求項6所述之製備方法，其中當執行該熱處理時，該第一緩衝層與該介電層直接接觸該摻雜多晶矽層。
- 如請求項1所述之製備方法，還包括在執行該熱處理之前，形成一介電結構在該摻雜多晶矽層上。
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| US17/700,406 | 2022-03-21 | ||
| US17/700,406 US11903180B2 (en) | 2022-03-21 | 2022-03-21 | Method of manufacturing semiconductor device having word line structure |
| US17/699,331 US20230299161A1 (en) | 2022-03-21 | 2022-03-21 | Semiconductor device having word line structure |
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| TW111119545A TWI817524B (zh) | 2022-03-21 | 2022-05-25 | 具有字元線結構之半導體元件 |
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| TW111119545A TWI817524B (zh) | 2022-03-21 | 2022-05-25 | 具有字元線結構之半導體元件 |
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2022
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- 2022-05-25 TW TW111119545A patent/TWI817524B/zh active
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| TW202339199A (zh) | 2023-10-01 |
| TWI817524B (zh) | 2023-10-01 |
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