TW202338805A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置，係具備有：層積體，係使閘極電極層與第1絕緣層在第1方向上交互層積；和半導體層，係被設置在層積體之中，並在第1方向上延伸；和第2絕緣層，係被設置在半導體層與層積體之間；和第3絕緣層，係被設置在第2絕緣層與層積體之間；和第1層，係被設置在第2絕緣層與第3絕緣層之間，並包含矽(Si)以及氮(N)，並且包含有閘極電極層與半導體層之間之第1區域、和第1絕緣層與半導體層之間之第2區域，第1區域，係包含或並不包含氟(F)，第2區域，係包含氟(F)，第2區域之氟濃度，係較第1區域之氟濃度而更高。

Description

半導體記憶裝置
本發明之實施形態，係有關於半導體記憶裝置。 [發明之詳細說明] [關連申請案之引用] 本申請，係以於2022年3月16日所申請之日本專利申請第2022-41800號的優先權之利益作為基礎，並且謀求其之利益，而將其之內容全體藉由引用而包含於本發明中。
將記憶體胞作了3維性配置之3維NAND快閃記憶體，係實現高積體度和低成本。在3維NAND快閃記憶體中，例如，係在使複數之絕緣層與複數之閘極電極層交互作了層積的層積體中，形成有貫通層積體之記憶體洞。藉由在記憶體洞之中形成電荷積蓄層和半導體層，係形成使複數之記憶體胞被串聯地作了連接的記憶體串(memory string)。藉由對於被保持於電荷積蓄層中之電荷之量作控制，資料係被記憶在記憶體胞中。
其中一個實施形態，係提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。
實施形態之半導體記憶裝置，係具備有：層積體，係使閘極電極層與第1絕緣層在第1方向上交互層積；和半導體層，係被設置在前述層積體之中，並在前述第1方向上延伸；和第2絕緣層，係被設置在前述半導體層與前述層積體之間；和第3絕緣層，係被設置在前述第2絕緣層與前述層積體之間；和第1層，係被設置在前述第2絕緣層與前述第3絕緣層之間，並包含矽(Si)以及氮(N)，並且包含有前述閘極電極層與前述半導體層之間之第1區域、和前述第1絕緣層與前述半導體層之間之第2區域，前述第1區域，係包含或並不包含氟(F)，前述第2區域，係包含氟(F)，前述第2區域之氟濃度，係較前述第1區域之氟濃度而更高。
若依據上述之構成，則係可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。
以下，參照圖面，對本發明之實施形態作說明。另外，在以下之說明中，對於同一或類似之構件等，係附加相同之元件符號，針對已作過說明的構件等，係適宜省略其說明。
又，在本說明書中，為了方便，係會有使用「上」或「下」之用語的情況。「上」或「下」，例如，係為代表在圖面內的相對性位置關係之用語。「上」或「下」之用語，係並非絕對為針對相對於重力的位置關係作規定之用語。
本說明書中之構成半導體記憶裝置之構件的化學組成之定性分析以及定量分析，例如，係能夠藉由二次離子質量分析法(Secondary Ion Mass Spectroscopy：SIMS)、能量分散型X光分光法(Energy Dispersive X-ray Spectroscopy：EDX)和電子能量損失分光法(Electron Energy Loss Spectroscopy：EELS)等來進行。又，在構成半導體記憶裝置之構件的厚度、構件間之距離等之測定中，例如，係可使用透過型電子顯微鏡(Transmission Electron Microscope：TEM)。又，在構成半導體記憶裝置之構件的構成物質之結晶系之鑑定、結晶系之存在比例之大小比較中，例如，係可使用透過型電子顯微鏡或X光繞射分析(X-ray Diffraction：XRD)或電子束繞射分析(Electron Beam Diffraction：EBD)或X光光電分光分析(X-ray Photoelectron Spectroscopy：XPS)或輻射X光散射解析(Synchrotron Radiation X-ray Absorption Fine Structure：XAFS)。
在本說明書中，所謂「鐵電體」，係指就算是並不從外部而施加電場也存在有自發性之極化(自發極化)，且若是從外部而施加電場則極化會反轉之物質。又，在本說明書中，所謂「順電體」，係指若是施加電場則極化會發生，若是將電場去除則極化會消滅之物質。
(第1實施形態) 第1實施形態之半導體記憶裝置，係具備有：層積體，係使閘極電極層與第1絕緣層在第1方向上交互層積；和半導體層，係被設置在層積體之中，並在第1方向上延伸；和第2絕緣層，係被設置在半導體層與層積體之間；和第3絕緣層，係被設置在第2絕緣層與層積體之間；和第1層，係被設置在第2絕緣層與第3絕緣層之間，並包含矽(Si)以及氮(N)，並且包含有閘極電極層與半導體層之間之第1區域、和第1絕緣層與半導體層之間之第2區域，第1區域，係包含或並不包含氟(F)，第2區域，係包含氟(F)，第2區域之氟濃度，係較第1區域之氟濃度而更高。
第1實施形態之半導體記憶裝置，係身為3維NAND快閃記憶體。第1實施形態之半導體記憶裝置之記憶體胞，係身為所謂的Metal-Oxide-Nitride-Oxide-Semiconductor型(MONOS型)之記憶體胞。
第1圖，係為第1實施形態的半導體記憶裝置之記憶體胞陣列之電路圖。
第1實施形態之3維NAND快閃記憶體之記憶體胞陣列100，係如同第1圖中所示一般，具備有複數之字元線WL、共通源極線CSL、源極選擇閘極線SGS、複數之汲極選擇閘極線SGD、複數之位元線BL、以及複數之記憶體串MS。
複數之字元線WL，係相互分離而被配置在z方向上。複數之字元線WL，係在z方向上被作層積配置。複數之記憶體串MS，係在z方向上延伸。複數之位元線BL，例如係在x方向上延伸。
以下，係將x方向定義為第2方向，並將y方向定義為第3方向，並且將z方向定義為第1方向。x方向、y方向、z方向係相互交叉，例如係相互垂直。
如同第1圖中所示一般，記憶體串MS，係具備有在共通源極線CSL與位元線BL之間而被作了串聯連接之源極選擇電晶體SST、複數之記憶體胞、以及汲極選擇電晶體SDT。藉由選擇1根的位元線BL和1根的汲極選擇閘極線SGD，1根的記憶體串MS係被選擇，藉由選擇1個的字元線WL，係成為能夠選擇1個的記憶體胞。字元線WL，係為構成記憶體胞之記憶體胞電晶體MT的閘極電極。
第2圖(a)、第2圖(b)，係為第1實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。第2圖(a)、第2圖(b)，係對於第1圖之記憶體胞陣列100中之例如被點線所包圍之1個的記憶體串MS之中之複數之記憶體胞之剖面作展示。
第2圖(a)，係為記憶體胞陣列100之yz剖面圖。第2圖(a)，係為第2圖(b)之BB'剖面。第2圖(b)，係為記憶體胞陣列100之xy剖面圖。第2圖(b)，係為第2圖(a)之AA'剖面。在第2圖(a)中，被虛線所包圍之區域，係為1個的記憶體胞。
第3圖，係為第1實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。第3圖，係為記憶體胞之一部分的擴大剖面圖。
記憶體胞陣列100，係如同在第2圖(a)、第2圖(b)、第3圖中所示一般，具備有字元線WL、半導體層10、層間絕緣層12、穿隧絕緣層14、電荷積蓄層16、第1阻隔絕緣層18、芯絕緣區域20。
複數之字元線WL與複數之層間絕緣層12，係構成層積體30。電荷積蓄層16，係包含有電荷積蓄區域16a以及胞間區域16b。
字元線WL，係為閘極電極層之其中一例。層間絕緣層12，係為第1絕緣層之其中一例。穿隧絕緣層14，係為第2絕緣層之其中一例。第1阻隔絕緣層18，係為第3絕緣層之其中一例。電荷積蓄層16，係為第1層之其中一例。電荷積蓄區域16a，係為第1區域之其中一例。胞間區域16b，係為第2區域之其中一例。
記憶體胞陣列100，例如，係被設置在未圖示之半導體基板之上。半導體基板，係具有與x方向以及y方向相平行之表面。
字元線WL與層間絕緣層12，係在半導體基板之上，於z方向上被交互作層積。字元線WL，係相互分離地而在z方向上被反覆作配置。複數之字元線WL與複數之層間絕緣層12，係構成層積體30。字元線WL，係作為記憶體胞電晶體MT之控制電極而起作用。
字元線WL，係為板狀之導電體。字元線WL，例如，係為金屬、金屬氮化物、金屬碳化物或半導體。字元線WL，例如係為鎢(W)。字元線WL之z方向之厚度，例如，係為5nm以上20nm以下。
層間絕緣層12，係將字元線WL與字元線WL作分離。層間絕緣層12，係將字元線WL與字元線WL作電性分離。
層間絕緣層12，例如係為氧化物、氮氧化物或氮化物。層間絕緣層12，例如係包含矽(Si)以及氧(O)。層間絕緣層12，例如係為氧化矽。層間絕緣層12之z方向之厚度，例如，係為5nm以上20nm以下。
層間絕緣層12，例如係包含氟(F)。層間絕緣層12之氟濃度，例如，係為1×10 19atoms/cm 3以上1×10 22atoms/cm 3以下。
半導體層10，係被設置在層積體30之中。半導體層10，係在z方向上延伸。半導體層10，係在與半導體基板之表面相垂直之方向上延伸。
半導體層10，係貫通層積體30地而被作設置。半導體層10，係被複數之字元線WL所包圍。半導體層10，例如係為圓筒狀。半導體層10，係作為記憶體胞電晶體MT之通道而起作用。
半導體層10，例如，係身為多晶之半導體。半導體層10，例如係為多晶矽。
穿隧絕緣層14，係被設置在半導體層10與層積體30之間。穿隧絕緣層14，係被設置在半導體層10與字元線WL之間。穿隧絕緣層14，係被設置在半導體層10與複數之字元線WL之中之至少1者之間。穿隧絕緣層14，係被設置在半導體層10與電荷積蓄層16之間。穿隧絕緣層14，係亦被設置在半導體層10與層間絕緣層12之間。穿隧絕緣層14，係具有因應於被施加在字元線WL與半導體層10之間之電壓而使電荷通過的功能。
穿隧絕緣層14，例如係包含矽(Si)、氮(N)以及氧(O)。穿隧絕緣層14，例如係包含氮化矽或氮氧化矽。穿隧絕緣層14之厚度，例如，係為3nm以上8nm以下。
穿隧絕緣層14，例如係包含下層部、中間部、上層部。在半導體層10與中間部之間，係被設置有下層部。在下層部與上層部之間，係被設置有中間部。在中間部與電荷積蓄層16之間，係被設置有上層部。
下層部，例如係為氧化矽。中間部，例如係為氮化矽或氮氧化矽。上層部，例如係為氧化矽。
電荷積蓄層16，係被設置在穿隧絕緣層14與第1阻隔絕緣層18之間。
電荷積蓄層16，係具有捕捉電荷並作積蓄之功能。電荷，例如，係為電子。因應於被積蓄在電荷積蓄層16中之電荷之量，記憶體胞電晶體MT之臨限值電壓係改變。藉由對於此臨限值電壓之變化作利用，1個的記憶體胞係成為能夠記憶資料。
例如，藉由使記憶體胞電晶體MT之臨限值電壓改變，記憶體胞電晶體MT成為ON的電壓係改變。例如，若是將臨限值電壓為高之狀態定義為資料“0”，並將臨限值電壓為低之狀態定義為資料“1”，則記憶體胞係成為能夠記憶“0”與“1”之1位元資料。
電荷積蓄層16，係包含矽(Si)以及氮(N)。電荷積蓄層16，例如係包含氮化矽。電荷積蓄層16，例如係為氮化矽。電荷積蓄層16之厚度，例如，係為3nm以上10nm以下。
如同第3圖中所示一般，電荷積蓄層16，係包含有電荷積蓄區域16a以及胞間區域16b。電荷積蓄區域16a，係被設置在字元線WL與半導體層10之間。胞間區域16b，係被設置在層間絕緣層12與半導體層10之間。
電荷積蓄區域16a，係包含矽(Si)以及氮(N)。電荷積蓄區域16a，係包含或不包含氟(F)。胞間區域16b，係包含矽(Si)、氮(N)以及氟(F)。胞間區域16b之氟濃度，係較電荷積蓄區域16a之氟濃度而更高。
胞間區域16b之氟濃度，例如，係為1×10 19atoms/cm 3以上1×10 20atoms/cm 3以下。又，電荷積蓄區域16a之氟濃度，例如，係為未滿1×10 19atoms/cm 3。
電荷積蓄層16之相對於矽(Si)之氮(N)的原子比，例如，係為1.2以上。
電荷積蓄區域16a之相對於矽(Si)之氮(N)的原子比(N/Si)，係較胞間區域16b之相對於矽(Si)之氮(N)的原子比(N/Si)而更大。
電荷積蓄區域16a之相對於矽(Si)之氮(N)的原子比(N/Si)，例如，係為1.25以上1.4以下。又，胞間區域16b之相對於矽(Si)之氮(N)的原子比(N/Si)，例如，係為1.2以上未滿1.25。
另外，當氮化矽係為化學計量成分(stoichiometric)的情況時，亦即是當氮化矽係為Si 3N 4之組成的情況時，相對於矽(Si)之氮(N)之原子比(N/Si)，係為約1.33。
例如，藉由使氟從包含有氟之層間絕緣層12起而作熱擴散，係能夠將胞間區域16b之氟濃度設為較電荷積蓄區域16a之氟濃度而更高。
第1阻隔絕緣層18，係被設置在穿隧絕緣層14與字元線WL之間。第1阻隔絕緣層18，係被設置在電荷積蓄層16與字元線WL之間。第1阻隔絕緣層18，係亦被設置在半導體層10與層間絕緣層12之間。第1阻隔絕緣層18，係具有對於在電荷積蓄層16與字元線WL之間而流動的電流作阻止之功能。
第1阻隔絕緣層18，例如係為氧化物、氮氧化物或氮化物。第1阻隔絕緣層18，例如係包含矽(Si)以及氧(O)。第1阻隔絕緣層18，例如係為氧化矽。第1阻隔絕緣層18之厚度，例如，係為3nm以上10nm以下。
芯絕緣區域20，係被設置在層積體30之中。芯絕緣區域20，係在z方向上延伸。芯絕緣區域20，係貫通層積體30地而被作設置。芯絕緣區域20，係被半導體層10所包圍。芯絕緣區域20，係被複數之字元線WL所包圍。芯絕緣區域20，係為柱狀。芯絕緣區域20，例如，係為圓柱狀。
芯絕緣區域20，例如係為氧化物、氮氧化物或氮化物。芯絕緣區域20，例如係包含矽(Si)以及氧(O)。芯絕緣區域20，例如係為氧化矽。
接著，針對第1實施形態之半導體記憶裝置的作用以及效果作說明。
第1實施形態之3維NAND快閃記憶體，係藉由將電荷積蓄層16之胞間區域16b之氟濃度設為較電荷積蓄區域16a之氟濃度而更高，來使電荷保持特性提升。第1實施形態之3維NAND快閃記憶體，係使記憶體胞電晶體MT之臨限值變動被作抑制。
第4圖，係為比較例的半導體記憶裝置之記憶體胞之示意剖面圖。比較例之半導體記憶裝置，係電荷積蓄層16並未包含有氟濃度為高之胞間區域16b，在此點上，係與第3圖中所示之第1實施形態之半導體記憶裝置相異。
第5圖，係為比較例的半導體記憶裝置之課題之說明圖。第5圖，係對於使電子被寫入至了電荷積蓄層16中的狀態作展示。
如同第5圖中所示一般，在使電子被寫入至了電荷積蓄層16中之後，若是時間有所經過，則會發生電子之脫阱(detrap)。被寫入至了電荷積蓄層16中之電子，係沿著電荷積蓄層16而朝橫方向脫離。產生有所謂的電子之橫向脫離。
若是產生電子之橫向脫離，則記憶體胞電晶體MT之臨限值電壓係會變動。換言之，若是產生電子之橫向脫離，則3維NAND快閃記憶體之電荷保持特性係會劣化。
可以推測到，電子之橫向脫離，乃是起因於存在於電荷積蓄層16之中之陷阱能階(trap level)而產生者。可以推測到，被寫入至了電荷積蓄層16中之電子，係經由陷阱能階來沿著電荷積蓄層16而逐漸朝橫方向移動。
若是在氮化矽中包含有氟，則氮化矽中之陷阱能階密度係降低。第1實施形態之3維NAND快閃記憶體之電荷積蓄層16，係包含有氟濃度為較電荷積蓄區域16a而更高之胞間區域16b。藉由胞間區域16b之氟濃度為高一事，胞間區域16b之陷阱能階密度係降低。故而，電子之橫向脫離係被作抑制。故而，記憶體胞電晶體MT之臨限值電壓之變動係被作抑制。換言之，3維NAND快閃記憶體之電荷保持特性係提升。
胞間區域16b之氟濃度，較理想，係為1×10 19atoms/cm 3以上1×10 20atoms/cm 3以下。若是氟濃度超過1×10 20atoms/cm 3，則陷阱能階密度係會轉而增加。藉由使氟濃度滿足上述條件，係能夠實現低陷阱能階密度。又，若是氟濃度超過1×10 20atoms/cm 3，則陷阱能階之深度係變淺。故而，電子係並不會被陷阱能階所捕捉，而會有促進橫向脫離的情況之虞。
電荷積蓄區域16a之氟濃度，較理想，係為未滿1×10 19atoms/cm 3。若是電荷積蓄區域16a之氟濃度成為1×10 19atoms/cm 3以上，則電荷積蓄區域16a之陷阱能階密度係變低，能夠寫入至記憶體胞中之電荷量係變小。
電荷積蓄層16之相對於矽(Si)之氮(N)的原子比，例如，較理想，係為1.2以上。
氟之在氮化矽中之擴散，係依存於相對於矽(Si)之氮(N)的原子比(N/Si)。若是相對於矽(Si)之氮(N)的原子比(N/Si)為未滿1.2，則氮化矽中之氟之擴散係會變大。故而，例如，胞間區域16b之氟係會擴散至電荷積蓄區域16a中，而會有導致電荷積蓄區域16a之陷阱能階密度變低之虞。
電荷積蓄區域16a之相對於矽(Si)之氮(N)的原子比(N/Si)，較理想，係較胞間區域16b之相對於矽(Si)之氮(N)的原子比(N/Si)而更大。藉由將電荷積蓄區域16a之相對於矽(Si)之氮(N)的原子比(N/Si)增大，係能夠對於胞間區域16b之氟擴散至電荷積蓄區域16a中的情形作抑制。
電荷積蓄區域16a之相對於矽(Si)之氮(N)的原子比(N/Si)，較理想，係為1.25以上。藉由將電荷積蓄區域16a之相對於矽(Si)之氮(N)的原子比(N/Si)設為1.25以上，係能夠對於胞間區域16b之氟擴散至電荷積蓄區域16a中的情形作抑制。又，藉由將電荷積蓄區域16a之相對於矽(Si)之氮(N)的原子比(N/Si)設為1.25以上，電荷積蓄區域16a之中之淺的陷阱能階係減少，並成為難以發生電子之脫阱。
胞間區域16b之相對於矽(Si)之氮(N)的原子比(N/Si)，較理想，係為1.2以上未滿1.25。藉由使相對於矽(Si)之氮(N)的原子比(N/Si)相較於上述下限值而為更高，氮化矽中之氟之擴散係被適度地作抑制，胞間區域16b之氟濃度之控制係變得容易。又，藉由使相對於矽(Si)之氮(N)的原子比(N/Si)相較於上述上限值而為更低，氟之擴散係進行，並成為容易將胞間區域16b之氟濃度提高。
以上，若依據第1實施形態，則藉由將電荷積蓄層16之胞間區域16b之氟濃度提高，電子之橫向脫離係被抑制，而成為可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。
(第2實施形態) 第2實施形態之半導體記憶裝置，係更進而具備有：第4絕緣層，係被設置在閘極電極層與第3絕緣層之間以及閘極電極層與第1絕緣層之間，並包含有閘極電極層與第3絕緣層之間之第3區域、和閘極電極層與第1絕緣層之間之第4區域，第3區域，係包含或並不包含氟(F)，第4區域，係包含氟(F)，第4區域之氟濃度，係較第3區域之氟濃度而更高，在此點上，係與第1實施形態之半導體裝置相異。以下，針對與第1實施形態相重複之內容，係會有省略一部分之記述的情況。
第6圖(a)、第6圖(b)，係為第2實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。第6圖(a)、第6圖(b)，係為對應於第1實施形態的第2圖(a)、第2圖(b)之圖。
第6圖(a)，係為記憶體胞陣列200之yz剖面圖。第6圖(a)，係為第6圖(b)之BB'剖面。第6圖(b)，係為記憶體胞陣列200之xy剖面圖。第6圖(b)，係為第6圖(a)之AA'剖面。在第6圖(a)中，被虛線所包圍之區域，係為1個的記憶體胞。
第7圖，係為第2實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。第7圖，係為記憶體胞之一部分的擴大剖面圖。第7圖，係為對應於第1實施形態的第3圖之圖。
記憶體胞陣列200，係如同在第6圖(a)、第6圖(b)、第7圖中所示一般，具備有字元線WL、半導體層10、層間絕緣層12、穿隧絕緣層14、電荷積蓄層16、第1阻隔絕緣層18、第2阻隔絕緣層19、芯絕緣區域20。
複數之字元線WL與複數之層間絕緣層12，係構成層積體30。電荷積蓄層16，係包含有電荷積蓄區域16a以及胞間區域16b。第2阻隔絕緣層19，係包含阻隔區域19a以及層間區域19b。
字元線WL，係為閘極電極層之其中一例。層間絕緣層12，係為第1絕緣層之其中一例。穿隧絕緣層14，係為第2絕緣層之其中一例。第1阻隔絕緣層18，係為第3絕緣層之其中一例。電荷積蓄層16，係為第1層之其中一例。電荷積蓄區域16a，係為第1區域之其中一例。胞間區域16b，係為第2區域之其中一例。第2阻隔絕緣層19，係為第4絕緣層之其中一例。阻隔區域19a，係為第3區域之其中一例。層間區域19b，係為第4區域之其中一例。
第2阻隔絕緣層19，係被設置在字元線WL與第1阻隔絕緣層18之間。第2阻隔絕緣層19，係被設置在字元線WL與層間絕緣層12之間。第2阻隔絕緣層19，係具有對於在電荷積蓄層16與字元線WL之間而流動的電流作阻止之功能。
第2阻隔絕緣層19，例如係為氧化物、氮氧化物或氮化物。第2阻隔絕緣層19，例如係包含鋁(Al)以及氧(O)。第2阻隔絕緣層19，例如係為氧化鋁。第2阻隔絕緣層19之厚度，例如，係為3nm以上10nm以下。
藉由設置第2阻隔絕緣層19，相較於第1實施形態，3維NAND快閃記憶體之電荷保持特性係更進一步提升。
如同第7圖中所示一般，第2阻隔絕緣層19，係包含阻隔區域19a以及層間區域19b。阻隔區域19a，係被設置在字元線WL與第1阻隔絕緣層18之間。層間區域19b，係被設置在字元線WL與層間絕緣層12之間。
阻隔區域19a，係包含鋁(Al)以及氧(O)。阻隔區域19a，係包含或不包含氟(F)。層間區域19b，係包含鋁(Al)、氧(O)以及氟(F)。層間區域19b之氟濃度，係較阻隔區域19a之氟濃度而更高。
例如，藉由使氟從包含有氟之層間絕緣層12起而作熱擴散，係能夠將層間區域19b之氟濃度設為較阻隔區域19a之氟濃度而更高。
藉由層間區域19b之氟濃度為高一事，層間區域19b之介電率係降低。故而，字元線WL間之電容係降低。故而，係能夠降低3維NAND快閃記憶體之消耗電力。又，係成為能夠達成3維NAND快閃記憶體之高速化。
以上，若依據第2實施形態，則藉由將電荷積蓄層16之胞間區域16b之氟濃度提高，電子之橫向脫離係被抑制，而成為可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。
(第3實施形態) 第3實施形態之半導體記憶裝置，其之第3絕緣層，係至少在第1絕緣層與第1層之間之區域中，包含有鐵電體材料，在此點上，係與第1實施形態之半導體裝置相異。以下，針對與第1實施形態相重複之內容，係會有省略一部分之記述的情況。
第8圖，係為第3實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。第8圖，係為記憶體胞之一部分的擴大剖面圖。第8圖，係為對應於第1實施形態的第3圖之圖。
第1阻隔絕緣層18，係至少於一部分處包含有鐵電體材料。第1阻隔絕緣層18，例如，係包含鉿(Hf)或者是鋯(Zr)之至少其中一者之金屬元素，以及氧(O)。第1阻隔絕緣層18，例如，係包含氧化鉿或者是氧化鋯之至少其中一者。第1阻隔絕緣層18，例如，係為氧化鉿或者是氧化鋯。
如同第8圖中所示一般，第1阻隔絕緣層18，係包含鐵電區域18a以及順電區域18b。鐵電區域18a，係被設置在層間絕緣層12與電荷積蓄層16之間。鐵電區域18a，係被設置在層間絕緣層12與胞間區域16b之間。
順電區域18b，係被設置在字元線WL與電荷積蓄層16之間。順電區域18b，係被設置在字元線WL與電荷積蓄區域16a之間。
鐵電區域18a，係包含鐵電體材料。鐵電區域18a，係具有鐵電性。
鐵電區域18a，例如，係包含鉿(Hf)或者是鋯(Zr)之至少其中一者之金屬元素，以及氧(O)。鐵電區域18a，例如，係以正交晶系或三方晶系之結晶作為主要的構成物質。所謂以正交晶系或三方晶系之結晶作為主要的構成物質，係指在構成鐵電區域18a之物質中，正交晶系或三方晶系之結晶為展現有最高的存在比例。
順電區域18b，係包含順電體材料。順電區域18b，係具有順電性。
順電區域18b，例如，係包含鉿(Hf)或者是鋯(Zr)之至少其中一者之金屬元素，以及氧(O)。順電區域18b，例如，係以正交晶系以及三方晶系之結晶以外作為主要的構成物質。所謂以正交晶系以及三方晶系之結晶以外作為主要的構成物質，係指在構成順電區域18b之物質中，正交晶系以及三方晶系之結晶以外的物質為展現有最高的存在比例。
氧化鉿，當身為正交晶系或三方晶系之結晶的情況時，係具有鐵電性。氧化鉿，當身為正交晶系或三方晶系之結晶的情況時，係身為鐵電體。
氧化鉿，例如，當身為第3正交晶系(Orthorhombic III、空間群Pbc2 1、空間群編號第29號)或者是三方晶系(Trigonal、空間群R3m或P3或者是R3、空間群編號第160號或第143號或者是第146號)之結晶的情況時，係具有鐵電性。
氧化鉿，當身為正交晶系或三方晶系之結晶以外之結晶的情況時、或者是當身為非晶質的情況時，係並不具有鐵電性。氧化鉿，當身為正交晶系或三方晶系之結晶以外之結晶的情況時、或者是當身為非晶質的情況時，係身為順電體。所謂正交晶系或三方晶系以外，係存在有立方晶系、六方晶系、正方晶系、單斜晶系、三斜晶系。
氧化鋯，當身為正交晶系或三方晶系之結晶的情況時，係具有鐵電性。氧化鋯，當身為正交晶系或三方晶系之結晶的情況時，係身為鐵電體。
氧化鋯，例如，當身為第3正交晶系(Orthorhombic III、空間群Pbc2 1、空間群編號第29號)或者是三方晶系(Trigonal、空間群R3m或P3或者是R3、空間群編號第160號或第143號或者是第146號)之結晶的情況時，係具有鐵電性。
氧化鋯，當身為正交晶系或三方晶系之結晶以外之結晶的情況時、或者是當身為非晶質的情況時，係並不具有鐵電性。氧化鋯，當身為正交晶系或三方晶系之結晶以外之結晶的情況時、或者是當身為非晶質的情況時，係身為順電體。
第1阻隔絕緣層18，係在層間絕緣層12與胞間區域16b之間被設置有鐵電區域18a。藉由此，被胞間區域16b之陷阱能階所捕捉之電子，係被拉扯至鐵電區域18a處。故而，胞間區域16b之電子之移動係被作抑制。因此，電子之橫向脫離係更進一步被作抑制，3維NAND快閃記憶體之電荷保持特性係更進一步提升。
另外，係亦可在第1阻隔絕緣層18處並不設置順電區域18b，而設為使第1阻隔絕緣層18之全體均包含有鐵電體材料之構成。
以上，若依據第3實施形態，則藉由將電荷積蓄層16之胞間區域16b之氟濃度提高，電子之橫向脫離係被抑制，而成為可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。
(第4實施形態) 第4實施形態之半導體記憶裝置，係具備有：第1閘極電極層，係於第1方向上延伸；和第2閘極電極層，係於第1方向上延伸，並於與第1方向相交叉之第2方向上而與第1閘極電極層相鄰；和半導體層，係被設置在第1閘極電極層與第2閘極電極層之間，並於與第1方向以及第2方向相交叉之第3方向上延伸；和第3閘極電極層，係於第1方向上延伸，並於第3方向上而與第1閘極電極層相鄰；和第1絕緣層，係被設置在第1閘極電極層與第3閘極電極層之間；和第2絕緣層，係被設置在半導體層與第1閘極電極層之間、以及半導體層與第1絕緣層之間；和第3絕緣層，係被設置在第2絕緣層與第1閘極電極層之間、以及第2絕緣層與第1絕緣層之間；和第1層，係被設置在第2絕緣層與第3絕緣層之間，並包含矽(Si)以及氮(N)，並且包含有第1閘極電極層與半導體層之間之第1區域、和第1絕緣層與半導體層之間之第2區域，第1區域，係包含或並不包含氟(F)，第2區域，係包含氟(F)，第2區域之氟濃度，係較第1區域之氟濃度而更高。
第4實施形態之半導體記憶裝置，係身為3維NAND型快閃記憶體。第4實施形態之半導體記憶裝置之記憶體胞，係身為所謂的Metal-Oxide-Nitride-Oxide-Semiconductor型(MONOS型)之記憶體胞。
第4實施形態之半導體記憶裝置，在記憶體胞陣列之構造上，係與第1實施形態之半導體記憶裝置相異。具體而言，第1實施形態之記憶體胞陣列，係身為使記憶體胞電晶體之通道所被形成之半導體層被閘極電極層所包圍之構造，但是，第4實施形態之記憶體胞陣列，係身為使半導體層被2個的相互被作電性分離之閘極電極層作包夾之構造。以下，針對與第1實施形態相重複之內容，係會有省略一部分之記述的情況。
第9圖，係為第4實施形態的半導體記憶裝置之記憶體胞陣列之電路圖。
第4實施形態之3維NAND快閃記憶體之記憶體胞陣列400，係如同第9圖中所示一般，具備有源極選擇電晶體SST、汲極選擇電晶體SDT、字元線WLa、WLb、位元線BL1～BL4、共通源極線CSL、源極選擇閘極線SGS、汲極選擇閘極線SGD、以及記憶體串MS。
以下，第9圖中所示之x方向，係為第1方向之其中一例。y方向，係為第2方向之其中一例。z方向，係為第3方向之其中一例。y方向係與x方向相交叉。z方向係與x方向以及y方向相交叉。例如，x方向與y方向係相互正交。例如，z方向與x方向以及y方向係相互正交。
如同第9圖中所示一般，記憶體串MS，係具備有在共通源極線CSL與位元線BL之間而被作了串聯連接之源極選擇電晶體SST、複數之記憶體胞、以及汲極選擇電晶體SDT。藉由選擇1根的位元線BL和1根的汲極選擇閘極線SGD，1根的記憶體串MS係被選擇，藉由選擇1個的字元線WL，係成為能夠選擇1個的記憶體胞。字元線WL，係為構成記憶體胞之記憶體胞電晶體MT的閘極電極。
字元線WLa、WLb，係在x方向上延伸。字元線WLa、WLb，係被與記憶體胞電晶體MT之閘極電極作連接。字元線WLa、WLb，係對於記憶體胞電晶體MT之閘極電壓作控制。
字元線WLa與字元線WLb，係被作電性分離。字元線WLa與字元線WLa，係被作電性連接。字元線WLb與字元線WLb，係被作電性連接。
源極選擇電晶體SST，係被與共通源極線CSL作電性連接。源極選擇電晶體SST，係藉由被施加於源極選擇閘極線SGS處之電壓而被作控制。
汲極選擇電晶體SDT，係被與位元線BL1～BL4作連接。汲極選擇電晶體SDT，係藉由被施加於汲極選擇閘極線SGD處之電壓而被作控制。
在第9圖中，雖係針對當被串聯地作了連接的記憶體胞係為4個的情況、位元線係為4根的情況來作例示，但是，被串聯地作連接的記憶體胞之數量和位元線之數量，係並不被限定於4個或者是4根。
第10圖、第11圖，係為第4實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。第10圖，係為記憶體胞陣列400之xy剖面。第10圖，係為包含第11圖之BB'面之剖面。第11圖，係為記憶體胞陣列400之yz剖面。第11圖，係為第10圖之AA'剖面。
在第10圖以及第11圖中，被虛線所包圍之區域，係為1個的記憶體胞。在第10圖以及第11圖中，係對於在y方向上而相鄰接之記憶體胞MC1與記憶體胞MC2作例示。
第12圖，係為第4實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。第12圖，係為記憶體胞之一部分的擴大剖面圖。第12圖，係為第11圖之一部分之擴大圖。
第13圖，係為第4實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。第13圖，係為第10圖之一部分之擴大圖。
記憶體胞陣列400，係具備有半導體層10、第1閘極電極層11a、第2閘極電極層11b、第3閘極電極層11c、第4閘極電極層11d、層間絕緣層12、溝渠絕緣層13、穿隧絕緣層14、電荷積蓄層16、第1阻隔絕緣層18、芯絕緣區域20。電荷積蓄層16，係包含有第1電荷積蓄區域16a1、第2電荷積蓄區域16a2、第1胞間區域16b1以及第2胞間區域16b2。
層間絕緣層12，係為第1絕緣層之其中一例。穿隧絕緣層14，係為第2絕緣層之其中一例。第1阻隔絕緣層18，係為第3絕緣層之其中一例。電荷積蓄層16，係為第1層之其中一例。第1電荷積蓄區域16a1，係為第1區域之其中一例。第2電荷積蓄區域16a2，係為第3區域之其中一例。第1胞間區域16b1，係為第2區域之其中一例。第2胞間區域16b2，係為第4區域之其中一例。
記憶體胞陣列400，例如，係被設置在未圖示之半導體基板之上。半導體基板，係具有與x方向以及y方向相平行之表面。
第1閘極電極層11a，係於x方向上延伸。第1閘極電極層11a，例如，係對應於第9圖中所示之字元線WLa。第1閘極電極層11a，係作為記憶體胞MC1之電晶體之閘極電極而起作用。
第2閘極電極層11b，係於x方向上延伸。第2閘極電極層11b，係於y方向上而與第1閘極電極層11a相鄰。第2閘極電極層11b，例如，係對應於第9圖中所示之字元線WLb。第2閘極電極層11b，係作為記憶體胞MC2之電晶體之閘極電極而起作用。
第3閘極電極層11c，係於x方向上延伸。第3閘極電極層11c，係於z方向上而與第1閘極電極層11a相鄰。第3閘極電極層11c，例如，係對應於第9圖中所示之字元線WLa。第3閘極電極層11c，係作為記憶體胞之電晶體之閘極電極而起作用。
第4閘極電極層11d，係於x方向上延伸。第4閘極電極層11d，係於y方向上而與第3閘極電極層11c相鄰。又，第4閘極電極層11d，係於z方向上而與第2閘極電極層11b相鄰。第4閘極電極層11d，例如，係對應於第9圖中所示之字元線WLb。第4閘極電極層11d，係作為記憶體胞之電晶體之閘極電極而起作用。
第1閘極電極層11a、第2閘極電極層11b、第3閘極電極層11c、第4閘極電極層11d，例如，係為金屬、金屬氮化物、金屬碳化物或半導體。第1閘極電極層11a、第2閘極電極層11b、第3閘極電極層11c、第4閘極電極層11d，例如，係為鎢(W)。
半導體層10，係被設置在第1閘極電極層11a與第2閘極電極層11b之間。半導體層10，係被設置在第3閘極電極層11c與第4閘極電極層11d之間。半導體層10，係在z方向上延伸。半導體層10，例如係為圓筒形狀。
半導體層10，係作為記憶體胞電晶體MT之通道而起作用。
半導體層10，例如，係身為多晶之半導體。半導體層10，例如係包含多晶矽。半導體層10，例如係為多晶矽層。半導體層10之在xy平面上之厚度，例如，係為5nm以上30nm以下。
層間絕緣層12，係被設置在第1閘極電極層11a與第3閘極電極層11c之間、以及第2閘極電極層11b與第4閘極電極層11d之間。
層間絕緣層12，例如係為氧化物、氮氧化物或氮化物。層間絕緣層12，例如係包含氧化矽。層間絕緣層12，例如係為氧化矽。層間絕緣層12之z方向之厚度，例如，係為5nm以上30nm以下。
層間絕緣層12，例如係包含氟(F)。層間絕緣層12之氟濃度，例如，係為1×10 19atoms/cm 3以上1×10 22atoms/cm 3以下。
溝渠絕緣層13，係被設置在第1閘極電極層11a與第2閘極電極層11b之間。溝渠絕緣層13，係被設置在第3閘極電極層11c與第4閘極電極層11d之間。溝渠絕緣層13，係於x方向上而與半導體層10相鄰。
溝渠絕緣層13，例如係為氧化物、氮氧化物或氮化物。溝渠絕緣層13，例如係包含氧化矽。溝渠絕緣層13，例如係為氧化矽。
溝渠絕緣層13，例如係包含氟(F)。溝渠絕緣層13之氟濃度，例如，係為1×10 19atoms/cm 3以上1×10 22atoms/cm 3以下。
穿隧絕緣層14，係包圍半導體層10。穿隧絕緣層14，係被設置在半導體層10與第1閘極電極層11a之間。穿隧絕緣層14，係被設置在半導體層10與第2閘極電極層11b之間。穿隧絕緣層14，係被設置在半導體層10與第3閘極電極層11c之間。穿隧絕緣層14，係被設置在半導體層10與第4閘極電極層11d之間。
穿隧絕緣層14，係被設置在半導體層10與電荷積蓄層16之間。穿隧絕緣層14，係亦被設置在半導體層10與層間絕緣層12之間。穿隧絕緣層14，係具有因應於被施加在閘極電極層與半導體層10之間之電壓而使電荷通過的功能。
穿隧絕緣層14，例如係包含矽(Si)、氮(N)以及氧(O)。穿隧絕緣層14，例如係包含氮化矽或氮氧化矽。穿隧絕緣層14之厚度，例如，係為3nm以上8nm以下。
穿隧絕緣層14，例如係包含下層部、中間部、上層部。在半導體層10與中間部之間，係被設置有下層部。在下層部與上層部之間，係被設置有中間部。在中間部與電荷積蓄層16之間，係被設置有上層部。
下層部，例如係為氧化矽。中間部，例如係為氮化矽或氮氧化矽。上層部，例如係為氧化矽。
電荷積蓄層16，係被設置在穿隧絕緣層14與第1阻隔絕緣層18之間。電荷積蓄層16，係包圍半導體層10。
電荷積蓄層16，係具有捕捉電荷並作積蓄之功能。電荷，例如，係為電子。因應於被積蓄在電荷積蓄層16中之電荷之量，記憶體胞電晶體MT之臨限值電壓係改變。藉由對於此臨限值電壓之變化作利用，1個的記憶體胞係成為能夠記憶資料。
例如，藉由使記憶體胞電晶體MT之臨限值電壓改變，記憶體胞電晶體MT成為ON的電壓係改變。例如，若是將臨限值電壓為高之狀態定義為資料“0”，並將臨限值電壓為低之狀態定義為資料“1”，則記憶體胞係成為能夠記憶“0”與“1”之1位元資料。
電荷積蓄層16，係包含矽(Si)以及氮(N)。電荷積蓄層16，例如係包含氮化矽。電荷積蓄層16，例如係為氮化矽。電荷積蓄層16之厚度，例如，係為3nm以上10nm以下。
如同第12圖中所示一般，電荷積蓄層16，係包含有第1電荷積蓄區域16a1以及第1胞間區域16b1。第1電荷積蓄區域16a1，係被設置在第1閘極電極層11a與半導體層10之間。第1胞間區域16b1，係被設置在層間絕緣層12與半導體層10之間。
第1電荷積蓄區域16a1，係包含矽(Si)以及氮(N)。第1電荷積蓄區域16a1，係包含或不包含氟(F)。第1胞間區域16b1，係包含矽(Si)、氮(N)以及氟(F)。第1胞間區域16b1之氟濃度，係較第1電荷積蓄區域16a1之氟濃度而更高。
第1胞間區域16b1之氟濃度，例如，係為1×10 19atoms/cm 3以上1×10 20atoms/cm 3以下。又，第1電荷積蓄區域16a1之氟濃度，例如，係為未滿1×10 19atoms/ cm 3。
電荷積蓄層16之相對於矽(Si)之氮(N)的原子比，例如，係為1.2以上。
第1電荷積蓄區域16a1之相對於矽(Si)之氮(N)的原子比(N/Si)，係較第1胞間區域16b1之相對於矽(Si)之氮(N)的原子比(N/Si)而更大。
第1電荷積蓄區域16a1之相對於矽(Si)之氮(N)的原子比(N/Si)，例如，係為1.25以上1.4以下。又，第1胞間區域16b1之相對於矽(Si)之氮(N)的原子比(N/Si)，例如，係為1.2以上未滿1.25。
例如，藉由使氟從包含有氟之層間絕緣層12起而作熱擴散，係能夠將第1胞間區域16b1之氟濃度設為較第1電荷積蓄區域16a1之氟濃度而更高。
如同第13圖中所示一般，電荷積蓄層16，係包含有第1電荷積蓄區域16a1、第2電荷積蓄區域16a2、第2胞間區域16b2。第2電荷積蓄區域16a2，係被設置在第2閘極電極層11b與半導體層10之間。第2胞間區域16b2，係被設置在第1電荷積蓄區域16a1與第2電荷積蓄區域16a2之間。第2胞間區域16b2，係被設置在溝渠絕緣層13與半導體層10之間。
第1電荷積蓄區域16a1以及第2電荷積蓄區域16a2，係包含矽(Si)以及氮(N)。第1電荷積蓄區域16a1以及第2電荷積蓄區域16a2，係包含或不包含氟(F)。第2胞間區域16b2，係包含矽(Si)、氮(N)以及氟(F)。第2胞間區域16b2之氟濃度，係較第1電荷積蓄區域16a1之氟濃度以及第2電荷積蓄區域16a2之氟濃度而更高。
第2胞間區域16b2之氟濃度，例如，係為1×10 19atoms/cm 3以上1×10 20atoms/cm 3以下。又，第1電荷積蓄區域16a1之氟濃度以及第2電荷積蓄區域16a2之氟濃度，例如，係為未滿1×10 19atoms/cm 3。
第1電荷積蓄區域16a1以及第2電荷積蓄區域16a2之相對於矽(Si)之氮(N)的原子比(N/Si)，係較第2胞間區域16b2之相對於矽(Si)之氮(N)的原子比(N/Si)而更大。
第1電荷積蓄區域16a1以及第2電荷積蓄區域16a2之相對於矽(Si)之氮(N)的原子比(N/Si)，例如，係為1.25以上1.4以下。又，第2胞間區域16b2之相對於矽(Si)之氮(N)的原子比(N/Si)，例如，係為1.2以上未滿1.25。
例如，藉由使氟從包含有氟之溝渠絕緣層13起而作熱擴散，係能夠將第2胞間區域16b2之氟濃度設為較第1電荷積蓄區域16a1之氟濃度以及第2電荷積蓄區域16a2之氟濃度而更高。
第1阻隔絕緣層18，係包圍半導體層10。第1阻隔絕緣層18，係被設置在穿隧絕緣層14與層積體30之間。第1阻隔絕緣層18，係被設置在穿隧絕緣層14與第1閘極電極層11a之間。第1阻隔絕緣層18，係被設置在穿隧絕緣層14與第2閘極電極層11b之間。第1阻隔絕緣層18，係被設置在穿隧絕緣層14與第3閘極電極層11c之間。第1阻隔絕緣層18，係被設置在穿隧絕緣層14與第4閘極電極層11d之間。
第1阻隔絕緣層18，係被設置在電荷積蓄層16與第1閘極電極層11a之間。第1阻隔絕緣層18，係被設置在電荷積蓄層16與第2閘極電極層11b之間。第1阻隔絕緣層18，係被設置在電荷積蓄層16與第3閘極電極層11c之間。第1阻隔絕緣層18，係被設置在電荷積蓄層16與第4閘極電極層11d之間。
第1阻隔絕緣層18，例如係為氧化物、氮氧化物或氮化物。第1阻隔絕緣層18，例如係包含矽(Si)以及氧(O)。第1阻隔絕緣層18，例如係為氧化矽。第1阻隔絕緣層18之厚度，例如，係為3nm以上10nm以下。
芯絕緣區域20，係在z方向上延伸。芯絕緣區域20，係被半導體層10所包圍。芯絕緣區域20，係為柱狀。芯絕緣區域20，例如，係為圓柱狀。
芯絕緣區域20，例如係為氧化物、氮氧化物或氮化物。芯絕緣區域20，例如係包含矽(Si)以及氧(O)。芯絕緣區域20，例如係為氧化矽。
第4實施形態之3維NAND快閃記憶體，係將電荷積蓄層16之第1胞間區域16b1之氟濃度以及第2胞間區域16b2之氟濃度，設為較第1電荷積蓄區域16a1之氟濃度以及第2電荷積蓄區域16a2之氟濃度而更高。故而，藉由與第1實施形態之3維NAND快閃記憶體相同之作用，電荷保持特性係提升。又，藉由與第1實施形態之3維NAND快閃記憶體相同之作用，記憶體胞電晶體MT之臨限值變動係被作抑制。
以上，若依據第4實施形態，則藉由將電荷積蓄層16之第1胞間區域16b1之氟濃度以及第2胞間區域16b2之氟濃度，設為較第1電荷積蓄區域16a1之氟濃度以及第2電荷積蓄區域16a2之氟濃度而更高，電子之橫向脫離係被抑制，而可提供一種能夠使電荷保持特性提升之半導體記憶裝置。
(第5實施形態) 第5實施形態之半導體記憶裝置，係更進而具備有：第4絕緣層，係被設置在第1閘極電極層與第3絕緣層之間以及閘極電極層與第1絕緣層之間，並包含有第1閘極電極層與第3絕緣層之間之第5區域、和第1閘極電極層與第1絕緣層之間之第6區域，第5區域，係包含或並不包含氟(F)，第6區域，係包含氟(F)，第6區域之氟濃度，係較第5區域之氟濃度而更高，在此點上，係與第4實施形態之半導體記憶裝置相異。以下，針對與第1實施形態或第4實施形態相重複之內容，係會有省略一部分之記述的情況。
第14圖、第15圖，係為第5實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。第14圖，係為記憶體胞陣列500之xy剖面。第14圖，係為包含第15圖之BB'面之剖面。第15圖，係為記憶體胞陣列500之yz剖面。第15圖，係為第14圖之AA'剖面。
在第14圖以及第15圖中，被虛線所包圍之區域，係為1個的記憶體胞。在第15圖以及第14圖中，係對於在y方向上而相鄰接之記憶體胞MC1與記憶體胞MC2作例示。
第16圖，係為第5實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。第16圖，係為記憶體胞之一部分的擴大剖面圖。第16圖，係為第15圖之一部分之擴大圖。
第17圖，係為第5實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。第17圖，係為第14圖之一部分之擴大圖。
記憶體胞陣列500，係具備有半導體層10、第1閘極電極層11a、第2閘極電極層11b、第3閘極電極層11c、第4閘極電極層11d、層間絕緣層12、溝渠絕緣層13、穿隧絕緣層14、電荷積蓄層16、第1阻隔絕緣層18、第2阻隔絕緣層19、芯絕緣區域20。電荷積蓄層16，係包含有第1電荷積蓄區域16a1、第2電荷積蓄區域16a2、第1胞間區域16b1以及第2胞間區域16b2。第2阻隔絕緣層19，係包含阻隔區域19a、第1層間區域19b1以及第2層間區域19b2。
層間絕緣層12，係為第1絕緣層之其中一例。溝渠絕緣層13，係為第5絕緣層之其中一例。穿隧絕緣層14，係為第2絕緣層之其中一例。第1阻隔絕緣層18，係為第3絕緣層之其中一例。電荷積蓄層16，係為第1層之其中一例。第1電荷積蓄區域16a1，係為第1區域之其中一例。第2電荷積蓄區域16a2，係為第3區域之其中一例。第1胞間區域16b1，係為第2區域之其中一例。第2胞間區域16b2，係為第4區域之其中一例。阻隔區域19a，係為第5區域之其中一例。第1層間區域19b1，係為第6區域之其中一例。第2層間區域19b2，係為第7區域之其中一例。
第2阻隔絕緣層19，係被設置在第1閘極電極層11a與第1阻隔絕緣層18之間。第2阻隔絕緣層19，係被設置在第2閘極電極層11b與第1阻隔絕緣層18之間。第2阻隔絕緣層19，係被設置在第3閘極電極層11c與第1阻隔絕緣層18之間。第2阻隔絕緣層19，係被設置在第4閘極電極層11d與第1阻隔絕緣層18之間。
第2阻隔絕緣層19，係被設置在第1閘極電極層11a與層間絕緣層12之間。第2阻隔絕緣層19，係被設置在第2閘極電極層11b與層間絕緣層12之間。第2阻隔絕緣層19，係被設置在第3閘極電極層11c與層間絕緣層12之間。第2阻隔絕緣層19，係被設置在第4閘極電極層11d與層間絕緣層12之間。
第2阻隔絕緣層19，係被設置在第1閘極電極層11a與溝渠絕緣層13之間。第2阻隔絕緣層19，係被設置在第2閘極電極層11b與溝渠絕緣層13之間。第2阻隔絕緣層19，係被設置在第3閘極電極層11c與溝渠絕緣層13之間。第2阻隔絕緣層19，係被設置在第4閘極電極層11d與溝渠絕緣層13之間。
第2阻隔絕緣層19，係具有對於在電荷積蓄層16與閘極電極層之間而流動的電流作阻止之功能。
第2阻隔絕緣層19，例如係為氧化物、氮氧化物或氮化物。第2阻隔絕緣層19，例如係包含鋁(Al)以及氧(O)。第2阻隔絕緣層19，例如係為氧化鋁。第2阻隔絕緣層19之厚度，例如，係為3nm以上10nm以下。
藉由設置第2阻隔絕緣層19，相較於第4實施形態，3維NAND快閃記憶體之電荷保持特性係更進一步提升。
如同第16圖中所示一般，第2阻隔絕緣層19，係包含阻隔區域19a以及第1層間區域19b1。阻隔區域19a，係被設置在第1閘極電極層11a與第1阻隔絕緣層18之間。第1層間區域19b1，係被設置在第1閘極電極層11a與層間絕緣層12之間。
阻隔區域19a，係包含鋁(Al)以及氧(O)。阻隔區域19a，係包含或不包含氟(F)。第1層間區域19b1，係包含鋁(Al)、氧(O)以及氟(F)。第1層間區域19b1之氟濃度，係較阻隔區域19a之氟濃度而更高。
例如，藉由使氟從包含有氟之層間絕緣層12起而作熱擴散，係能夠將第1層間區域19b1之氟濃度設為較阻隔區域19a之氟濃度而更高。
如同第17圖中所示一般，第2阻隔絕緣層19，係包含阻隔區域19a以及第2層間區域19b2。阻隔區域19a，係被設置在第1閘極電極層11a與第1阻隔絕緣層18之間。第2層間區域19b2，係被設置在第1閘極電極層11a與溝渠絕緣層13之間。
阻隔區域19a，係包含鋁(Al)以及氧(O)。阻隔區域19a，係包含或不包含氟(F)。第2層間區域19b2，係包含鋁(Al)、氧(O)以及氟(F)。第2層間區域19b2之氟濃度，係較阻隔區域19a之氟濃度而更高。
例如，藉由使氟從包含有氟之溝渠絕緣層13起而作熱擴散，係能夠將第2層間區域19b2之氟濃度設為較阻隔區域19a之氟濃度而更高。
藉由第1層間區域19b1以及第2層間區域19b2之氟濃度為高一事，第1層間區域19b1以及第2層間區域19b2之介電率係降低。故而，閘極電極層間之電容係降低。故而，係能夠降低3維NAND快閃記憶體之消耗電力。又，係成為能夠達成3維NAND快閃記憶體之高速化。
以上，若依據第5實施形態，則與第1以及第4實施形態相同的，係可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。
在第1～第5實施形態中，雖係針對在字元線WL或閘極電極層之間被設置有層間絕緣層12的情況為例，來作了說明，但是，字元線WL或者是閘極電極層之間，例如，係亦可為空洞。
能夠對於第2實施形態之半導體記憶裝置，而適用包含有與第3實施形態相同之鐵電體材料的第1阻隔絕緣層18，並能夠得到與第3實施形態相同之效果。又，係亦能夠對於第4、第5實施形態之半導體記憶裝置，而適用包含有與第3實施形態相同之鐵電體材料的第1阻隔絕緣層18，並能夠得到與第3實施形態相同之效果。進而，藉由在溝渠絕緣層13與第2胞間區域16b2之間的第1阻隔絕緣層18處設置鐵電區域，被第2胞間區域16b2之陷阱能階所捕捉之電子，係被拉扯至鐵電區域處，第2胞間區域16b2之電子之移動係被作抑制。故而，電子之橫向脫離係更進一步被作抑制，3維NAND快閃記憶體之電荷保持特性係更進一步提升。
以上，雖係針對本發明之數個實施形態作了說明，但是，此些之實施形態係僅作為例子所提示者，而並非為對於發明之範圍作限定。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。例如，係亦可將某一實施形態之構成要素置換或變更為其他實施形態之構成要素。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
BL:位元線 BL1:位元線 BL2:位元線 BL3:位元線 BL4:位元線 CSL:共通源極線 MC1:記憶體胞 MC2:記憶體胞 MS:記憶體串 MT:記憶體胞電晶體 SDT:汲極選擇電晶體 SGD:汲極選擇閘極線 SGS:源極選擇閘極線 SST:源極選擇電晶體 WL:字元線 WLa:字元線 WLb:字元線 10:半導體層 11a:第1閘極電極層 11b:第2閘極電極層 11c:第3閘極電極層 11d:第4閘極電極層 12:層間絕緣層 13:溝渠絕緣層 14:穿隧絕緣層 16:電荷積蓄層 16a:電荷積蓄區域 16a1:第1電荷積蓄區域 16a2:第2電荷積蓄區域 16b:胞間區域 16b1:第1胞間區域 16b2:第2胞間區域 18:第1阻隔絕緣層 18a:鐵電區域 18b:順電區域 19:第2阻隔絕緣層 19a:阻隔區域 19b:層間區域 19b1:第1層間區域 19b2:第2層間區域 20:芯絕緣區域 30:層積體 100:記憶體胞陣列 200:記憶體胞陣列 400:記憶體胞陣列 500:記憶體胞陣列
[第1圖]係為第1實施形態的半導體記憶裝置之記憶體胞陣列之電路圖。 [第2圖]係為第1實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。 [第3圖]係為第1實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。 [第4圖]係為比較例的半導體記憶裝置之記憶體胞之示意剖面圖。 [第5圖]係為比較例的半導體記憶裝置之課題之說明圖。 [第6圖]係為第2實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。 [第7圖]係為第2實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。 [第8圖]係為第3實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。 [第9圖]係為第4實施形態的半導體記憶裝置之記憶體胞陣列之電路圖。 [第10圖]係為第4實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。 [第11圖]係為第4實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。 [第12圖]係為第4實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。 [第13圖]係為第4實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。 [第14圖]係為第5實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。 [第15圖]係為第5實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。 [第16圖]係為第5實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。 [第17圖]係為第5實施形態的半導體記憶裝置之記憶體胞之示意剖面圖。
10:半導體層
12:層間絕緣層
14:穿隧絕緣層
16:電荷積蓄層
16a:電荷積蓄區域
16b:胞間區域
18:第1阻隔絕緣層
20:芯絕緣區域
WL:字元線

Claims (20)

  1. 一種半導體記憶裝置，係具備有： 層積體，係使閘極電極層與第1絕緣層在第1方向上交互層積；和 半導體層，係被設置在前述層積體之中，並在前述第1方向上延伸；和 第2絕緣層，係被設置在前述半導體層與前述層積體之間；和 第3絕緣層，係被設置在前述第2絕緣層與前述層積體之間；和 第1層，係被設置在前述第2絕緣層與前述第3絕緣層之間，並包含矽(Si)以及氮(N)，並且包含有前述閘極電極層與前述半導體層之間之第1區域、和前述第1絕緣層與前述半導體層之間之第2區域，前述第1區域，係包含或並不包含氟(F)，前述第2區域，係包含氟(F)，前述第2區域之氟濃度，係較前述第1區域之氟濃度而更高。
  2. 如請求項1所記載之半導體記憶裝置，其中， 前述第2區域之氟濃度，係為1×10 20atoms/cm 3以下。
  3. 如請求項1或2所記載之半導體記憶裝置，其中， 前述第1層之相對於矽(Si)之氮(N)的原子比(N/Si)，係為1.2以上。
  4. 如請求項1所記載之半導體記憶裝置，其中， 前述第1區域之相對於矽(Si)之氮(N)的原子比(N/Si)，係較前述第2區域之相對於矽(Si)之氮(N)的原子比(N/Si)而更大。
  5. 如請求項4所記載之半導體記憶裝置，其中， 前述第1區域之相對於矽(Si)之氮(N)的原子比(N/Si)，係為1.25以上，前述第2區域之相對於矽(Si)之氮(N)的原子比(N/Si)，係為1.2以上未滿1.25。
  6. 如請求項1所記載之半導體記憶裝置，其中， 前述第1絕緣層，係包含氟。
  7. 如請求項1所記載之半導體記憶裝置，其中， 係更進而具備有：第4絕緣層，係被設置在前述閘極電極層與前述第3絕緣層之間以及前述閘極電極層與前述第1絕緣層之間，並包含有前述閘極電極層與前述第3絕緣層之間之第3區域、和前述閘極電極層與前述第1絕緣層之間之第4區域，前述第3區域，係包含或並不包含氟(F)，前述第4區域，係包含氟(F)，前述第4區域之氟濃度，係較前述第3區域之氟濃度而更高。
  8. 如請求項7所記載之半導體記憶裝置，其中， 前述第1絕緣層，係包含矽(Si)以及氧(O)，前述第4絕緣層，係包含鋁(Al)以及氧(O)。
  9. 如請求項1所記載之半導體記憶裝置，其中， 前述第3絕緣層，係至少在前述第1絕緣層與前述第1層之間之區域中，包含有鐵電體材料。
  10. 如請求項9所記載之半導體記憶裝置，其中， 前述第3絕緣層，係在前述閘極電極層與前述第1層之間之區域中，包含有順電體材料。
  11. 一種半導體記憶裝置，係具備有： 第1閘極電極層，係於第1方向上延伸；和 第2閘極電極層，係於前述第1方向上延伸，並於與前述第1方向相交叉之第2方向上而與前述第1閘極電極層相鄰；和 半導體層，係被設置在前述第1閘極電極層與前述第2閘極電極層之間，並於與前述第1方向以及前述第2方向相交叉之第3方向上延伸；和 第3閘極電極層，係於前述第1方向上延伸，並於前述第3方向上而與前述第1閘極電極層相鄰；和 第1絕緣層，係被設置在前述第1閘極電極層與前述第3閘極電極層之間；和 第2絕緣層，係被設置在前述半導體層與前述第1閘極電極層之間、以及前述半導體層與前述第1絕緣層之間；和 第3絕緣層，係被設置在前述第2絕緣層與前述第1閘極電極層之間、以及前述第2絕緣層與前述第1絕緣層之間；和 第1層，係被設置在前述第2絕緣層與前述第3絕緣層之間，並包含矽(Si)以及氮(N)，並且包含有前述第1閘極電極層與前述半導體層之間之第1區域、和前述第1絕緣層與前述半導體層之間之第2區域，前述第1區域，係包含或並不包含氟(F)，前述第2區域，係包含氟(F)，前述第2區域之氟濃度，係較前述第1區域之氟濃度而更高。
  12. 如請求項11所記載之半導體記憶裝置，其中， 前述第2區域之氟濃度，係為1×10 20atoms/cm 3以下。
  13. 如請求項11或12所記載之半導體記憶裝置，其中， 前述第1層之相對於矽(Si)之氮(N)的原子比(N/Si)，係為1.2以上。
  14. 如請求項11或12所記載之半導體記憶裝置，其中， 前述第1區域之相對於矽(Si)之氮(N)的原子比(N/Si)，係較前述第2區域之相對於矽(Si)之氮(N)的原子比(N/Si)而更大。
  15. 如請求項14所記載之半導體記憶裝置，其中， 前述第1區域之相對於矽(Si)之氮(N)的原子比(N/Si)，係為1.25以上，前述第2區域之相對於矽(Si)之氮(N)的原子比(N/Si)，係為1.2以上未滿1.25。
  16. 如請求項11或12所記載之半導體記憶裝置，其中， 前述第1絕緣層，係包含氟。
  17. 如請求項11或12所記載之半導體記憶裝置，其中， 前述第1層，係更進而包含有前述第2閘極電極層與前述半導體層之間之第3區域、和前述第1區域與前述第3區域之間之第4區域，前述第3區域，係包含或並不包含氟(F)，前述第4區域，係包含氟(F)，前述第4區域之氟濃度，係較前述第1區域之氟濃度而更高，前述第4區域之氟濃度，係較前述第3區域之氟濃度而更高。
  18. 如請求項11或12所記載之半導體記憶裝置，其中， 係更進而具備有：第4絕緣層，係被設置在前述第1閘極電極層與前述第3絕緣層之間、以及前述閘極電極層與前述第1絕緣層之間，並包含有前述第1閘極電極層與前述第3絕緣層之間之第5區域、和前述第1閘極電極層與前述第1絕緣層之間之第6區域，前述第5區域，係包含或並不包含氟(F)，前述第6區域，係包含氟(F)，前述第6區域之氟濃度，係較前述第5區域之氟濃度而更高。
  19. 如請求項18所記載之半導體記憶裝置，其中， 前述第1絕緣層，係包含矽(Si)以及氧(O)，前述第4絕緣層，係包含鋁(Al)以及氧(O)。
  20. 如請求項18所記載之半導體記憶裝置，其中， 係更進而具備有：第5絕緣層，係被設置在前述第1閘極電極層與前述第2閘極電極層之間，前述第4絕緣層，係更進而包含有前述第1閘極電極層與前述第5絕緣層之間之第7區域，前述第7區域，係包含氟(F)，前述第7區域之氟濃度，係較前述第5區域之氟濃度而更高。
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