TW202331574A - 依據現場可程式化邏輯閘陣列(fpga)積體電路(ic)晶片所建構的現場可程式化之多晶片封裝結構 - Google Patents

依據現場可程式化邏輯閘陣列(fpga)積體電路(ic)晶片所建構的現場可程式化之多晶片封裝結構 Download PDF

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Abstract

本發明為一一半導體積體電路(IC)晶片，包括一矽基板；一第一電晶體位在該矽基板的上表面處；一第一矽穿孔垂直地位在該矽基板中；一第二矽穿孔垂直地位在該矽基板中；一第一交互連接線結構位在該矽基板的上表面上，其中該第一交互連接線結構包括一絕緣介電層、一金屬連接線(metal via)位在該絕緣介電層中、一金屬接墊位在該絕緣介電層之一底部表面上及位在金屬連接線的一底部表面上且耦接至該第一矽穿孔，且一第一金屬交互連接線耦接該第二矽穿孔至該第一電晶體；一第二交互連接線結構位在該矽基板的下表面上，其中該第二交互連接線結構包括一第二金屬交互連接線耦接該第一矽穿孔至該第二矽穿孔；以及一第一金屬接點位在該半導體積體電路(IC)晶片的頂部處且位在該第一交互連接線結構的上表面上，其中該第一金屬接點依序經由該金屬連接線、該金屬接墊、該第一矽穿孔、該第二金屬交互連接線、該第二矽穿孔及該第一金屬交互連接線耦接該第一電晶體，其中該第一金屬接點用以耦接一電源供應電壓。

Description

依據現場可程式化邏輯閘陣列(FPGA)積體電路(IC)晶片所建構的現場可程式化之多晶片封裝結構
本申請案主張2021年9月24日申請之美國暫時申請案號63/248,386，該案的發明名稱為”依據粗顆粒(Coarse-Grained)的可重新配置架構所建構之具有現場可程式化積體電路(IC)晶片的多晶片封裝結構”，及主張2021年11月15日申請之美國暫時申請案號63/279,672，該案的發明名稱為”依據具有現場可程式化IC晶片及非揮發性記憶體IC晶片所建構之邏輯驅動器。本申請案經由上述引用之優先權將上述公開內容併入本說明書中。
本發明係有關於依據粗顆粒(Coarse-Grained)的可重新配置架構所建構之在一晶片封裝結構(包括單晶片封裝或多晶片封裝)中的一加密(cryptography)方法、輸入/輸出(I/O)或控制電路、硬核(hard macros)及電源電壓供應。
現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))半導體積體電路(integrated circuit (IC))被用於開發新的或創新的應用程序、或是低價值應用或業務需求，當一應用或業務需求到一定量並延伸到一定時間段時，半導體IC供應商通常會在一ASIC (Application Specific Integrated Circuit)晶片或客戶自有工具(customer-owned tooling (COT))晶片中執行該應用，因為當前的FPGA IC晶片與ASIC或COT晶片相比較下，有下列因素使得要從FPGA設計切換/轉換至ASIC或COT設計：(1)具有一較大的半導體晶片尺寸、較低的製造良率和較高的製造成本，(2)消耗更多功率，(3)性能較低。當半導體技術節點或世代按照摩爾定律遷移到先進節點或世代時(例如低於20奈米(nm)），用於設計ASIC或COT晶片的非經常性工程(NRE)成本大幅增加（超過500萬美元甚至超過1000萬美元、2000萬美元、5000 萬美元或1億美元），如第32圖所示，在16nm技術節點或世代下用於ASIC或COT晶片的光罩組的成本在100 萬美元、200 萬美元、300 萬美元或 500 萬美元之上，使用先進的IC技術節點(或世代)實施創新和/或應用所需之高NRE成本情況，導致減慢甚至停止創新和/或應用，需要一種新的方法或技術來激發持續創新，並降低使用先進和強大的半導體技術節點(或世代)的半導體IC晶片實現創新的障礙。
本發明一方面提供了多晶片封裝結構的一邏輯驅動器，其包括一標準大宗化FPGA IC晶片、一非揮發性記憶體(NVM) IC晶片及一個(或多個)協同或支援IC晶片，其中協同或支援IC晶片經由加密(或安全IC晶片)、輸入/輸出(I/O)或控制晶片、硬核(hard macro)IC晶片、電源管理IC晶片及/或創新ASIC或客製工具(Innovated ASIC or customer-owned-tooling (COT), 以下簡稱IAC)晶片所組合而提供的一個(或多個)功能。加密(或安全IC晶片)、輸入/輸出(I/O)或控制晶片、硬核(hard macro)IC晶片、電源管理IC晶片及/或IAC晶片的功能可組成在一個協同或支援IC晶片中或分開在二個、三個、四個或五個協同或支援IC晶片中。加密(或安全IC晶片)、輸入/輸出(I/O)或控制晶片、硬核(hard macro)IC晶片、電源管理IC晶片及/或IAC晶片的任一功能也可以沒有包含在一協同或支援IC晶片中，而是包含/保留在邏輯驅動器的一個(或多個)標準大宗化FPGA IC晶片中。FPGA IC晶片、NVM IC晶片及協同或支援IC晶片可設置在2D多晶片封裝結構的同一水平面上或可堆疊設置在3D多晶片封裝結構的2層或3層中。在多晶片封裝結構中之FPGA IC晶片、NVM IC晶片及協同或支援IC晶片的目的、功能及揭露說明可於下列說明書中揭露。
本發明另一方面提供了2D形式的多晶片封裝結構(其具有多個IC晶設置在同一水平面上)或提供3D堆疊形式的多晶片封裝結構(其具有多個IC晶片垂直地堆疊設置)用作為以下說書中的邏輯驅動器。邏輯驅動器可以有3種形式的多晶片封裝結構，包括：(i)第一種型式多晶片封裝結構包括一個(或多個)標準化大宗化FPGA IC晶片及一個(或多個)NVM IC晶片，其中標準化大宗化FPGA IC晶片可包括多個電路，提供了密碼及安全的功能、輸入/輸出(I/O)或控制的功能、硬核(hard macros)功能、電源管理及IAC的功能，(ii)第二種型式多晶片封裝結構包括一個(或多個)標準化大宗化FPGA IC晶片、一個(或多個)NVM IC晶片及一個協同或支援IC晶片，其中協同或支援IC晶片係一種密碼及安全的IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片或IAC晶片，如以下說明書中的揭露。在第二型多晶片封裝結構中，密碼及安全的功能、輸入/輸出(I/O)或控制的功能、硬核(hard macros)功能、電源管理及IAC的功能沒有包含在協同或支援IC晶片中，而是包含在邏輯驅動器之一個(或多個)標準化大宗化FPGA IC晶片中，或(iii) 第三種型式多晶片封裝結構包括一個(或多個)標準化大宗化FPGA IC晶片、一個(或多個)NVM IC晶片及一個協同或支援IC晶片，其中協同或支援IC晶片可提供一個或多個的功能結合的功能，例如經由密碼及安全的功能、輸入/輸出(I/O)或控制的功能、硬核(hard macros)功能、電源管理及IAC的功能所結合的功能，如以下說明書中的揭露。在第三種型式多晶片封裝結構中，密碼及安全的功能、輸入/輸出(I/O)或控制的功能、硬核(hard macros)功能、電源管理及IAC的功能沒有包含在協同或支援IC晶片中，而是包含在邏輯驅動器之一個(或多個)標準化大宗化FPGA IC晶片中。密碼及安全的功能、輸入/輸出(I/O)或控制的功能、硬核(hard macros)功能、電源管理及IAC的功能可結合至協同或支援IC晶片中或是部分地結合至二個、三個或四個協同或支援IC晶片中，或是分別的放在五個協同或支援IC晶片中。
本發明另一方面提供了多晶片封裝結構的邏輯驅動器，其包括一標準大宗化FPGA IC晶片、一NVM IC晶片及一協同或支援IC晶片，其中協同或支援IC晶片包括用於協同或支援在同一多晶片封裝結構中的FPGA IC晶片的電路，多晶片封裝結構中的多個晶片在2D多晶片封裝結構中可設置在同一水平面上或是在3D多晶片封裝結構中可垂直地堆疊設置，其中2D及3D多晶片封裝結構將於以下說明書中揭露，協同或支援電路可包括從FPGA IC晶片中分離及移出的協同及支援電路，協同或支援IC晶片可以是以下說明書中所揭露之密碼或安全IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片及/或IAC晶片，在協同或支援IC晶片中的協同及支援電路係耦接(或通訊)至FPGA IC晶片的查找表(LUT)/多工器或可編程交互連接線，以經由(在2D及3D多晶片封裝結構中的)交互連接線結構執行某些功能及/或操作。例如，(i)密碼或安全IC晶片提供安全功能，以保護儲存在FPGA IC晶片之SRAM單元中的配置資料或資訊，(ii)I/O或控制晶片提供高速、高頻寬、低耗能I/O介面在FPGA IC晶片與I/O或控制晶片之間，並位於FPGA IC晶片與邏輯驅動器之外部電路之間，(iii)硬核IC晶片與FPGA IC晶片的LUT/多工器及可編程交互連接線共同提供提供具有高速、高效能計算、運算的計算、處理或邏輯操作。因此，為FPGA IC晶片帶來高良率、低製造成本，並支持標準商品 FPGA IC晶片，(iv) 電源管理IC晶片為FPGA IC晶片提供電源供應及管理，及/或(v) IAC晶片為FPGA IC晶片提供定制和個性化的電路和功能。
在用於邏輯驅動器之2D形式的多晶片封裝結構(具有多個IC晶片設置在同一水平面上)可經由使用扇出型交互連接線技術(Fan-out Interconnection Technology (FOIT))形成，FOIT封裝結構包括一邏輯驅動器之正面交互連接線結構(Front Interconnection Scheme of logic Drive (FISD))，FISD可在多個IC晶片(其可包括一個(或多個)標準大宗化FPGA IC晶片、一個(或多個)非揮發性記憶體(NVM) IC晶片及一個(或多個)協同或支援IC晶片)經由一灌模化合物(例如環氧樹脂或聚合物)灌模封裝在一起後形成，其中灌模化合物位在多個IC晶片之側壁外的空間中且在多個IC晶片之間的間隙中，FISD形成在以下元件上或上方：(i)一個(或多個)標準大宗化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片；(ii)灌模化合物；及(iii)IC晶片中所曝露出的銅凸塊。FISD包括1至6層的交互連接線金屬層及絕緣介電層(例如聚酰亞胺)介於二相鄰交互連接線金屬層之間。金屬線(或連接線)經由壓花電鍍銅製程(embossing copper electroplating process)形成，其中銅層係在光阻的開口中電鍍形成，金屬線(或連接線)包括一電鍍銅層在一濺鍍銅種子層上，且濺鍍銅種子層係在一黏著層(例如鈦或氮化鈦層)上。該黏著/種子層係位在電鍍銅層的底部，但未在電鍍銅層的側壁上。扇出型交互連接線金屬線的厚度介於0.5µm至10µm之間或介於0.5µm至5µm之間。FISD的金屬線(或連接線)用作為在多晶片封裝結構中之多個IC晶片的交互連接，例如在邏輯驅動器中的NVM IC晶片之非揮發記憶體單元中儲存的資料可經由FISD的金屬線(或連接線)傳輸至FPGA IC晶片中的SRAM單元中，以配置該FPGA IC晶片。在多晶片封裝結構之邏輯驅動器中，灌模化合物的上表面與在FPGA IC晶片上的微型銅凸塊之上表面呈共平面關係。FISD的金屬接墊、金屬凸塊或金屬柱係作為完成封裝後之邏輯驅動器連接至下一級封裝結構之用途。在多晶片封裝結構中介於一個(或多個)標準大宗化FPGA IC晶片、一個(或多個)非揮發性記憶體(NVM) IC晶片及一個(或多個)協同或支援IC晶片之間經由FISD的金屬線(或連接線)的互動、溝通和關係將於以下說明書中揭露。在協同或支援IC晶片(保密或安全IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片及/或IAC晶片)中的協同或支援電路經由FOIT多晶片封裝結構之FISD的金屬線(或連接線)耦接(或溝通)FPGA IC晶片的LUTs/多工器或可編程交互連接線，以執行某些功能及/或操作。
2D型式之邏輯驅動器的多晶片封裝結構，其具有多個IC晶片(如同上述的IC晶片)可依據多晶片位在中介載板(multiple-Chips-On-an-Interposer (COIP))的覆晶封裝結構方式設置在同一水平面上，在COIP多晶片封裝結構中的中介載板包括：(1)扇出型(fan-out)之高密度交互連接線及用於覆晶封裝、接合在中介載板上介於IC晶片之間的交互連接線。高密度交互連接線包括位在中介載板上的第一交互連接線結構(First Interconnection Scheme on or of the Interposer (FISIP))及/或在中介載板上的第二交互連接線結構(Second Interconnection Scheme on or of the Interposer (SISIP))，FISIP係經由鑲嵌電鍍銅(damascene copper electroplating process)製程所形成，而SISIP係經由壓花電鍍銅(embossing copper electroplating)製程所形成，FISIP包括1至8層的金屬交互連接線層及絕緣介電層(例如低介電常數(low k)化合物，包括矽、氧或碳等元素)介於二相鄰金屬交互連接線層之間。金屬線或連接線經由鑲嵌電鍍銅製程形成，其中銅層係電鍍方式形成在絕緣介電層中的開口中且位在絕緣介電層上方，且位在絕緣介電層上方不要的電鍍銅層可經由化學機械研磨(chemical-mechanical polishing (CMP))的方式移除。金屬線(或連接線)包括一電鍍銅層在一濺鍍銅種子層上，且濺鍍銅種子層位在一黏著層(例如，鈦或氮化鈦層)，黏著/種子層二者位在電鍍銅層的底部及側壁上，SISIP包括1至6層金屬交互連接線層及絕緣介電層(例如聚酰亞胺)介於二相鄰金屬交互連接線層之間。金屬線(或連接線)包括經由壓花電鍍銅製程所形成，其中銅層係電鍍在光阻層的開口中，金屬線(或連接線)包括電鍍銅層在一濺鍍銅種子層上，且濺鍍銅種子層位在一黏著層(例如，鈦或氮化鈦層)，黏著/種子層二者位在電鍍銅層的底部上但沒有位在電鍍銅層之側壁上，FISIP的交互連接線之厚度介於0.1µm至5µm之間，而SISIP的交互連接線之厚度介於0.5µm至10µm之間；(2)微型金屬接墊、金屬凸塊或金屬柱位在高密度交互連接線(FISIP及/或SISIP)的上或上方；(3)矽穿孔金屬層(Trough-Silicon-Vias (TSVs))位在中介載板的矽基板中。中介載板包括FISIP及/或SISIP，而FISIP及/或SISIP包括扇出型交互連接金屬線(或連接線)、TSVs及微型金屬接墊、金屬凸塊或金屬柱。該些IC晶片(一個(或多個)標準大宗化FPGA IC晶片、一個(或多個)非揮發性記憶體(NVM) IC晶片及一個(或多個)協同或支援IC晶片)係以覆晶方式接合或封裝在中介載板上，在IC晶片上的微型銅柱或銲料凸塊接合至中介載板上的金屬接墊、金屬凸塊或金屬柱。FISIP及/或SISIP的金屬線或連接線作為在多晶片封裝結構中的交互連接線，例如在邏輯驅器中的NVM IC晶片之非揮發記憶體單元的資料可經由FISIP及/或SISIP的金屬線或連接線傳輸至FPGA IC晶片的SRAM單元，用以配置FPGA IC晶片。該些IC晶片(如上述所揭露之晶片)以覆晶封裝方式接合至中介載板。一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片之間經由FISIP及/或SISIP的金屬線(或連接線)的互動、溝通和關係將於以下說明書中揭露。協同或支援IC晶片(保密或安全IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片及/或IAC晶片)中的協同或支援電路經由COIP多晶片封裝結構之FISIP及/或SISIP的金屬線(或連接線)耦接(或溝通)FPGA IC晶片的LUTs/多工器或可編程交互連接線，以執行某些功能及/或操作。
2D型式之邏輯驅動器的多晶片封裝結構，其具有多個IC晶片(如同上述的IC晶片)可依據晶片在交互連接線基板(Chip-On-Interconnection-Substrate (COIS)) 的覆晶封裝結構方式使用交互連接線基板(Interconnection Substrate (IS))設置在同一水平面上，其中IS包括：(i)印刷電路板(Printed Circuit Board (PCB))或球柵陣列封裝(Ball Grid Array (BGA))板的一交互連接線基板(ISPB)，及(ii)嵌合在ISPB中的一矽型細交互連接線橋(silicon Fineline Interconnection Bridges (FIB))。此FIB係用作為封裝在IS上之多個IC晶片之間的高速及高密度交互連接線。FIBs包括在FIBs基板上的第一交互連接線結構(First Interconnection Schemes on the substrates of FIBs (FISIB))及/或在FIBs基板上的第二交互連接線結構(First Interconnection Schemes on the substrates of FIBs (SISIB))，FISIB係經由如上述中介載板上形成FISIP之鑲嵌電鍍銅製程形成，而SISIB係經由如上述中介載板上形成SISIP之壓花電鍍銅製程(embossing copper electroplating process)形成。FISIB的揭露、製程、說明及特性如上述中介載板上的FISIP之揭露說明，而使用在COIP邏輯驅動器中，而SISIB的揭露、製程、說明及特性如上述中介載板上的SISIP之揭露說明，而使用在COIP邏輯驅動器中。FIBs係嵌合在ISPB中，ISPB係經由PCB或BGA的製程所形成，例如使用層壓絕緣介電層和銅箔的半加成技術。絕緣介電層可以是FR4(一種由編織玻璃纖維布和環氧樹脂粘合劑組成的複合材料)或BT (Bismaleimide Triazine Resin, 雙馬來酰亞胺三嗪樹脂)。
COIS封裝結構與COIP封裝結構相同，除了IS係用於取代中介載板，IS中的交互連接線結構包括ISPB及嵌合在ISPB中的FIB，其中FIB包括FISIB及/或SISIB，IS中的交互連接線結構的目的及功能與中介載板中的交互連接線結構(FISIP及/或SISIP)相同，也與上述在FOIT邏輯驅動器中的FISD之交互連接線結構的目的及功能相同，該些IC晶片(一個(或多個)標準大宗化FPGA IC晶片、一個(或多個)非揮發性記憶體(NVM) IC晶片及一個(或多個)協同或支援IC晶片)係以覆晶方式接合或封裝在IS上，在IC晶片上的微型銅柱或銲料凸塊接合至IS上的金屬接墊、金屬凸塊或金屬柱。FIB中的FISIP及/或SISIP及/或(ii) ISPB的FISIP及/或SISIP之金屬線或連接線作為在多晶片封裝結構中的交互連接線，例如在邏輯驅器中的NVM IC晶片之非揮發記憶體單元的資料可經由FISIP及/或SISIP的金屬線或連接線傳輸至FPGA IC晶片的SRAM單元，用以配置FPGA IC晶片。該些IC晶片(如上述所揭露之晶片)以覆晶封裝方式接合至IS。一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片之間經由FISIB及/或SISIB的金屬線(或連接線)及/或經由ISPB中的交互連接線結構的互動、溝通和關係將於以下說明書中揭露。該些IC晶片可被封裝及接合至IS上。協同或支援IC晶片(保密或安全IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片及/或IAC晶片)中的協同或支援電路經由FIB多晶片封裝結構之FISIB及/或SISIB的金屬線(或連接線)及/或COIS多晶片封裝結構之PCB板或BGA板中的交互連接線結構耦接(或溝通)FPGA IC晶片的LUTs/多工器或可編程交互連接線，以執行某些功能及/或操作。
3D型式之邏輯驅動器的多晶片封裝結構，其邏輯驅動器具有多個IC晶片(如同上述的IC晶片)垂直地堆疊至少2層，3D型式多晶片封裝結構經由以下方式堆疊：(1)裸晶型式的IC晶片，或(ii)IC晶片封裝經由FOIT技術(如以下所露之說明)設置位在另一封裝結構上，其中FOIT封裝結構包括多個聚合物穿孔連接線(Through-Polymer-Vias (TPVs))在灌模化合物中，在3D型式的邏輯驅動器中，一個(或多個)FPGA IC晶片可封裝在第一FOIT封裝結構中，而一個(或多個)NVM IC晶片及一個(或多個)協同或支援IC晶片可堆疊在第一FOIT封裝結構的上或上方，其中一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片可以是祼晶型式或是一封裝型式，其中封裝型式例如包括TSOP(依據導線框架的薄型小外形封裝)、BGA封裝(依據導線接合或覆晶接合在一BGA基板上)或一第二FOIT封裝結構。在多晶片邏輯驅動器中，一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片可經由在第一FOIT封裝結構中的TPVs及金屬線(或連接線)耦接或連接至第一FOIT封裝結構(其包括一個(或多個)FPGA IC晶片)。例如，在邏輯驅器中的NVM IC晶片之非揮發記憶體單元的資料可經由在第一FOIT封裝結構中的FISD之TPVs及金屬線或連接線傳輸至FPGA IC晶片的SRAM單元，用以配置FPGA IC晶片。在3D垂直堆疊多晶片封裝結構中之該些IC晶片(如上述所揭露之晶片)以覆晶封裝方式接合至中介載板。一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片之間經由FISD的TPVs及金屬線(或連接線)的互動、溝通和關係將於以下說明書中揭露。協同或支援IC晶片(保密或安全IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片及/或IAC晶片)中的協同或支援電路經由COIP多晶片封裝結構之FISD的TPVs及金屬線(或連接線)耦接(或溝通)FPGA IC晶片的LUTs/多工器或可編程交互連接線，以執行某些功能及/或操作。
或者，FOIT封裝結構更可包括一邏輯驅動器的背面交互連接線結構(Backside Interconnection Scheme of the logic Drive (BISD))位在一個(或多個)FPGA IC晶片的背面，其中FISD係位在一個(或多個)FPGA IC晶片的正面側(具有電晶體的那側)，BISD包括1至4層的交互連接線層及一絕緣介電層(例如聚酰亞胺)介於二相鄰交互連接線層之間，形成BISD的方法及揭露說明與FISD相同。在多晶片邏輯驅動器中，一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片可經由在FOIT封裝結構中的BISD的金屬線(或連接線)、FISD的TPVs及金屬線(或連接線)耦接或連接至FOIT封裝結構(其包括一個(或多個)FPGA IC晶片)。例如，在邏輯驅器中的NVM IC晶片之非揮發記憶體單元的資料可經由在FOIT封裝結構中的BISD的金屬線(或連接線)、FISD之TPVs及金屬線或連接線傳輸至FPGA IC晶片的SRAM單元，用以配置FPGA IC晶片。在3D垂直堆疊多晶片封裝結構中之該些IC晶片(如上述所揭露之晶片)以覆晶封裝方式接合至中介載板。一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片之間經由BISD的金屬線(或連接線)、FISD的TPVs及金屬線(或連接線)的互動、溝通和關係將於以下說明書中揭露。協同或支援IC晶片(保密或安全IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片及/或IAC晶片)中的協同或支援電路經由COIP多晶片封裝結構之BISD的金屬線(或連接線)、FISD的TPVs及金屬線(或連接線)耦接(或溝通)FPGA IC晶片的LUTs/多工器或可編程交互連接線，以執行某些功能及/或操作。
3D型式之邏輯驅動器的多晶片封裝結構(如同上述的說明及揭露)，其邏輯驅動器具有多個IC晶片垂直地堆疊至少2層，3D型式多晶片封裝結構經由以下方式堆疊：(i)裸晶型式的IC晶片，或(ii)IC晶片封裝經由FOIT技術(如以下所露之說明)設置位在另一封裝結構上，其中FOIT封裝結構包括多個聚合物穿孔連接線(Through-Polymer-Vias (TPVs))在灌模化合物中，在3D型式的邏輯驅動器中，一個(或多個)NVM IC晶片及一個(或多個)協同或支援IC晶片可封裝在一第一FOIT封裝結構中，而一個(或多個) FPGA IC晶片可堆疊在第一FOIT封裝結構上或上方，其中一個(或多個) FPGA IC晶片可以是祼晶型式或是一封裝型式(例如是一第二FOIT封裝結構)，在第一FOIT封裝結構中的一個(或多個)NVM IC晶片及一個(或多個)協同或支援IC晶片的正面具有電晶體朝上，而一個(或多個) FPGA IC晶片具有電晶體的正面側朝下(朝向第一FOIT封裝結構)，一個(或多個)NVM IC晶片及一個(或多個)協同或支援IC晶片可包括TSVs位在其矽基板中，第一FOIT封裝結構包括TPVs位在其灌模化合物或聚合物中，FISD位在其頂部而BISD位在其底部。或者，FISD可被省略。在第一FOIT封裝結構中的一個(或多個)NVM IC晶片及一個(或多個)協同或支援IC晶片可耦接或連接至一個(或多個) FPGA IC晶片(以裸晶型式或封裝型式)，一個(或多個) FPGA IC晶片可以覆晶方式接合(使用銲料接合、熱壓接合或氧化物至氧化物-金屬至金屬直接接合等方)在第一FOIT封裝結構上。一個(或多個)協同或支援IC晶片(保密或安全IC晶片、I/O或控制晶片、硬核IC晶片、電源管理IC晶片及/或IAC晶片)中的協同或支援電路經由介於第一FOIT封裝結構與一個(或多個) FPGA IC晶片之間的金屬接點耦接(或溝通)FPGA IC晶片的LUTs/多工器或可編程交互連接線，以執行某些功能及/或操作。用於一個(或多個) FPGA IC晶片及一個(或多個)協同或支援IC晶片的電源供應電壓或接地參考電壓可經由在第一FOIT封裝結構中的TPVs傳輸。
具有如上所述的一個(或多個)標準大宗化FPGA IC晶片、一個(或多個)非揮發性記憶體(NVM) IC晶片及一個(或多個)協同或支援IC晶片的FOIT封裝結構可使用一垂直矽型連接器(或電梯)(其具有TSVs在垂直矽型連接器之矽基板中)，垂直矽型連接器可在同一FOIT封裝結構中與其它的晶片設置在同一水平面上，在垂直矽型連接器之矽基板中的TSVs係用作為取代TPVs，在垂直矽型連接器之矽基板中的TSVs的功能與目的與在FOIT封裝結構中的灌模化合物或聚合物層中的TPVs(如上述的說明書及揭露)相同。
在3D型式中的邏輯驅動器之多晶片封裝結構包括多個IC晶片垂直地堆疊至少2層，多晶片封裝結構經由以下方式堆疊：(i)裸晶型式的IC晶片，或(ii)IC晶片封裝經由COIP覆晶封裝技術(如以下所露之說明)設置位在另一封裝結構上，在3D型式的邏輯驅動器中，一個(或多個)FPGA IC晶片可封裝在COIP封裝結構中，而一個(或多個)NVM IC晶片及一個(或多個)協同或支援IC晶片可堆疊在COIP封裝結構的上或上方，其中一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片可以是祼晶型式或是一封裝型式，其中封裝型式例如包括TSOP(依據導線框架的薄型小外形封裝)、BGA封裝(依據導線接合或覆晶接合在一BGA基板上)或FOIT封裝結構。COIP封裝結構包括一灌模化合物位在中介載板上方及在一個(或多個)FPGA IC晶片的側壁旁的空間中及/或介於二個FPGA IC晶片之間的空間中。TPVs位在灌模化合物中，在具有如上述的一個(或多個)FPGA IC晶片之3D型式的邏輯驅器(使用FOIT封裝結構)中的全部揭露、說明、目的及功能(包括BISD及具有TSVs的垂直矽型連接器)包括係應用在具有一個(或多個)FPGA IC晶片之3D型式的邏輯驅器(使用COIP封裝結構)中。
在3D型式中的邏輯驅動器之多晶片封裝結構包括多個IC晶片垂直地堆疊至少2層，多晶片封裝結構經由以下方式堆疊：(i)裸晶型式的IC晶片，或(ii)IC晶片封裝經由晶片位在交互連接線基板(Chip-On-Interconnection-Substrate, COIS)覆晶封裝技術(如以下所露之說明)設置位在另一封裝結構上，在3D型式的邏輯驅動器中，一個(或多個)FPGA IC晶片可封裝在COIS封裝結構中，而一個(或多個)NVM IC晶片及一個(或多個)協同或支援IC晶片可堆疊在COIS封裝結構的上或上方，其中一個(或多個)NVM IC晶片及一個(或多個) 協同或支援IC晶片可以是祼晶型式或是一封裝型式，其中封裝型式例如包括TSOP(依據導線框架的薄型小外形封裝)、BGA封裝(依據導線接合或覆晶接合在一BGA基板上)或FOIT封裝結構。COIS封裝結構包括一灌模化合物位在中介載板上方及在一個(或多個)FPGA IC晶片的側壁旁的空間中及/或介於二個FPGA IC晶片之間的空間中。TPVs位在灌模化合物中，在具有如上述的一個(或多個)FPGA IC晶片之3D型式的邏輯驅器(使用FOIT封裝結構)中的全部揭露、說明、目的及功能(包括BISD及具有TSVs的垂直矽型連接器)包括係應用在具有一個(或多個)FPGA IC晶片之3D型式的邏輯驅器(使用COIS封裝結構)中。
本發明另一方面提供形成3D垂直堆疊邏輯驅動器的多晶片封裝結構的方法，此多晶片封裝結構包括一個(或多個)FPGA IC晶片、一個(或多個)非揮發性記憶體(NVM) IC晶片及一個(或多個)協同或支援IC晶片，使用具有BISD及TPVs的單層封裝結構之堆疊的邏輯驅動器可使用以下製程步驟形成：(i)提供具有TPVs及BISD的第一單層封裝結構(可以是分開的單晶片型式或是晶圓或面板形式)，且位在其底部處的銅柱或銅凸塊或銲料凸塊朝下，而銅接墊位在其頂部；(ii)封裝結構在封裝結構(Package-On-Package (POP))以表面接合及/或覆晶封裝的方式進行堆疊封裝，提供一第二分離的單層封裝結構(也具有TPVs及BISD)位在第一單層封裝結構的頂部處。表面接合的製程與使用在元件封裝製程或封裝在PCB板上的表面接合技術(Surface-Mount Technology (SMT))類似，將第一印刷銲料、銲料膏或助銲劑形成在曝露銅墊的表面上(位在第一單層封裝結構的頂部處)，然後進行覆晶封裝，連接或耦接第二單層封裝結構的銅柱(或凸塊或銲料凸塊)至第一單層封裝結構的曝露銅墊上的銲料、銲料膏或助銲劑。執行覆晶封裝製程(其類似於使用在IC堆疊封裝技術中的封裝至封裝技術(Package-On-Package technology (POP))連接或耦接第二單層封裝結構的銅柱(或凸塊或銲料凸塊)至第一單層封裝結構的銅墊表面。第二單層封裝結構的銅柱(或凸塊或銲料凸塊)接合至第一單層封裝結構的銅墊的表面可垂直地位在第一單層封裝結構中的IC晶片之上方。一底部填充材料可填入第一單層封裝結構與第二單層封裝結構之間的間隙中。第三單層封裝結構(也具有TPV及BISD)可以覆晶方式連接或耦接第二單層封裝結構的曝露銅墊。在一應用中，第一單層封裝結構可包括一個(或多個)FPGA IC晶片，而第二單層封裝結構可包括一個(或多個)NVM IC晶片及第三單層封裝結構可包括一個(或多個)協助或支援IC晶片。在多晶片封裝邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)協助或支援IC晶片的目的、功能及說明如同上述所揭露之說明。在3D堆疊多晶片封裝邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)協助或支援IC晶片之間的互動、溝通和關係如同上述所揭露之說明。POP堆疊封裝製程可重複執行封裝更多的單層封裝結構(例如大於或等於n個單層封裝結構，其中n大於或等於2, 3, 4, 5, 6, 7, 8)形成堆疊型式邏輯驅動器。上述全部的單層封裝結構可依據上述揭露的FOIT、COIP或COIS封裝技術封裝，當第一單層封裝結構在分離形式時，其可封裝在一載體或基板上，例如是PCB板或BGA板，然後以載體或基板型式執行POP製程，形成堆疊型式邏輯驅動器。當第一單層封裝結構仍在晶圓或面板型式時，該晶圓或面板可直接地用作為載體或基板，以在晶圓或面板情況下執行POP堆疊製程，形成堆疊型式邏輯驅動器。然後該晶圓或面板可被切割或分離，而產生切割後的堆疊型式邏輯驅動器。
本發明另一方面提供2D或3D型式邏輯驅動器(多晶片封裝結構)，除了包括一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)協助或支援IC晶片，更包括一個(或多個)處理及/或計算IC晶片，例如是GPU (graphic-processing-unit) IC晶片、CPU (central-processing-unit) IC晶片、TPU (tensor-processing-unit) IC晶片、DPU (data-processing-unit) IC晶片、應用處理器單元(Application Processing Unit (APU))IC晶片、人工智能單元(Artificial Intilligent Unit (AIU)) IC晶片、機器學習單元(Machine Learning Unit (MLU)) IC晶片及或專用應用(Application Specific IC (ASIC) chip) IC晶片。在多晶片封裝邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)協助或支援IC晶片的目的、功能及說明如同上述所揭露之說明。
本發明另一方面提供2D或3D型式邏輯驅動器(多晶片封裝結構)，除了包括一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)協助或支援IC晶片，更包括高速、寬位元、高頻寬記憶體(HBM) SRAM或DRAM IC晶片，此HBM IC晶片具有一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K，在多晶片封裝邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)協助或支援IC晶片的目的、功能及說明如同上述所揭露之說明。
本發明另一方面提供一標準大宗化現場可編程IC(Field Programmable IC (FPIC))晶片(或小晶片，包括FGFPGA, CGRA 及/或CGFP IC晶片)用於標準大宗化邏輯驅動器中，該標準大宗化FPIC晶片(或小晶片) 使用在一先進半導體技術節點(或世代)進行設計或製造，例如先進於或等於20nm或10nm的技術，其依據製造半導體技術節點或世代，針對晶片尺寸及製造成本進行優化，標準大宗化FPIC晶片(或小晶片)的面積介於100 mm 2與9 mm 2之間、介於100 mm 2與9 mm 2之間、介於75 mm 2與16 mm 2之間、介於50mm 2與16 mm 2之間或介於25mm 2與9mm 2之間，在先進半導體技術節點(或世代)中的電晶體可以是FIN 場效應晶體管 (FINFET)、環柵場效應晶體管 (GAAFET)、絕緣體上矽上的 FINFET (FINFET SOI) 或絕緣體上矽上的 GAAFET (GAAFET SOI))等型式。標準大宗化FPGA IC晶片(或小晶片)可直接與在邏輯驅動器中的其它晶片(或小晶片)耦接或溝通，其I/O電路可只需要小型I/O驅動器或接收器及小型(或不需要)靜電放電 (Electrostatic Discharge , ESD)裝置。I/O驅動器的驅動能力、加載、輸出電容或I/O接收器的輸入電容可介於0.1皮法(pF)至2pF之間或介於0.1皮法(pF)至1pF之間，或小於2pF或1pF。ESD裝置的尺寸可介於0.05pF至2pF之間或介於0.05pF至1pF之間或小於n 2 pF, 1 pF或0.5 pF。例如，雙向(或三態)I/O接墊或電路可包括一ESD電路、接收器及驅動器且具有一輸入電容或輸出電容介於0.1 pF至2pF之間或介於0.1pF至1pF之間，或小於2pF或1pF。全部或大部分位於外界(沒有在標準大宗化FPIC晶片或小晶片中)的控制及I/O電路或單元(例如關閉邏輯驅動器I/O電路(off-logic-drive)，例如大型I/O電路，耦接(或溝通)邏輯驅動器之外的電路或元件)，但是位在封裝在同一邏輯驅動器中的另一個專用控制晶片、專用I/O晶片或專用控制及I/O晶片。標準大宗化FPGA IC晶片或小晶片中沒有(或極小)的區域面積用作為控制及I/O電路，例如小於15%, 10%, 5%, 2%, 1%, 0.5%或0.1%的區域面積作為控制及I/O電路，或是例如電晶體的總數量小於15%, 10%, 5%, 2%, 1%, 0.5%或0.1%作為控制及I/O電路，或標準大宗化FPIC晶片或小晶片的合部或大部分的區域面積用作為(i)邏輯區塊或元件包括邏輯閘極矩陣、運算或計算單元、查找表(LUTs)及多工器，及/或(ii)可編程交互連接線。例如，電晶體的總數量大於85%, 90%, 95%, 98%, 99%, 99.5%或99.9%用作為邏輯區塊、單元或元件及/或可編程交互連接線。本發明另一方面提供在多晶片封裝結構中的標準大宗化邏輯驅動器包括一個(或多個)FPIC晶片或小晶片及一個(或多個)非揮發性記憶體IC晶片用作為現場編程為不同應用所需的邏輯、運算或計算功能，其中每一FPIC晶片或小晶片為裸晶型式中在單一晶片或多晶片封裝結構中，每一標準大宗化FPIC晶片或小晶片具有標準共同的特徵、特性、數量、功能或規格，例如：(1)電源供應電壓：此電壓可介於0.1伏特(V)至8V之間、介於0.1V至6V之間、介於0.1V至2.5V之間、介於0.1V至2V之間、介於0.1V至1.5V之間、介於0.1V至1V之間或介於0.1V至0.5V之間，或小於2V、1V或0.5V；(2)I/O接墊的布局、位置、數量及功能。因此，FPIC晶片(或小晶片)係為標準大宗化的IC晶片或小晶片，FPIC晶片(或小晶片)的數量可減少至一小量，因此，使用一先進半導體節點(或世代)技術製造FPIC晶片(或小晶片)所需的昂貴光罩組之數量可被減少至一少量，例如數量減少至介於1至5組之間或減少至1至3組之間，一次性工程費用(NRE)及生產費用因此大大降低，在先進的半導體節點(或世代)中，只有少數設計和產品，製造技術可以針對少數晶片設計或產品進行調整或優化，從而實現非常高的製造晶片產量。這類似於當前先進的標準商品 DRAM 或 NAND 閃存的設計和生產。 此外，晶片庫存管理變得簡單、高效和有效； 因此，導致更短的 FPIC 晶片(或小晶片)交付時間並變得非常具有成本效益。
本發明另一方面提供依據方法、演算法及/或架構建構的標準通用商品系統、裝置或邏輯裝置，以優化其在 2D 或 3D 多晶片封裝結構中的性能，其中2D 或 3D 多晶片封裝結構如上述揭露說明，且包括一個(或多個)標準大宗化的FPIC晶片(或小晶片)、一個(或多個)NVM IC晶片、一個(或多個)記憶體IC晶片或多晶片封裝(SRAM, DRAM, HBM)、一個(或多個)協助或支援IC晶片(如上述揭露說明)及/或一個(或多個)運算及/或計算IC晶片。例如，GPU (graphic-processing-unit) IC晶片、CPU (central-processing-unit) IC晶片、TPU (tensor-processing-unit) IC晶片、DPU (data-processing-unit) IC晶片、應用處理器單元(Application Processing Unit (APU))IC晶片、人工智能單元(Artificial Intilligent Unit (AIU)) IC晶片、機器學習單元(Machine Learning Unit (MLU)) IC晶片及/或專用應用(Application Specific IC (ASIC)) IC晶片，其中FPIC晶片包括FGFPGA、CGRA及CGFP IC晶片(如上述上述揭露說明)。在2D 或 3D 多晶片封裝結構中的IC晶片(如上述上述揭露說明)可以是一低電源電壓的IC晶片，其電源供應電壓V dd小於或等於0.5 V, 0.4 V, 0.3 V或0.2 V，或介於0.1V至0.5V之間、介於0.1V至0.4V之間或介於0.1V至0.3V之間，其中IC晶片可使用等於或先進於10 nm 或 5 nm 的技術節點製造，例如使用10 nm, 7 nm, 5 nm, 3 nm或2 nm的技術節點製造，在一3D結構中的IC晶片之電晶體，例如鰭式場效電晶體(FINFET)或閘極全環電晶體(Gate-all-around，GAAFET)，其所具有一閾值電壓(threshold voltage)(當汲極電壓為 Vdd 時，汲極電流為 30納安時之定義)可等於或小於0.4 V, 0.3 V或0.2V，或是介於0.1至0.4V之間、介於0.1至0.3V之間、介於0.1至0.2V之間。因為FINFET或GAAFET電晶體的閾值電壓很低，因此FINFET或GAAFET電晶體具有低電源供應電壓V dd，FINFET 或 GAAFET 的低閾值電壓是由於：(i)足夠大的效通道寬度(effective channel width (W eff))，在FINFET電晶體中，W eff= W + 2H，其中W為FET電晶體的物理通道寬度(通道在突出的矽質FIN(鰭片)之中)，而H為凸出的矽質FIN的物理高度，在GAAFET電晶體中，W eff= 2λ(W +T)，其中λ為通道層的數目，其每一通道層被一閘極氧化物包圍且一閘極材料位在該閘極氧化物上，W為每一通道層的物理通道寬度而T為每一通道層的物理厚度。低耗能IC晶片具有低的電源供應電壓提供了在同一平面(2D)或堆疊型式(3D)封裝結構中，以小面積或小體積多晶片封裝結構的可能性。具有低的電源供應電壓的低耗能IC晶片適用於 3D多晶片封裝結構中，其中IC晶片的背面沒有被曝露而用於貼合至一散熱鰭片或導熱片，以便於將IC晶片之熱能移除。例如，在一多晶片封裝結構中，具有低電源供應電壓V dd的FPIC, CPU, GPU/DPU, APU, ASIC或logic IC晶片被夾在兩個組件之間，且具有一交互連接線結構或元件(例如是在COIP多晶片封裝結構中的中介載板、在FOIT封裝結構中的FISD或BGA板)位在多晶片封裝結構的底部，且其它的IC晶片或封裝結構(例如SRAM, NVM, DRAM, HBM, 邏輯晶片, ASIC晶片或協助或支援IC晶片)位在多晶片封裝結構的頂部處上或上方，在多晶片封裝結構中沒有空間去增加或插入一散熱鰭片或導熱片位在FPIC, CPU, GPU/DPU, APU, ASIC或logic IC晶片與交互連接線結構或元件之間或下方，或是位於FPIC, CPU, GPU/DPU, APU, ASIC或logic IC晶片與其它的IC晶片或封裝結構之間或上方。
通常，供應商可以重新設計IC晶片(在2D或3D多晶片封裝結構中，如上述所揭露內容)的電子電路(硬體)去升級或改進電子裝置的功能或性能。例如，現有的智慧型手機供應商可以每一年重新設計或販賣一個新的硬體，以升級或改進智慧型手機的功能或性能。這樣一來，將使用一年的硬體裝置丟棄並更換為新硬體是不環保的。在本專利的揭露中，通過將在2D或3D多晶片封裝結構中的FPIC晶片(包括FGFPGA, CGRA及CGFP IC晶片)的現場可編程電路(或經由在邏輯晶片(例如APU晶片、ASIC晶片及/或CPU晶片)中的嵌入的現場可編程電路)可以實現功能和性能的升級與提升，其中現場可編程電路如上述所揭露之內容，其包括現場可編程邏輯電路(LUTs及多工器)及可編程交互連接線(開關)，硬體電可以通過現場可編程電路的軟體配置來改變或修改，而沒有改變智慧型手機的硬體，現場可編程電路提供了一種方法去升級與提升智慧型手機的表現/性能，經由使用可編程的配置或重配置軟體去定義或重新定義而改變智慧型手機中的IC晶片中現場可編程電路的硬體，因而延長智慧型手機的使用壽命。
本發明另一方面提供一晶片在晶片上(chip-on-chip)封裝結構，依據方法、演算法及/或架構使用在標准通用通用系統、設備或邏輯驅動器中，優化其在 2D 或 3D 多晶片封裝結構中的性能，其中晶片在晶片上(chip-on-chip)封裝結構包括一個(或多個)標準大宗化FPIC晶片、一個(或多個)NVM IC晶片(例如以下揭露說明書中之NAND快閃晶片、NOR快閃晶片、電阻式隨機存取(resistive random access memory (RRAM))記憶體IC晶片、鐵電隨機存取(ferroelectric-random-access-memory (FRAM))記憶體IC晶片及/或磁阻式隨機存取(magnetoresistive random-access-memory (MRAM)) IC晶片) 、一個(或多個)揮發性記憶體IC晶片(SRAM或DRAM IC晶片)、一個(或多個)協助或支援IC晶片及/或CPU晶片、GPU晶片、DPU晶片、數位訊號處理(DSP)晶片、TPU晶片、APU晶片及/或ASIC晶片，其中一個(或多個)標準大宗化FPIC晶片包括如上述所揭露之FGFPGA, CGRA及/或CGFP IC晶片，該晶片在晶片上(chip-on-chip)封裝結構經由混合接合(hybrid bonding)的製程將頂部晶片與底部晶片之銅接墊及氧化矽層接合在一起，其中頂部晶片與底部晶片可以是以下各種組合：(i) 一個(或多個)標準大宗化FPIC晶片位在底部，其它類型的晶片則位在頂部，其中其它類型的晶片包括一個(或多個)NVM IC晶片(如上述所揭露)、一個(或多個)揮發性記憶體IC晶片、一個(或多個)協助或支援IC晶片及/或CPU晶片及/或CPU晶片、GPU晶片、DPU晶片、DSP晶片、TPU晶片、APU晶片及/或ASIC晶片，(ii) 一個(或多個)標準大宗化FPIC晶片位在頂部，其它類型的晶片則位在底部，其中其它類型的晶片包括一個(或多個)NVM IC晶片(如上述所揭露)、一個(或多個)揮發性記憶體IC晶片、一個(或多個)協助或支援IC晶片及/或CPU晶片及/或CPU晶片、GPU晶片、DPU晶片、DSP晶片、TPU晶片、APU晶片及/或ASIC晶片，(iii) 一個(或多個)標準大宗化FPIC晶片及/或一個(或多個)運算及/或計算IC晶片位在底部，而其它類型的晶片則位在頂部，其中該運算及/或計算IC晶片包括CPU晶片及/或CPU晶片、GPU晶片、DPU晶片、DSP晶片、TPU晶片、APU晶片及/或ASIC晶片，其中其它類型的晶片包括一個(或多個)NVM IC晶片(如上述所揭露)、一個(或多個)揮發性記憶體IC晶片及/或一個(或多個)協助或支援IC晶片；(iv)一個(或多個)標準大宗化FPIC晶片及/或一個(或多個)運算及/或計算IC晶片位在頂部，而其它類型的晶片則位在底部，其中該運算及/或計算IC晶片包括CPU晶片及/或CPU晶片、GPU晶片、DPU晶片、DSP晶片、TPU晶片、APU晶片及/或ASIC晶片，其中其它類型的晶片包括一個(或多個)NVM IC晶片(如上述所揭露)、一個(或多個)揮發性記憶體IC晶片及/或一個(或多個)協助或支援IC晶片。
晶片在晶片上(chip-on-chip)封裝結構經由混合接合(hybrid bonding)的製程將底部晶片的銅接墊及氧化矽層接合頂部晶片的銅接墊及氧化矽層，用於混合接合之頂部晶片及底部晶片的每一銅接墊的尺寸(在水平方向上)小於5, 3, 1或0.5µm，或介於0.1µm至5µm、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間，用於混合接合之頂部晶片及底部晶片的每二相鄰銅接墊之間距小於10, 5, 2或1µm，或介於0.2µm至10µm之間、0.2µm至5µm之間、介於0.2µm至2µm之間或介於0.2µm至1µm之間。混合接合(hybrid bonding)的製程可在晶圓至晶圓級接合製程中將上面的晶圓(晶片在晶片上(chip-on-chip)封裝結構中的頂部的晶片)接合至下面的晶圓(晶片在晶片上(chip-on-chip)封裝結構中的底部的晶片)。或者，晶片在晶片上(chip-on-chip)封裝結構中的己分割/切割的頂部的晶片可以混合接合的方式接合至底部晶圓(其包括晶片在晶片上(chip-on-chip)封裝結構中的底部的晶片)。在此替換方案中，矽型垂直連接器(其具有TSVs在其矽基板中)也可被混合接合至下面晶圓(包括底部的晶片)上。每一底部晶片及頂部晶片包括一矽基板及TSVs及/或場氧化物通孔(through field-oxide vias (TFOVs))在矽基板中，其中矽基板的厚度小於20, 10, 5或3µm，或介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且TSVs及/或TFOVs具有一最小尺寸(在水平方向上)小於20, 10, 5, 1或0.1µm。
底部晶片可包括一電源供應/接地參考分配網路、平面或架構位在其底部，用於經由在矽基板中之TSVs及/或TFOVs輸送和分配電源供應/接地參考電壓/電流，頂部晶片的電源供應/接地參考電壓/電流也可來至於位在底部晶片之底部處的電源供應/接地參考分配網路、平面或架構。電源供應/接地參考分配網路、平面或架構可包括一電源供應層或平面、一接地參考層或平面及一電源供應/接地參考分配層，其每一個包括一黏著層及一銅層位在此黏著層上，去耦電容可使用電源供應層/平面及接地參考層/平面形成，以作為去耦電容的電極，其中具有高介電常數(例如，等於或大於3, 5, 10, 30, 50或100)的一絕緣介電層介於電源供應層或平面與接地參考層或平面之間，絕緣介電層之材質包括氧化矽、氮化矽、氧氮化物、矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯。晶片在晶片上(chip-on-chip)封裝結構包括一頂部交互連接線結構位在頂部晶片的背面上(或上方)，其中金屬接點、接墊、金屬柱或凸塊位在晶片在晶片上(chip-on-chip)封裝結構的頂部處。頂部與底部晶片的訊號可從位在晶片位在晶片上(chip-on-chip)封裝結構的頂部處的金屬接點、接墊、金屬柱或凸塊經由在矽型連接器中的TSVs或在頂部晶片的矽基板中的TSVs傳輸，及頂部與底部晶片的電源供應/接地參考電壓/電流可從晶片位在晶片上(chip-on-chip)封裝結構的底部處所傳遞。散熱片或導熱片可被黏貼在底部晶片的背面上，且散熱片或導熱片可具有一開口或孔洞，可供傳輸電源供應/接地參考電壓/電流通過，其中晶片位在晶片上(chip-on-chip)封裝結構的底部之金屬接墊、金屬柱或凸塊可垂直地位在散熱片或導熱片之開口(或孔洞)下方。或者，用於頂部或底部晶片的電源供應/接地參考電壓/電流可從位在晶片位在晶片上(chip-on-chip)封裝結構的頂部處的金屬接墊、金屬柱或凸塊經由在矽型連接器中的TSVs或在頂部晶片的矽基板中的TSVs所傳遞，在此情況下，散熱片或導熱片沒有孔洞可供傳輸電源供應/接地參考電壓/電流通過。
本發明另一方提供晶片在晶片上(chip-on-chip)封裝結構，依據方法、演算法及/或架構用於標準通用系統、設備或邏輯驅動器中，以優化其在 2D 或 3D 多晶片封裝結構中的性能，其中晶片在晶片上(chip-on-chip)封裝結構包括一個(或多個)標準大宗化FPIC晶片、一個(或多個)NVM IC晶片(例如以下揭露說明書中之NAND快閃晶片、NOR快閃晶片、RRAM IC晶片、FRAM IC晶片及/或MRAM IC晶片、一個(或多個)揮發性記憶體IC晶片(SRAM或DRAM IC晶片)，其中一個(或多個)標準大宗化FPIC晶片包括FGFPGA, CGRA 及/或 CGFP IC晶片(如上述揭露說明) 晶片上(chip-on-chip)封裝結構(包括結構及演算法的方式)如上述揭露及說明，其中底部及頂部晶片可以下列方式排列：(i)標準大宗化FPIC晶片位在其底部，(ii)一第一揮發性記憶體IC晶片(SRAM或DRAM)混合接合(hybrid bonded)在標準大宗化FPIC晶片上，(iii)一第二揮發性記憶體IC晶片(SRAM或DRAM) 混合接合(hybrid bonded)在第一揮發性記憶體IC晶片上，及/或(iv) NVM IC晶片(例如以下揭露說明書中之NAND快閃晶片、NOR快閃晶片、RRAM IC晶片、FRAM IC晶片及/或MRAM IC晶片)混合接合第二揮發性記憶體IC晶片(SRAM或DRAM)，可編程、可配置及可重配置電路(例如可編程、可配置及可重配置邏輯電路及/或可編程、可配置及可重配置交互連接線電路)現在拆分並劃分為兩個獨立的晶片，標準大宗化FPIC晶片及第一揮發性記憶體IC晶片(SRAM或DRAM)混合接合至標準大宗化FPIC晶片上，用於混合接合之標準大宗化FPIC晶片及第一揮發性記憶體IC晶片的每一銅接墊的尺寸(在水平方向上)小於5, 3, 1或0.5µm，或介於0.1µm至5µm、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間，用於混合接合之標準大宗化FPIC晶片及第一揮發性記憶體IC晶片的每二相鄰銅接墊之間距小於10, 5, 2或1µm，或介於0.2µm至10µm之間、0.2µm至5µm之間、介於0.2µm至2µm之間或介於0.2µm至1µm之間。每一第一揮發性記憶體IC晶片及標準大宗化FPIC晶片包括一矽基板及TSVs及/或場氧化物通孔(through field-oxide vias (TFOVs))在矽基板中，其中矽基板的厚度小於20, 10, 5或3µm，或介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且TSVs及/或TFOVs具有一最小尺寸(在水平方向上)小於20, 10, 5, 1或0.1µm。第一揮發性記憶體IC晶片包括記憶體單元，用以儲存可編程、可配置及可重配置資料或原始碼，用於執行編程、配置及重配置可編程、可配置及可重配置在同一晶片位在晶片上(COC)封裝結構中標準大宗化FPIC晶片上之可編程、可配置及可重配置及/或交互連接線電路，揮發性記體單元(SRAM或DRAM)的每一輸出點經由二者之間(標準大宗化FPIC晶片與第一揮發性記憶體IC晶片之間)的混合接合之銅接墊耦接同一晶片位在晶片上(COC)封裝結構中標準大宗化FPIC晶片上之可編程、可配置及可重配置及/或交互連接線電路的一輸入點，第二揮發性記憶體IC晶片(SRAM或DRAM)混合接合第一揮發性記憶體IC晶片可被作為在操作模式時標準大宗化FPIC晶片的配置快取記憶體，SRAM IC晶片可括6T SRAM單元。或者，可新增一第三揮發性記憶體IC晶片混合接合在第二揮發性記憶體IC晶片上(且位在NVM IC晶片下方)，以增加快取記憶體的密度或大小，NVM IC晶片(例如以下揭露說明書中之NAND快閃晶片、NOR快閃晶片、RRAM IC晶片、FRAM IC晶片及/或MRAM IC晶片)混合接合在第二揮發性記憶體IC晶片上，用於非揮發性的儲存及備份在第一揮發性記憶體IC晶片之揮發性單元中的可編程、可配置及可重配置資料或原始碼及/或在第二揮發性記憶體IC晶片之快取記憶體單元中的操作資料。
第一個例子，當標準大宗化FPIC晶片為FGFPGA IC晶片(如上述揭露說明)時，標準大宗化FPIC晶片包括：(i)可編程、可配置及可重配置交互連接線電路包括可配置開關，此可配置開關包括通過/不通過開關電路或交叉點開關(包括通過/不通過開關緩衝器及/或多工器)，及/或(ii) 可編程、可配置及可重配置交互連接線邏輯電路包括多工器及/或選擇電路。混合接合至標準大宗化FPIC晶片上的第一揮發性記憶體IC晶片可包括6T SRAM單元，用於儲存編程、配置及重配置資料或原始碼，經由二者之間(標準大宗化FPIC晶片與第一揮發性記憶體IC晶片之間)混合接合之銅接墊，執行編程、配置及重配置位在標準大宗化FPIC晶片上的通過/不通過開關電路或交叉點開關(包括通過/不通過開關緩衝器及/或多工器)及/或多工器及/或選擇電路，位在第一揮發性記憶體IC晶片上的6T SRAM單元可作為LUTs，用於儲存結果值或資料，而在標準大宗化FPIC晶片上的多工器及/或選擇電路從儲存在LUT中的儲存結果值或資料選擇一個，作為一邏輯操作的輸出。第二及/或第三揮發性記憶體IC晶片(SRAM或DRAM)、NVM IC晶片如上述揭露說明。
第二個例子，當標準大宗化FPIC晶片為CGRA IC晶片(如上述揭露說明)時，標準大宗化CGRA晶片包括：(i)巨量功能單元區塊、單元或元件(function unit blocks, cells or elements (FUBs))的矩陣，每一FUB包括：(a)一功能單元(function unit (FU))，(b)暫存器(register)或正反器(flip-flop)用於暫時地儲存運算或計算FU的輸出或結果，(c) 暫存器檔案，用於暫時地儲存、更新、回收或循環運算或計算FU的輸出或結果，作為位在FU輸入點處的輸入資料，(d) 程序計數器(program counter)用作為指令地址(instruction address)或地址指針(address pointer)，其中程序計數器包括在指令記憶體片段(section)中的指令之位址(位置)，及(ii) 可編程、可配置及可重配置交互連接線電路包括可配置開關，此可配置開關包括通過/不通過開關電路或交叉點開關(包括通過/不通過緩衝器及/或多工器)。第一揮發性記憶體IC晶片可包括指令記憶體片段，此指令記憶體片段包括多個揮發性記憶體單元(例如6T SRAM)，用於儲存編程軟體或原始碼，此編程軟體或原始碼包括用於FUs(如上述揭露說明)的操作指令，指令記憶體單元儲存數種編程軟體或原始碼，此編程軟體或原始碼包括在指令集(如後續說明書所揭露)中的操作指令，經由二者之間(標準大宗化FPIC晶片與第一揮發性記憶體IC晶片之間)混合接合之銅接墊，執行編程、配置或重配置標準大宗化FPIC晶片之FUBs中的FUs，使其用於各種的功能或應用，第二及/或第三揮發性記憶體IC晶片(SRAM或DRAM)、NVM IC晶片如上述揭露說明。
第二三個例子，當標準大宗化FPIC晶片為CGFP IC晶片(如上述揭露說明)時，標準大宗化CGFP晶片包括：(i)編程、配置或重配置之選擇電路，經由局部行與列之解碼器(local row and column decoders)，從儲存在CGLUT中的結果值或資料選擇一個作為一邏輯操作器的輸出資料，(ii) 可編程、可配置及可重配置交互連接線電路包括可配置開關，此可配置開關包括通過/不通過開關電路或交叉點開關(包括通過/不通過緩衝器及/或多工器)。第一揮發性記憶體IC晶片可包括：(i)以矩陣排列之多個雙端口SRAM單元(dual-port SRAM cells)(如後續說明書之揭露)，其具有多個行及列，(ii)一局部行解碼器及局部列解碼器，用於從位在CGLUT的位址處(x,y)之雙端口SRAM單元所儲存的資料選擇一組或一群結果值或資料，及(iii)全局行解碼器及合局列解碼器(如後續說明書之揭露)，在第一揮發性記憶體IC晶片上的雙端口SRAM單元更儲存編程、配置及/或重配置資料，以執行編程、配置及/或重配置多工器或選擇電路，在標準大宗化FPIC晶片上之編程、配置及/或重配置交互連接線電路(如上述說明書之揭露)，第二及/或第三揮發性記憶體IC晶片(SRAM或DRAM)、NVM IC晶片如上述揭露說明。
本發明另一方面提供多晶片封裝結構型式的標準大宗化邏輯驅動器，其包括一個(或多個) FPIC晶片(或小晶片)及一個(或多個)NVM IC晶片(或封裝結構)，經由現場編程的方式用於不同的演算法、架構及/或應用時所需的邏輯、計算及/或運算功能，其中儲存在一個(或多個)NVM IC晶片中的資料係用於執行配置同一多晶片封裝結構中之一個(或多個)FPIC晶片。在某些應用中，一個(或多個) FPIC晶片(或小晶片)可被封裝在一封裝結構中(在封裝於此多晶片封裝結構之前)，標準大宗化邏輯驅動器的使用類似於標準大宗化資料存儲設備或驅動器的使用，例如固態硬碟(或驅動器)、資料存儲軟盤、通用串行總線(USB) 閃存驅動器、USB驅動器、USB記憶棒、閃存盤或USB記憶體，但不同在於後者有記憶體功能用於資料儲存，而前者存儲用於處理和/或計算的邏輯功能。在2D型式的多晶片封裝結構中的IC晶片係設置在同一水平面上，而3D型式的多晶片封裝結構中的IC晶片係垂直地堆疊設置至少二層。或者，多晶片封裝結構中的IC晶片既設置在水平面(2D型式)又堆疊在垂直方向(3D型式)的型式。
本發明說明書中，當提到2D及3D型式的多晶片封裝結構時，包括本發明中公開的所有類型的多晶片封裝結構，其中一個(或多個) FPIC晶片可以是本發明所揭露的任一種型式，例如是：(i)FPIC晶片使用晶片上的SRAM單元，用於配置及/或重配置；(ii) FPIC晶片使用晶片上的NVM記憶體單元，用於配置及/或重配置；(iii) FPIC晶片使用晶片上的SRAM單元及晶片上的NVM記憶體單元，用於配置及/或重配置，其中晶片上的SRAM單元中之配置資料係從備份在晶片上的NVM記憶體單元中加載而來；(iv) FPIC晶片使用晶片外的SRAM單元(在同一多晶片封裝結構中，但分開單獨的SRAM晶片)，用於配置及/或重配置；(v) FPIC晶片使用同一多晶片封裝結構中，但分開單獨的NVM晶片之NVM記憶體單元，用於配置及/或重配置FPIC晶片之晶片上的SRAM單元，其中一個(或多個)NVM IC晶片可以包括NAND快閃記憶體單元、NOR快閃記憶體單元、RRAM 記憶體單元、FRAM 記憶體單元及/或MRAM 記憶體單元；(vi) FPIC晶片使用同一多晶片封裝結構中，但分開單獨的NVM晶片之NVM記憶體單元，用於配置及/或重配置同一多晶片封裝結構中一分開的SRAM晶片封裝結構之SRAM單元，其中一個(或多個)NVM IC晶片可以包括NAND快閃記憶體單元、NOR快閃記憶體單元、RRAM 記憶體單元、FRAM 記憶體單元及/或MRAM 記憶體單元。多晶片封裝結構(2D或3D型式)之標準大宗化邏輯驅動器更可包括一個(或多個)協助或支援(cooperating or supporting (CS)) IC晶片(如上述揭露說明)，及/或計算或運算IC晶片(其包括GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片)。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
現場可編程邏輯單元或元件的揭露說明
1. 第一型現場可編程邏輯單元或元件
第1A圖揭露本發明之實施例的第一型現場可編程邏輯單元或元件的方塊圖。如第1A圖所示，第一型現場可編程邏輯單元或元件(field programmable logic cell or element (LCE)) 2014(即現場可配置邏輯單元或元件)可配置以其輸入資料組(即A0及A1)執行邏輯操作，第一型LCE 2014(即邏輯閘或電路)可包括：(1)多個記憶體單元490(即配置編程記憶體(configuration-programming-memory (CPM))單元，每一CPM單元配置儲存或保留LUTs 210(即CPM資料)中的一個結果值或編程碼(即D0, D1, D2及D3中的一個)，及(2)一選擇電路211(例如多工器)耦接其記憶體單元490，以配置接收LUTs 210的結果值。在LCE單元2014中，選擇電路211可包括平行排列的一第一組二個輸入點及一第二組四個輸入點，其中該第一組二個輸入點用於其選擇電路211的一第一輸入資料組，此第一輸入資料組與第一型LCE之輸入資料組(即A0及A1)相關聯，而該第二組四個輸入點用於其選擇電路211的一第二輸入資料組(即D0, D1, D2及D3)，第二輸入資料組與儲存或保留在記憶體單元490中的LUT 210之結果值或編程碼相關聯。選擇電路211被配置來依據第一輸入資料組(即A0及A1)從選擇電路211之第二輸入資料組(即D0, D1, D2及D3)中選擇一資料輸入，作為選擇電路211之一資料輸出(即Dout)，作為第一型LCE2014的輸出資料。每一記憶體單元490可以是(1)揮發性記憶體單元(例如是SRAM單元)；(2)一非揮發性記憶體單元(例如是MRAM單元、RRAM單元或含有浮空閘極之記憶體單元)。
2. 第二型現場可編程邏輯單元或元件
第1B圖揭露本發明之實施例的第二型現場可編程邏輯單元或元件的方塊圖。如第1B圖所示，第二型LCE 2014可被配置，以執行其輸入資料組(即A0-A3)之邏輯操作，此第二型LCE 2014包括：(1) 二個邏輯閘或電路2031，每一個具有(i)一選擇電路(未繪示)(例如多工器)，其具有一第一組三個資料輸入分別耦接第二型LCE 2014之輸入資料組A0-A3的三個資料輸入A0-A2，及(ii)多個記憶體單元(即CPM單元)未繪示，用於分別儲存多個結果值(即CPM資料)，該記憶體單元耦接選擇電路的第二組資料輸入，其中二個邏輯閘或電路2031的每一記憶體單元可以是揮發性記憶體單元(例如SRAM單元)或非揮發性記憶體單元(例如MRAM單元、RRAM單元或含有浮空閘極之記憶體單元)，其中選擇電路可依據選擇電路的三個資料輸入中的第一組從第二組資料輸入中選擇一輸入資料，作為選擇電路的一資料輸出，(2)具有二位元資料輸入的一固定線加法單元(即全加法器)，每一個耦接至二個邏輯閘或電路2031中的一個之選擇電路的一資料輸出，其中固定線路之加法單元2016可被配置為將其進位式資料輸入(carry-in data input)耦接至第二型LCE 2014的資料輸入Cin，其係從前一級中另一個第二型LCE 2014之另一固定線路之加法單元2016的一攜帶式輸出資料輸出(即Cout)通過而產生一總合，並與固定線路之加法單元2016的二位元資料輸入相加，此加法總合作為固定線路之加法單元2016的一第一資料輸出，而以加法進行的固定線路之加法單元2016的一第二資料輸(即進位式資料輸出)耦接第二型LCE 2014之一資料輸出(即Cout)，其通過至下一級第二型LCE 2014之另一加法單元2016的一進位式資料輸入(即Cin)，(3)一多工器2032(即LUT選擇多工器)具有一第一組資料輸入及一第二組(二個)資料輸入，其中第一組資料輸入耦接至第二型LCE 2014的輸入資料組A0-A3之一資料輸入A3，而第二組資料輸入中的每一個耦接二個邏輯閘或電路2031中的一個之選擇電路的資料輸出，其中多工器2032可依據多工器2032第一組資料輸入，從第二組二個資料輸入中選擇一輸入資料作為多工器2032之一資料輸出，(4)一多工器2033(即加法選擇多工器(addition-selection multiplexer))具有在第一組資料輸入耦接至儲存在第二型LCE 2014中之記憶體單元(未繪示)的一編程碼，此記憶體單元可以係一揮發性記憶體單元(例如是SRAM單元)，或是係一非揮發性記憶體單元(例如MRAM單元、RRAM單元或含有浮空閘極之記憶體單元)，且一第二組二個資料輸入分別耦接固定線加法單元2016的第一資料輸出及多工器2032的資料輸出，其中多工器2033可依據多工器2033之第一組資料輸入，從多工器2033之第二組二個資料輸入中選擇一輸入資料作為多工器2033之一資料輸出，其可以是非同步的，(5)D型觸發器電路2034具有一第一資料輸入耦接多工器2033的資料輸出，以被登記或儲存於其中且一第二資料輸入耦接在一時脈匯流排2035上的一時脈訊號clk，其中D型觸發器電路2034可依據D型觸發器電路2034之第二資料輸入同步產生與D型觸發器電路2034之第一資料輸入相關聯的一資料輸出，其中D型觸發器電路2034之資料輸出可與時脈信號clk同步，及(6)一多工器2036(即同步選擇多工器)，其具有的一第一組資料輸入耦接第二型LCE 2014的一記憶體單元(未繪示)，此記憶體單元可以是一揮發性記憶體單元(例如是SRAM單元)，或是係一非揮發性記憶體單元(例如MRAM單元、RRAM單元或含有浮空閘極之記憶體單元)，且一第二組二個資料輸入分別耦接多工器2033的資料輸出及D型觸發器電路2034之資料輸出，其中多工器2036可依據多工器2036的第一組資料輸入從多工器2036的第二組二個資料輸入中選擇輸入資料作為多工器2036的一資料輸出(即Dout)，用於第二型LCE 2014的輸出資料。
3. 第三型現場可編程邏輯單元或元件
第1C圖揭露本發明之實施例的第三型現場可編程邏輯單元或元件的方塊圖。如第1B圖所示，第三型LCE 2014可被配置，以執行其輸入資料組(即A0-A3及Cin)之邏輯操作，此第三型LCE 2014包括一邏輯操作器或電路2037，其包括：(1)一選擇電路(未繪示)(例如多工器)，其具有一第一組資料輸入分別耦接第三型LCE 2014的輸入資料組之四位元資料輸入(即A0-A3)及第三型LCE 2014的輸入資料組之一攜帶式資料輸入(即Cin)；(2)一第一組記憶體單元(即CPM單元(未繪示))，用於儲存多個結果值(即CPM資料)，此第一組記憶體單元耦接選擇電路的第二組資料輸入，及(3)一第二組記憶體單元(即CPM單元(未繪示))，用於儲存多個結果值(即CPM資料)，此第二組記憶體單元耦接選擇電路的第三組資料輸入，其中邏輯操作器或電路2037之第一組及第二組記憶體單元可以是揮發性記憶體單元(例如SRAM單元)或非揮發性記憶體單元(例如MRAM單元、RRAM單元或含有浮空閘極之記憶體單元)，其中選擇電路被配置可依據選擇電路的第一組資料輸入從第二組資料輸入中選擇一輸入資料，作為選擇電路的一第一資料輸出，且依據選擇電路的第一組資料輸入從第三組資料輸入中選擇輸入資料，作為選擇電路的一第二資料輸出。例如，當邏輯操作器或電路2037執行一加法操作時，其邏輯操作器或電路2037可配置在前一級中從另一個第三型LCE2014的進位輸出資料輸出點Cout中獲取第三型LCE 2014之輸入資料組的進位式資料輸入(即Cin)產生總合，以增加第三型LCE 2014的輸入資料組之二位元數值(A0, A1)及第三型LCE 2014的輸入資料組之二位元數值(A2, A3)，作為選擇電路的第一個資料輸出的二個二位元數值(A0, A1)和(A2, A3)的加法之總和及選擇電路的第二個資料輸出的二個二位元數值(A0, A1)和(A2, A3)的加法進位，用於第三型LCE 2014的輸出資料之一進位輸出資料輸出(carry-out data output)，此進位輸出資料輸出與下一級的第三型LCE 2014之一進位資料輸入Cin相關聯。另一舉例，當邏輯操作器或電路2037執行一邏輯操作時，邏輯操作器或電路2037可被配置依據第三型LCE 2014之輸入資料組的四位元資料輸入(即A0-A3)從選擇電路的第二組資料輸入中選擇輸入資料，作為位在選擇電路的第一資料輸出處的邏輯操作的一資料輸出。
如第1C圖所示，第三型LCE 2014更可包括：(1)級聯電路(cascade circuit)2038提供具有邏輯閘極的一第一資料輸入(其與在第三型LCE 2014中的一資料輸入Cas_in相關聯)用於級聯資料，經由一個(或多個)硬線從前一階段中另一第三型LCE 2014的一資料輸出Cas_out傳輸且與邏輯運算器或電路2037的選擇電路之第一資料輸出相關聯的一第二資料輸入，其中級聯電路2038的邏輯閘可執行AND或OR邏輯操作在第一及第二資料輸入上，作為級聯電路2033的一資料輸出，其中級聯電路2038的資料輸出可以是非同步的，(2) D型觸發器電路2039的第一資料輸入耦接級聯電路2038的資料輸出以登或儲存於其中，且一第二資料輸入耦接在時脈匯流排2040的一時脈訊號，其中其D型觸發器電路2039可依據D型觸發器電路2039的第二資料輸入同步產生一資料輸出，而此資料輸出與D型觸發器電路2039之第一資料輸入相關聯，其中D型觸發器電路2039的資料輸出可與時脈訊號同步，(3)一設定/重置控制電路2041耦接D型觸發器電路2039以設定、重設定或不充電其D型觸發器電路2039，此設定、重設定或不充電係依據其設定/重設控制電路2041的二個資料輸入分別耦接第三型LCE 2014的二個資料輸入(F0及F1)，及(4)一時脈控制電路2042可經由時脈匯流排2040耦接D型觸發器電路2039，其中時脈控制電路2042配置依據時脈控制電路2042的二個資料輸入分別耦接第三型LCE 2014之二個資料輸入(即CLK0及CLK1)，以在一種模式中於時脈匯流排2040上產生時脈訊號。例如，時脈控制電路2042可依據第三型LCE 2014之資料輸入(即CLK0)被控制啟用或禁用，及在一模式中該時脈訊號可依據第三型LCE 2014之資料輸入(即CLK1)而被控制成相同的一參考時脈；在另一模式該時脈訊號可依據第三型LCE 2014的資料輸入(即CLK1)控制時脈信號反轉為參考時脈。
如第1C圖所示，第三型LCE 2014更可包括一多工器2043(即同步選擇多工器)，其所具有的第一組資料輸入耦接第三型LCE 2014的一記憶體單元(未繪示)，此記憶體單元可以是揮發性記憶體單元(例如SRAM單元)或非揮發性記憶體單元(例如MRAM單元、RRAM單元或含有浮空閘極之記憶體單元)，且其所具有的第二組資料輸入分別耦接級聯電路2038的資料輸出及D型觸發器電路2039之資料輸出，其中多工器2043可依據多工器2043的第一組資料輸入從多工器2043之第二組二個資料輸入選擇輸入資料，作為多工器2043的一資料輸出(即Dout)，用於第三型LCE 2014的輸出資料。第三型LCE 2014更可包括用於級聯資料的一資料輸出(即Cas_out)，耦接級聯電路2038的資料輸出，其中且第三型LCE 2014的資料輸出(即Cas_out)更可包括一資料輸出(即Cas_out)可經由一個(或多個)硬線至下級中另一第三型LCE 2014的資料輸入(即Cas_in)。
現場可編程開關單元的揭露說明
1. 第一型的現場可編程開關單元
第2A圖揭露本發明之實施例的第一型的現場可編程開關單元的方塊圖。請參見第15A圖，第一型可編程開關單元379(即現場可編程交互連接線(field-programmable interconnection (FPI)電路或可配置開關單元)被配置以控制本身多個節點(即N21及N22)的耦接，其包括：(1)包括N型金屬氧化物半導體(metal-oxide-semiconductor, MOS)電晶體222構成的一通過/不通過開關292、一P型MOS電晶體223並聯耦接該N型金屬氧化物半導體電晶體222，其中每一N型MOS電晶體222與P型MOS電晶體223可配置形成一通道位在第一型可編程開關單元379之二相對節點N21與節N22之間，該第一型可編程開關單元379分別耦接二個可編程交互連接線361，第一型可編程開關單元379包括一反相器533，其一輸入點耦接於N型MOS電晶體222之閘極端及一輸出點耦接P型MOS電晶體223的一閘極端，其中反相器533用以將位在反相器533的輸入點處的反相器533之一資料輸入予以反相，及(2)一記憶體單元362(即CPM單元)配置用於儲存或保留一編程碼(即CPM資料)於其中，其中記憶體單元362耦接通過/不通過開關292之反相器533的輸入點及耦接通過/不通過開關292之N型MOS電晶體222的閘極端。因此，通過/不通過開關292被配置依據通過/不通過開關292的一資料輸入(其與儲存或保留在記憶體單元362中的編程碼相關聯)來控制二個可編程交互連接線361之間的耦接。
2. 第二型的現場可編程開關單元
第2B圖為本發明實施例之經由一第二型可編程開關單元控制可編程交互連接線的線路示意圖。如第2B圖所示，第二型可編程開關單元379(即是FPI電路或可配置開關單元)用以配置為控制其多個節點(即節點N23-N26)之間的耦接，第二型可編程開關單元379包括以下：(1)四組記憶體單元362(即CPM單元)分別位在前、後、左及右側，其中每一組記憶體單元362配置以儲存或保留第一組及第二組編程碼(即CPM資料)，(2)四個選擇電路211(例如多工器)分別位在前、後、左及右側，其中每一選擇電路211依據位在第一組輸入點上的第一輸入資料組(其與儲存或保存在其中一組記憶體單元362中的第一組編程碼相關聯)，從位在第二組輸入點(三個輸入點中的第二組)上的第二輸入資料組中選擇一資料輸入作為位在一輸出點處的一資料輸出，及(2)四個通過/不通過開關292分別位在前、後、左及右側，其中每一通過/不通過開關292可具有一輸入點耦接至其中之一選擇電路211的該輸出點，用以依據與儲存或保存在其中之一組記憶體單元362中一第二組編程碼相關聯的一第一資料輸入，控制用於一第二資料輸入的輸入點(與其中之一選擇電路211之資料輸入相關聯)與用於一資料輸出的輸出點之間的耦接並且放大該第二資料輸入，作為輸出點處的資料輸出，而此資料輸出係為位在(第二型可編程開關單元379)四個節點N23, N24, N25及N26中的一處的其中之一資料輸出。每一選擇電路211的第二組三個輸入點中的每一個可耦接另二個選擇電路211的第二組三個輸入點中的其中之一且耦接其中之一通過/不通過開關292的輸出點，且其輸入點耦接其它個通過/不通過開關292的輸出點。因此每一選擇電路211可依據位在第一組輸入點處的第一輸入資料組(其與儲存或保留在四組記憶體單元362中一特定組中的第一組編程碼相關聯)，從位在第二組三個輸入點處的第二輸入資料組中選擇一資料輸入，分別耦接四個節點N23, N24, N25及N26中的三個至四個可編程交互連接線361中的三條(其分別延伸在四個不同方向)及一個通過/不通過開關292，選擇電路211的輸入點耦接每一通過/不通過開關292的輸出點，其可依據第一資料輸入(其與儲存或保留在四組記憶體單元362中的第二組編程碼相關聯)切換/開關，以通過第二資料輸入作為位在其它節點N23-N26處的資料輸出。例如，前一個選擇電路211可依據位在第一組輸入點處的第一輸入資料組(其與儲存或保存在四組中前側那組記憶體單元362的第一組編程碼相關聯)，從位在第二組三個輸入處的第二輸入資料組中選擇一資料輸入，耦接位在其左側、後側及右側的四個節點N23, N24, N25及N26中的三個節點N24, N25及N26，而四個通過/不通過開關292中的前側那個可依據第一資料輸入(其與儲存或保留在四組記憶體單元362中前側那個記憶體單元362中的第二組編程碼相關聯)切換/開關，以通過第二資料輸入作為位在節點N23-N26處中之其它節點N23的資料輸出。因此，資料從四個其中之一可編程交互連接線361分別耦接至四個節點N23, N24, N25及N26，經由第二型可編程開關單元379切換/開關，而通過至另一個、二個或三個可編程交互連接線361。每一記憶體單元362可以是(1)揮發性記憶體單元，例如是SRAM單元，或(2) 非揮發性記憶體單元例如是MRAM單元、RRAM單元件或含有浮動閘極記憶體單元。
半導體IC晶片的揭露說明
1. 第一型半導體IC晶片
第3A圖為本發明實施例第一類型半導體晶片的剖面示意圖。如第3A圖所示，此第一類型半導體晶片100包括(1)一半導體基板2，例如是矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵基板、矽鍺(SiGe)基板、矽鍺基板、絕緣層上覆矽(SOI) 基板，其在垂直方向上的厚度介於0.3μm至300μm之間或介於0.3μm至10μm之間；(2)複數半導體元件4位在半導體基板2上，此半導體元件4例如是平面型金屬氧化物半導體((MOS)電晶體、鰭式場效應電晶體(FINFET)、環柵場效應電晶體(GAAFET)或被動元件；(3)一第一晶片交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))20位在半導體基板2 (或晶片)表面上或含有電晶體層表面上，其中第一交互連接線結構20具有一或複數交互連接線金屬層6及一或複數絕緣介電層12，該交互連接線金屬層6耦接至半導體元件4且位在二層相鄰的絕緣介電層12之間或是該絕緣介電層12位在二層交互連接線金屬層6之間，其中每一交互連接線金屬層6的厚度介於0.1微米至2微米之間；(4)一保護層14位在第一晶片交互連接線結構(FISC) 20上方，其中複數開口14a位在其保護層14內，該些開口14a可對齊其晶片的最頂層之第一交互連接線結構(first interconnection scheme for a chip, FISC)20的複數金屬接墊；(5)第二晶片交互連接線結構(second interconnection scheme for a chip (SISC))29可選擇性地位在保護層14上，該第二晶片交互連接線結構(SISC) 29具有一或複數交互連接線金屬層27及一或複數聚合物層42(絕緣介電層)，其中該聚合物層42位在二層交互連接線金屬層27之間，其中每一交互連接線金屬層27的厚度介於3微米至5微米之間，該交互連接線金屬層27經由在保護層14內的該些開口14a耦接至FISC 20的最頂層交互連接線金屬層6，該聚合物層42可位在最底層的一交互連接線金屬層27的下方或是位在最底層的一交互連接線金屬層27的上方，其中位在最頂層聚合物層42中的該些開口42a可對齊其晶片的最頂層之第二交互連接線結構(second interconnection scheme for a chip (SISC))29的複數金屬接墊，其中SISC 29之每一交互連接線金屬層27的厚度介於3至5微米之間；及 (6)複數微型金屬接墊、金屬凸塊或金屬柱34在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有SISC 29時，該些微型金屬接墊、金屬凸塊或金屬柱34則位在FISC 20的最頂層交互連接線金屬層6上。
在以下說明書中用於FPGA IC晶片(或小晶片)之第一型半導體IC晶片100中，其半導體元件4可提供具有：(1)一第一組(或群)LCEs 2014(如第1A圖至第1C圖中所示的第一、第二及第三型LCEs 2014中的任一型)被設置在第一型半導體IC晶片100中，及(2)第二組(或群)現場可編程開關單元379(如第2A圖及第2B圖中所示的第一型及第二型現場可編程開關單元379中的任一型)被設置在第一型半導體IC晶片100中。
如第3A圖所示，在第一型半導體晶片100中，該第一晶片交互連接線結構(FISC) 20的每一交互連接線金屬層6可包括：(1)一銅層24，此銅層24低的部分位在其中之一低的絕緣介電層12的開口內，此絕緣介電層12例如是厚度介於2奈米(nm)至200nm之間的氧化碳矽(SiOC)層，絕緣介電層12高的部分位在其中之一低的絕緣介電層12上且絕緣介電層12高的部分的厚度介於3nm至500nm之間，而且銅層24也位在其中之一高的絕緣介電層12中的開口內；(2)一黏著層18位在該銅層24每一低的部分的側壁及底部上，以及位在該銅層24每一高的部分的側壁及底部上，此黏著層18的材質例如是鈦或氮化鈦且其厚度介於1nm至50nm之間；及(3)一種子層22位在該銅層24與該黏著層18之間，該其中種子層22的材質例如是銅。該銅層24具有一上表面大致上與其中之一高的絕緣介電層12的上表面共平面。該FISC 20的每一交互連接線金屬層6可圖案為金屬線或跡線，其厚度例如介於0.05µm至2µm之間、介於0.05µm至1µm之間、介於0.1µm至2µm之間、介於0.05µm至1µm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度薄於5nm, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm或1,000 nm，且其寬度例如介於3nm至1000nm之間、介於0.05µm至1µm之間或介於10nm至500nm之間，或寬度窄於5 nm, 10 nm, 20 nm, 30 nm, 70 nm, 100 nm, 300 nm, 500 nm或1,000 nm。或者，FISC 20的每一交互連接線金屬層6之金屬線(或連接線)可具有厚度介於0.05µm至1µm之間的銅層24，FISC 20的每一絕緣介電層12(由氧化矽或碳氧化矽形成)之厚度例如介於0.1至2µm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度小於5nm, 10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm或1,000 nm。或者，FISC 20的最頂層交互連接線金屬層6具有厚度介於1µm至5µm之間的一鋁層。
如第3A圖所示，對於第一型半導體IC晶片100，該保護層14包括/包括一氮化矽層、一氮氧化矽(SiON)層或一碳氧化矽(SiCN)層，此保護層14的厚度例如是大於0.3微米(µm)，或是聚合物層的厚度介於1μm至10μm之間，保護層14用於保護半導體元件4及交互連接線金屬層6免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。在該保護層14內的每一開口14a的橫向尺寸(由上視圖量測)介於0.5µm至20µm之間。
如第3A圖所示，對於第一型半導體IC晶片100，該SISC 29的每一交互連接線金屬層27可包括：(1)厚度介於0.3µm至20µm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分(厚度介於0.2µm至20µm之間、介於0.2µm至5µm之間或介於0.3µm至20µm之間)位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3µm至20µm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。該SISC 29的每一交互連接線金屬層27可圖案為金屬線或跡線，其厚度例如介於0.2µm至20µm之間、介於0.2µm至5µm之間、介於0.3至20µm之間、介於0.5nm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm，其中SISC 29的每一交互連接線金屬層27之金屬線(或連接線)具有厚度(垂直方向上)介於0.2µm至5µm之間的銅層40，，且其寬度例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或寬度寬於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm，SISC 29的每一聚合物層42的厚度介於0.3至20µm之間、介於0.5nm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間，或厚度大於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm。SISC 29的交互連接線金屬層27與FISC 20的交互連接線金屬層6之組成可形成如第2A圖及第2B圖中任一可編程交互連接線361。
如第3A圖所示，對於第一型半導體晶片100，每一微型金屬接墊、金屬凸塊或金屬柱34具有數種型式，如第3A圖所示之第一微型金屬接墊、金屬凸塊或金屬柱34可包括：(1)厚度介於1nm至50nm之間且材質為鈦或氮化鈦的一黏著層26a位在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC) 29時，該黏著層26a則會位在FISC 20的最頂層交互連接線金屬層6上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；以及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。
或者，第二型微型金屬接墊、金屬凸塊或金屬柱34可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括一含錫金屬的銲料頂層位在該銅層32上，此銲料層33(未繪示在其它的圖示中)的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。
或者，第三型微型金屬接墊、金屬凸塊或金屬柱34可以是一種熱壓合凸塊，在第一微型金屬接墊、金屬凸塊或金屬柱34中，其包括如上述的該黏著層26a及該種子層26b，另外還包括：(1)一銅層位在第三型微型金屬接墊、金屬凸塊或金屬柱34之該種子層26b上，此銅層的厚度係介於2微米至20微米之間，例如為3微米，而該銅層的最大橫向(例如為圓形的直徑)尺寸w3係介於1微米至15微米之間，例如為3微米，及(2)一銲料層位在第三型微型金屬接墊、金屬凸塊或金屬柱34之銅層上，此銲料層係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所構成，且其厚度係介於1微米至15微米之間，例如為2微米，而該銲料層的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米。第三型微型金屬接墊、金屬凸塊或金屬柱34分別地形成在多個金屬接墊上，其中該些金屬接墊係由第二晶片交互連接線結構(SISC) 29之最上層的交互連接線金屬層27所構成，當未形成第二晶片交互連接線結構(SISC) 29時，該些金屬接墊係由第一晶片交互連接線結構(FISC) 20之最上層的交互連接線金屬層6所構成，其中每一金屬接墊的厚度介於1µm至10µm之間或介於2µm至10µm之間，且最大橫向(例如為圓形的直徑)尺寸w1係介於1微米至15微米之間，例如為5微米，二相鄰第三型微型金屬接墊、金屬凸塊或金屬柱34之間距介於3µm至20µm之間。
或者，第四型微型金屬接墊、金屬凸塊或金屬柱34可以是熱壓式接墊(thermal compression pads)，每一第四型微型金屬接墊、金屬凸塊或金屬柱34包括上述第一型微型金屬接墊、金屬凸塊或金屬柱34中之黏著層26a及種子層26b，且更包括：(1)厚度介於1µm至10µm之間或介於2µm至10µm之間的一銅層位在第四型微型金屬接墊、金屬凸塊或金屬柱34種子層26b上，且最大橫向(例如為圓形的直徑)尺寸w2係介於1微米至15微米之間，例如為5微米，(2) 且由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所形成的金屬層(蓋)或銲料層位在第四型微型金屬接墊、金屬凸塊或金屬柱34之銅層上，其金屬層(蓋)或銲料層厚度介於0.1µm至5µm之間，例如是1µm，二相鄰第四型微型金屬接墊、金屬凸塊或金屬柱34的間距介於3µm至20µm之間。
2. 第二型半導體IC晶片
第3B圖為本發明實施例第二型半導體IC晶片結構之剖面示意圖，如第3B圖所示，第二型半導體晶片與第3A圖中的第一型半導體IC晶片具有相似的結構，第3A圖與第3B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第3B圖中所示的元件的揭露內容可以參考第3A圖中所示的元件的揭露內容，其中第一型半導體IC晶片與第二型半導體IC晶片的結構不同點在於第二型半導體IC晶片更包括複數矽穿孔栓塞/連接線(through silicon vias (TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4，每一TSV157可具有深度介於30 µm至200 µm之間及具有最大橫向尺寸(例如是直徑)介於2 µm至20 µm之間或是介於4 µm至10 µm之間。在某些案例中，在第二型半導體IC晶片100中，每一TSV 157可穿過位在半導體基板2頂部表面上的場氧化物層，因此可稱為場氧化物層穿孔(through field-oxide via (TFOV))。
如第3B圖示，第二型半導體晶片100的每一TSV 157可包括(1)位在第二型半導體IC晶片100之半導體基板2中的一電鍍銅層，其深度(或厚度)例如介於0.3µm至200µm之間、介於0.3µm至10µm之間、介於30µm至200µm之間，且具有最大橫向尺寸(例如是直徑)介於0.05µm至20nm之間、介於0.05µm至0.5µm之間、介於4µm至10µm之間、介於2µm至20µm之間或介於4 µm至10 µm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO 2)層及/或CVD形成的氮化矽(Si 3N 4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
3. 第三型半導體IC晶片
第3C圖為本發明實施例中第三型半導體IC晶片的剖面示意圖，如第3C圖所示，第三型半導體IC晶片100具有與第3A圖中第一型半導體IC晶片相似的結構，在第3C圖中與第3A圖中相同的元件符號，其揭露內容可參考第3A圖中的揭露說明，第三型半導體IC晶片100與第一型半導體IC晶片100二者之間的差異在於第三型半導體IC晶片100具有第一型微型金屬接墊、金屬凸塊或金屬柱34位於頂部且一聚合物層257(即絕緣介電層)位在SISC 29之最頂部聚合物層42上(或者假如沒有SISC 29時，則位在保護層14上)，其中聚合物層257可水平地環繞每一第一型微型金屬接墊、金屬凸塊或金屬柱34且聚合物層257之上表面與第一型微型金屬接墊、金屬凸塊或金屬柱34的上表面共平面，其中聚合物層沒有延伸位在每一第一型微型金屬接墊、金屬凸塊或金屬柱34的上表面上方。
4. 第四型半導體IC晶片
第3D圖為本發明實施例中第四型半導體IC晶片的剖面示意圖，如第3D圖所示，第四型半導體IC晶片100具有與第3B圖中第二型半導體IC晶片相似的結構，在第3D圖中與第3A圖、第3B圖及第3C圖中相同的元件符號，其揭露內容可參考第3A圖、第3B圖及第3C圖中的揭露說明，第四型半導體IC晶片100與第二型半導體IC晶片100二者之間的差異在於第四型半導體IC晶片100具有第一型微型金屬接墊、金屬凸塊或金屬柱34位於頂部且一聚合物層257(即絕緣介電層)位在SISC 29之最頂部聚合物層42上(或者假如沒有SISC 29時，則位在保護層14上)，其中聚合物層257可水平地環繞每一第一型微型金屬接墊、金屬凸塊或金屬柱34且聚合物層257之上表面與第一型微型金屬接墊、金屬凸塊或金屬柱34的上表面共平面，其中聚合物層沒有延伸位在每一第一型微型金屬接墊、金屬凸塊或金屬柱34的上表面上方。
5. 第五型半導體IC晶片
第3E圖為本發明實施例第五型半導體IC晶片結構之剖面示意圖，如第3E圖所示，第五型半導體IC晶片與第3A圖中的第一型半導體IC晶片具有相似的結構，第3A圖與第3E圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第3E圖中所示的元件的揭露內容可以參考第3A圖中所示的元件的揭露內容，其中第一型半導體IC晶片與第五型半導體IC晶片的結構不同點在於第五型半導體IC晶片更具有(1)一絕緣接合層52位在主動側(active side)及位在FISC 20最頂層的絕緣介電層12上，及(2)複數金屬接墊6a位在主動側且位在FISC 20的最頂層交互連接線金屬層6上(而不是在SISC 29上)之絕緣接合層52內的複數開口52a中，在第3A圖中之該保護層14及微型金屬凸塊或金屬柱34，用於第五型半導體IC晶片100，其絕緣接合層52可包括厚度介於0.1µm至2µm之間的氧化矽層或氮氧化矽層，每一金屬接墊6a可包括：(1)厚度介於3nm至500nm之間的銅層24位在絕緣接合層52中的其中之一開口52a中，(2)厚度介於1nm至20nm之間的黏著層18(例如是鈦或氮化鈦)，其中位在每一金屬接墊6a的銅層24的底部及側壁上及位在FISC 20的最頂層交互連接線金屬層6上，及(3)位在銅層24與每一金屬接墊6a的黏著層18之間的種子層22(例如銅)，其中每一金屬接墊6a(即銅層24)的上表面與絕緣接合層52的上表面共平面，即氧化矽層或氮氧化矽層的上表面。第五型半導體IC晶片之每一金屬接墊6a(在水平方向上)的尺寸可小於5, 3, 1或0.5µm，或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間，且第五型半導體IC晶片之二相鄰金屬接墊6a的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至2µm之間或介於0.2µm至1µm之間。
6. 第六型半導體IC晶片
第3F圖為本發明實施例第六型半導體IC晶片結構之剖面示意圖，如第3F圖所示，第六型半導體IC晶片與第3E圖中的第五型半導體IC晶片具有相似的結構，第3F圖與第3E圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第3F圖中所示的元件的揭露內容可以參考第3E圖中所示的元件的揭露內容，其中第五型半導體IC晶片與第六型半導體IC晶片的結構不同點在於第六型半導體IC晶片更包括複數矽穿孔栓塞/連接線(through silicon vias (TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4，每一TSV157可具有深度介於30 µm至20030 µm之間及具有最大橫向尺寸(例如是直徑)介於2 µm至20 µm之間或是介於4 µm至10 µm之間，每一TSV 157可具有如第3B圖中第二型半導體IC晶片100的TSV 157相同的揭露說明。
垂直穿孔(vertical-through-via , VTV)連接器的揭露說明
第4A圖至第4C圖揭露本發明之實施例的各種型式垂直穿孔(vertical-through-via , VTV)連接器的剖面示意圖。如第4A圖至第4C圖所示，第一、第二及第三型VTV連接器467中的每一型可以是一被動元件或裝置，即沒有任何的電晶體於其中，但可提供用於垂直方向上的連接，以傳輸訊號或電源供應電壓或接地參考電壓的傳輸。
1. 第一型VTV連接器
如第4A圖所示，第一型VTV連接器467可包括：(1)一半導體基板2，例如是矽基板，其中半導體基板2可替換成一玻璃基板；(2)一絕緣介電層12位在半導體基板2上，其中該絕緣介電層12可包括厚度介於0.1µm至2µm之間的一氧化矽層或氮氧化矽層，(3)位在半導體基板2中的複數TSVs 157，其中每一TSVs 157垂直地延伸穿過絕緣介電層12且其TSVs 157的上表面大致上與絕緣介電層12的上表面共平面，其中TSVs 157具有與第3B圖中第二型半導體IC晶片100之TSV 157相同的揭露說明，其中每一TSVs 157的深度介於30µm至200µm之間，且具有介於2µm至20µm之間或介於4µm至10µm之間的一最大橫向尺寸(例如是直徑或寬度)，(3)一保護層14可形成在該絕緣介電層12的上表面上，(4)一保護層14位在該絕緣介電層12的上表面上，其中該保護層14可包括一厚度大於0.3µm之一氮氧化矽層(silicon-nitride layer)，且可選擇性地形成一厚度介於1µm至5µm之間的一聚合物層(例如是聚酰亞胺)在該氮氧化矽層上，其中每一TSVs 157的電鍍銅層156具有一連接點位在該保護層14的複數開口14a中的其中之一個開口的底部，每一開口14a可具有介於0.5µm至20µm之間或介於20µm至200µm之間的一最大橫向尺寸(從上視圖視之)，及(5)複數微型金屬接墊、金屬凸塊或金屬柱34，其每一個位在其中之一TSVs 157的電鍍銅層156的連接點上，其中每一金屬接墊、金屬凸塊或金屬柱34可具有各種型式(即是第一、第二、第三及第四型)，其可具有與第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34相同的揭露說明，且可具有黏著層26a位在TSVs 157的電鍍銅層156的接觸點上及在保護層14上。
如第4A圖所示，在第一型VTV連接器467中，複數溝槽14b可形成在其保護層14中，以形成複數絕緣材質島(islands)14c介於二相鄰溝槽14b之間，每二相鄰第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34之間的間距WB p可介於20µm至150µm之間或介於40µm至100µm之間；及介於每二相鄰第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34之間的一空間WB sptsv，其係介於20µm至150µm之間或介於40µm至100µm之間，介於第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34的其中之一個與其VTV連接器的邊界之間的一距離WB sbt，此距離WB sbt可小於上述空間WB sptsv，且可選擇性地可以與其第一，第二，第三或第四類型的金屬接墊、金屬凸塊或金屬柱34中的所述一個的邊界對準/齊；或者，介於其邊界與其中之一第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34與其邊界之間的距離WB sbt，可小於50µm、40µm或30µm。
2. 第二型VTV連接器
如第4B圖所示，第二型VTV連接器467與第3B圖中的第二型半導體IC晶片100具有相似的結構，第3A圖、第3B圖與第4B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第4B圖中所示的元件的揭露內容可以參考第3A圖與第3B圖中所示的元件的揭露內容，其中此二者的差異在於第二型VTV連接器467係一種被動元件或裝置，沒有第3B圖所示第二型半導體IC晶片100之任何的電晶體、FISC 20與SISC 29於其中，更詳細說明為第二型VTV連接器467包括：(1)半導體基板2(例如矽基板)，其中半導體基板2可替換成一玻璃基板；(2)一絕緣介電層12位在半導體基板2上，其中該絕緣介電層12可包括厚度介於0.1µm至2µm之間的一氧化矽層或氮氧化矽層，(3)位在半導體基板2中的複數TSVs 157，其中每一TSVs 157垂直地延伸穿過絕緣介電層12且其TSVs 157的上表面大致上與絕緣介電層12的上表面共平面，其中TSVs 157具有與第3B圖中第二型半導體IC晶片100之TSV 157相同的揭露說明，其中每一TSVs 157的深度介於30µm至200µm之間，且具有介於2µm至20µm之間或介於4µm至10µm之間的一最大橫向尺寸(例如是直徑或寬度)，(4)一保護層14位在該絕緣介電層12的上表面上，其中該保護層14可包括一厚度大於0.3µm之一氮氧化矽層(silicon-nitride layer)，且可選擇性地形成一厚度介於1µm至5µm之間的一聚合物層(例如是聚酰亞胺)在該氮氧化矽層上，其中每一TSVs 157的電鍍銅層156具有一連接點位在該保護層14的複數開口14a中的其中之一個開口的底部，每一開口14a可具有介於0.5µm至20µm之間或介於20µm至200µm之間的一最大橫向尺寸(從上視圖視之)，及(5)複數微型金屬接墊、金屬凸塊或金屬柱34，其每一個位在其中之一TSVs 157的電鍍銅層156的連接點上，其中每一金屬接墊、金屬凸塊或金屬柱34具有與第3A圖中第一型金屬接墊、金屬凸塊或金屬柱34相同的揭露說明，且可具有黏著層26a位在TSVs 157的電鍍銅層156的接觸點上及在保護層14上，及(6)一聚合物層257(即絕緣介電層)位在保護層14上及頂部處，其中聚合物層257可水平地環繞每一金屬接墊、金屬凸塊或金屬柱34且具有一上表面與每一金屬接墊、金屬凸塊或金屬柱34的上表面呈共平面關係，其中聚合物層257沒有延伸位在每一金屬接墊、金屬凸塊或金屬柱34的上表面上。
如第4B圖所示，在第二型VTV連接器467中，複數溝槽14b可形成在其保護層14中，以形成複數絕緣材質島(islands)14c介於二相鄰溝槽14b之間，每二相鄰第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34之間的間距WB p可介於20µm至150µm之間或介於40µm至100µm之間；及介於每二相鄰第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34之間的一空間WB sptsv，其係介於20µm至150µm之間或介於40µm至100µm之間，介於第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34的其中之一個與其VTV連接器的邊界之間的一距離WB sbt，此距離WB sbt可小於上述空間WB sptsv，且可選擇性地可以與其第一，第二，第三或第四類型的金屬接墊、金屬凸塊或金屬柱34中的所述一個的邊界對準/齊；或者，介於其邊界與其中之一第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34與其邊界之間的距離WB sbt，可小於50µm、40µm或30µm。
3. 第三型VTV連接器
如第4C圖所示，第三型VTV連接器467與第4A圖中的第一型VTV連接器467具有相似的結構，在第4C圖中與第4A圖中相同的元件符號，其揭露內容可參考第4A圖中的揭露說明，第三型VTV連接器467與第一型VTV連接器467二者之間的差異在於第三型VTV連接器467沒有第4A圖中第一型VTV連接器467的保護層14及微型金屬凸塊或金屬連接墊34，另外，第三型VTV連接器467的絕緣介電層12可用作為絕緣接合層52(由厚度介於0.1µm至2µm之間的氧化矽層或氮氧化矽層所形成)。在第三型VTV連接器467中，絕緣接合層52的頂部表面與每一TSVs 157的上表面呈共平面關係。
如第4C圖所示，在第三型VTV連接器467中，介於二相鄰TSVs 157之間的間距W p可介於20µm至150µm之間或介於40µm至100µm之間，介於二相鄰之間的TSVs 157的空間W sptsv可介於20µm至150µm之間或介於40µm至100µm之間，第一型VTV連接器467的邊界與其中之一TSV 157之間的距離W sbt可小於50, 40或30µm。
現場可編程晶片位在晶片上(Chip-on-chip, 簡稱COC)模組或封裝結構
1. 第一型現場可編程COC模組或封裝結構
第5A圖揭露本發明之實施例的第一型COC模組的剖面示意圖。如第5A圖所示，第一型現場可編程COC封裝結構400可包括：(1)一第一FPGA IC晶片(或小晶片)200a，其可具有與第3E圖中第五型半導體IC晶片100的揭露說明，及(2)一第二FPGA IC晶片(或小晶片)200b(其可具有與第3B圖中第二型半導體IC晶片100的揭露說明)，位在第一FPGA IC晶片200a上方。在第一型現場可編程COC模組或封裝結構400中，第二型FPGA IC晶片200b的半導體基板2位在一底部側處具有一部分經由化學機械研磨(chemical-mechanical-polishing (CMP))或機械研磨的方式移除，然後第二FPGA IC晶片200b之半導體基板2的底部處可形成具有一絕緣接合層53(由氧化矽或氮氧化矽所形成)，其中第二FPGA IC晶片200b之絕緣接合層53的底部表面與第二FPGA IC晶片200b之每一TSVs 157的底部表面呈共平面關係，第二FPGA IC晶片200b可提供：(1) 絕緣接合層53(由氧化矽或氮氧化矽所形成)的底部表面黏貼且接觸第一FPGA IC晶片200a的絕緣接合層53(由氧化矽或氮氧化矽所形成)之上表面，及(2)TSVs 157的銅層156之底部表面接合且接觸第一FPGA IC晶片200a的金屬接墊6a之上表面。第二FPGA IC晶片200b之半導體基板2的厚度小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且第二FPGA IC晶片200b的每一TSVs 157的寬度(半徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs之銅層156(銅連接線(或穿孔, Via))的寬度(在水平方向上)介於0.05µm至0.5µm之間且在垂直方向上的厚度介於0.3µm至10µm之間。
如第5A圖所示，在第一型現場可編程COC封裝結構400中，每一第一FPGA IC晶片200a及第二FPGA IC晶片200b可具有在上述第1A圖至第1C圖中第一、第二及第三型LCE 2014中的任一型式的LCE 2014及具有上述第2A圖至第2B圖中第一及第二型現場可編程開關單元379中的任一型式的現場可編程開關單元379。
如第5A圖所示，第一型現場可編程COC模組或封裝結構400的第一種案例，用於實現第1A圖中第一型細粒度(fined-grained)可編程LCE 2014，記憶體單元490可設置在第一現場可編程IC晶片200a及第二現場可編程IC晶片200b中的任一種之中，而選擇電路211可設置在其它的第一現場可編程IC晶片200a及第二現場可編程IC晶片200b中，每一記憶體單元490可經由第一現場可編程IC晶片200a的一金屬接墊6a及第二現場可編程IC晶片200b的一TSV耦接一選擇電路211。
如第5A圖所示，第一型現場可編程COC模組或封裝結構400的第二種案例，用於實現粗顆粒可重配置(Coarse-Grained reconfigurable, CGR)單元，一功能單元(FU)包括多個硬核於其中，例如DSP片段、GPU硬核、DPU硬核、MCU硬核、多工器硬核、加法器硬核、乘法硬核、算術邏輯單元 (ALU) 硬核、移位電路硬核、比較電路硬核、浮點計算硬核、寄存器或觸發器硬核和/或 I/O 接口硬核可設置在其第一半導體IC晶片200a及第二半導體IC晶片200b 中的任一個之中。暫存器方塊(registering block)中具有多個暫存器或D型觸發器電路(flip-flop circuits)，每一暫存器方塊用於暫存或暫時儲存資料(此資料與FU的資料輸出相關聯)於其中，該些暫存器方塊可設置在第一半導體IC晶片200a及第二半導體IC晶片200b中的任一種中，程式計數器(program counter (PC))，即指令指標(instruction pointer)，其具有多個指令位址暫存器，暫時地儲存多個指令位址於其中，以指出在一程式序列中FU的一個(或多個)算術邏輯單元(arithmetic logic cells)，該些指令位址暫存器可設置在第一半導體IC晶片200a及第二半導體IC晶片200b中的任一種中，一指令記憶體方塊或片段，用於暫時儲存多個指令組並經由FU獲取，該指令記憶體方塊或片段可設置在第一半導體IC晶片200a及第二半導體IC晶片200b中的任一種中。每一FU、暫存器方塊及程式計數器 2048可經由第一現場可編程IC晶片200a的一金屬接墊6a及第二現場可編程IC晶片200b的一TSVs 157耦接指令記憶體方塊或片段。
如第5A圖所示，第一型現場可編程COC模組或封裝結構400的第三種案例，用於實現粗顆粒可編程邏輯單元(或元件)(LCE)，一記憶體片段(即記憶體矩陣)、本地列解碼器(local row decoders)及本地行解碼器(local column decoders)，該些本地列解碼器及本地行解碼器用於從記憶體片段讀取資料而用作為執行一邏輯操作時的一查找表，及全局列解碼器(global row decoders)及全局行解碼器(global column decoders)用於讀取及寫入資料至該記憶體片段中，該記憶體片段係設置在第一及第二現場可編程IC晶片200a及200b二者其中之一中，及用於選擇資料的一選擇電路，以通過資料至本地列解碼器及本地行解碼器，暫存器或觸發器電路用於儲存資料(從本地行解碼器而來的資料)的區塊(block)可設置在其它的第一及第二現場可編程IC晶片200a及200b中。每一記憶體片段、本地列解碼器、本地行解碼器、全局列解碼器、全局行解碼器可經由第一現場可編程IC晶片200a之一金屬接墊6a及第二現場可編程IC晶片之TSVs 157耦接選擇電路、暫存器(或觸發器電路)的區塊的其中之一個。
如第5A圖所示，上述第一型現場可編程COC模組或封裝結構400的第一、第二及第三案例中的任一種，可用於實現如第2A圖及第2B圖中之第一及第二型現場可編程開關單元379，記憶體單元362可設置第一及第二現場可編程IC晶片200a及200b的其中之一個中，且通過/不通過開關292及/或選擇電路211可設置在其它的第一及第二現場可編程IC晶片200a及200b內，每一記憶體單元362可經由第一現場可編程IC晶片200a之一金屬接墊6a及第二現場可編程IC晶片之TSVs 157耦接通過/不通過開關292及/或選擇電路211的其中之一個。
2. 第二型現場可編程COC模組或封裝結構
第5B圖揭露本發明之實施例的第二型COC模組的剖面示意圖。如第5B圖所示，第二型COC模組400具有與第5A圖中第一型COC模組400相似的結構，在第5B圖中與第5A圖中相同的元件符號，其揭露內容可參考第5A圖中的揭露說明，二者之間的差異為第二型COC模組400中的第一FPGA IC晶片200a具有如第3F圖中第六型半導體IC晶片100相同的揭露說明。
3. 第三型現場可編程COC模組或封裝結構
第5C圖揭露本發明之實施例的第三型COC模組的剖面示意圖。如第5C圖所示，第三型COC模組400具有與第5A圖中第一型COC模組400相似的結構，在第5C圖中與第5A圖中相同的元件符號，其揭露內容可參考第5A圖中的揭露說明，二者之間的差異為第三型COC模組400中的第二FPGA IC晶片200b具有如第3d圖中第四型半導體IC晶片100相同的揭露說明。
4. 第四型現場可編程COC模組或封裝結構
第5D圖揭露本發明之實施例的第四型COC模組的剖面示意圖。如第5D圖所示，第四型COC模組400具有與第5C圖中第三型COC模組400相似的結構，在第5D圖中與第5C圖中相同的元件符號，其揭露內容可參考第5C圖中的揭露說明，二者之間的差異為第四型COC模組400中的第一FPGA IC晶片200a具有如第3F圖中第六型半導體IC晶片100相同的揭露說明。
5. 第五型現場可編程COC模組或封裝結構
第5E圖揭露本發明之實施例的第五型COC模組的剖面示意圖。如第5E圖所示，第五型COC模組400具有與第5A圖中第一型COC模組400相似的結構，在第5E圖中與第5A圖中相同的元件符號，其揭露內容可參考第5A圖中的揭露說明，二者之間的差異為第五型COC模組400中的第二FPGA IC晶片200b具有如第3F圖中第六型半導體IC晶片100相同的揭露說明。
6. 第六型現場可編程COC模組或封裝結構
第5F圖揭露本發明之實施例的第六型COC模組的剖面示意圖。如第5F圖所示，第六型COC模組400具有與第5E圖中第五型COC模組400相似的結構，在第5F圖中與第5E圖中相同的元件符號，其揭露內容可參考第5E圖中的揭露說明，二者之間的差異為第六型COC模組400中的第一FPGA IC晶片200a具有如第3F圖中第六型半導體IC晶片100相同的揭露說明。
各種晶片封裝結構型式之實施例
1. 第一型晶片封裝結構
第6圖揭露本發明之實施例的第一型晶片封裝結構之剖面示意圖。如第6圖所示，第一型晶片封裝結構310可包括一中介載板551及多個次系統單元280接合在此中介載板551的上表面上。在此第一型晶片封裝結構310中，中介載板551可包括：(1)一矽基板552；(2)多個TSVs 558垂直地穿設在矽基板552中；(3)一交互連接線結構位在矽基板552上方，此交互連接線結構與第3A圖中的FISC 20、SISC 29或FISC 20與SISC 29二者構成的結構具有相同的揭露說明，其中交互連接線結構可包括多個交互連接線金屬層67及多個絕緣介電層112，該些交互連接線金屬層67位在矽基板552上方耦接TSVs 558、FISC 20的交互連接線金屬層6及SISC 29的交互連接線金屬層27，而每一絕緣介電層112介於每二相鄰交互連接線金屬層67之間、位在最底層交互連接線金屬層67的下方或位在最頂層交互連接線金屬層67的上方，而絕緣介電層112具有與FISC 20的絕緣介電層112或與SISC 29的聚合物層42相同的揭露說明，及(4)一絕緣介電層585(即氧化矽層或氮化矽層或聚合物層)位在矽基板552的底部表面上，其中絕緣介電層585之底部表面與每一TSVs 558的底部表面呈共平面關係。
如第6圖所示，第一型晶片封裝結構310的中介載板551中的每一TSVs 558可包括：(1)一銅層557垂直地穿設在中介載板551之矽基板552中；(2)一絕緣介電層555環繞在銅層557的周圍且在中介載板551之矽基板552中；(3)一黏著層556環繞在銅層557的周圍且介於銅層557與絕緣介電層555之間，及(4)一種子層559環繞在銅層557的周圍且介於銅層557與黏著層556之間。每一TSVs 558(即銅層557)的深度或厚度介於30µm至150µm之間或介於50µm至100µm之間，且其直徑或最大橫向尺寸介於5µm至50µm之間或介於5µm至15µm之間。黏著層556可包括鈦(Ti)層或氮化鈦(TiN)層且其厚度介於1nm至50nm之間，而種子層559可以是厚度介於3nm至200nm之間的銅層，絕緣介電層555可包括熱生成的氧化矽層(SiO 2)及/或化學氣相沉積(chemical-vapor-deposition (CVD))的氮化矽層(Si 3N 4)。
如第6圖所示，在第一型晶片封裝結構310中，每一次系統單元280可包括一頂部半導體IC晶片100a(其具有與第3E圖中第五型半導體IC晶片100相同的揭露說明且將其翻轉朝下)，其可用於(1)ASIC晶片，(2)一邏輯晶片，例如是FPGA晶片(或小晶片)、GPU (graphic-processing-unit) IC晶片、CPU (central-processing-unit) IC晶片、TPU (tensor-processing-unit) IC晶片、DPU (data-processing-unit) IC晶片、應用處理器單元(Application Processing Unit (APU))IC晶片、人工智能單元(Artificial Intilligent Unit (AIU)) IC晶片、機器學習單元(Machine Learning Unit (MLU)) IC晶片及/或專用應用(Application Specific IC (ASIC)) IC晶片或數位訊號處理(digital-signal-processing, DSP) IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、磁阻式隨機存取(magnetoresistive random-access-memory (MRAM)) IC晶片、電阻式隨機存取(resistive random access memory (RRAM))記憶體IC晶片、高頻寬記憶體(HBM) IC晶片、靜態隨機存取記憶體(SRAM) IC晶片或動態隨機存取記憶體(DRAM) IC晶片。每一次系統單元280更可包括一底部半導體IC晶片100b(其具有與第3f圖中第六型半導體IC晶片100相同的揭露說明)，其可用於(1) ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片，或(4)一輸入/輸出(I/O) IC晶片。每一次系統單元280更可包括多個VTV連接器467(其每一個具有與第4C圖中第三型VTV連接器467相同的揭露說明)，例如，一第一種組合，每一次系統單元280之頂部半導體IC晶片100a可以是邏輯IC晶片，而每一次系統單元280之底部半導體IC晶片100b可以是記憶體IC晶片。一第二種組合為每一次系統單元280之底部半導體IC晶片100b可以是邏輯IC晶片，每一次系統單元280之頂部半導體IC晶片100a可以是記憶體IC晶片。一第三種組合，每一次系統單元280之頂部半導體IC晶片100a可以是邏輯IC晶片，而每一次系統單元280之底部半導體IC晶片100b可以是I/O IC晶片。或者，次系統單元280之頂部半導體IC晶片100a可以被第5E圖第五型現場可編程COC模組280取代(翻轉朝下)。或者，次系統單元280之底部半導體IC晶片100b可以被第5E圖第六型現場可編程COC模組400取代。
如第6圖所示，在第一型晶片封裝結構310中，每一次系統單元280之底部半導體IC晶片100b(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第二FPGA IC晶片200b取代)可被提供用於混合接合(hybrid bonding)，此底部半導體IC晶片100b具有：(1)絕緣接合層52(例如氧化矽或氮氧化矽)的頂部表面黏貼且接觸一次系統單元280之頂部半導體IC晶片100a(或在某些案例中可被每一次系統單元280之第三型現場可編程COC模組400的第二FPGA IC晶片200b取代)的絕緣接合層52(例如氧化矽或氮氧化矽)之底部表面，及(2)多個金屬接墊6a(即銅層24)，每一個金屬接墊6a的上表面接合且接觸每一次系統單元280之頂部半導體IC晶片100a(或在某些案例中可被每一次系統單元280之第三型現場可編程COC模組400的第二FPGA IC晶片200b取代)的一金屬接墊6a(即銅層24)之底部表面。每一次系統單元280之每一VTV連接器467可提供具有：(1)絕緣接合層52(即氧化矽或氮氧化矽)之頂部表面黏著且接觸每一次系統單元280之頂部半導體IC晶片100a(或在某些案例中可被每一次系統單元280之第三型現場可編程COC模組400的第二FPGA IC晶片200b取代)的絕緣接合層52(即氧化矽或氮氧化矽)之底部表面，及(2)多個TSVs 157(即銅層156)，每一TSV 157的頂部表面接合且接觸每一次系統單元280之頂部半導體IC晶片100a(或在某些案例中可被每一次系統單元280之第三型現場可編程COC模組400的第二FPGA IC晶片200b取代)的一金屬接墊6a(即銅層24)之底部表面。每一次系統單元280之頂部半導體IC晶片100a與底部半導體IC晶片100b(晶片100a與晶片100b二者之一在某些案例中可被每一次系統單元280之第三型(或第四型)現場可編程COC模組400的第二FPGA IC晶片200b取代)的每一金屬接墊6a的寬度(直徑或最大橫向尺寸)小於5, 3, 1或0.5µm，或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間。每一次系統單元280之頂部半導體IC晶片100a與底部半導體IC晶片100b(晶片100a與晶片100b二者之一，在某些案例中可被每一次系統單元280之第三型(或第四型)現場可編程COC模組400的第二FPGA IC晶片200b取代)的二相鄰金屬接墊6a之間的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至3µm之間或介於0.2µm至1µm之間。每一次系統單元280之底部半導體IC晶片100b(在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)可提供具有如第3F圖或第5D圖中半導體元件4(例如電晶體)位在每一次系統單元280之頂部半導體IC晶片100a的半導體基板2之頂部表面處且每一次系統單元280之頂部半導體IC晶片100a(在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)可被提供翻轉朝下(如第3E圖或第5C圖所示)，該頂部半導體IC晶片100a具有半導體元件4(例如電晶體)位在半導體基板2的底部表面，朝向每一次系統單元280之底部半導體IC晶片100b的半導體基板2的上表面(在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b之半導體基板2的上表面取代)。
如第6圖所示，在第一型晶片封裝結構310中，每一次系統單元280更可包括由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的一聚合物層92(即絕緣介電層)位在每二相鄰底部半導體IC晶片100b(或在某些案例中可被每二相鄰第四型可編程COC模組400取代)之間及與VTV連接器467之間的多個間隙中且位在頂部半導體IC晶片100a(或在某些案例中可被第三型可編程COC模組400取代)的下方。在第一型晶片封裝結構310中，每一次系統單元280之聚合物層92、每一底部半導體IC晶片100b的半導體基板2(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a之半導體基板2取代)及VTV連接器467在底側部具有一部分可經由CMP或機械研磨方式移除，即是每一底部半導體IC晶片100b及VTV連接器467的每一TSVs 157(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a之每一TSVs 157取代)(即每一TSVs 157的電鍍銅層156)的背部表面可與每一底部半導體IC晶片100b的半導體基板2(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a之半導體基板2取代)、VTV連接器467的背部表面及每一次系統單元280的聚合物層92之底部表面呈共平面關係。每一次系統單元280之VTV連接器467的每一TSVs 157可耦接至電源供應電壓(用於連接供應電源)及接地參考電壓(用於連接接地參考電源)或可傳送訊號或時脈(用於訊號或時脈的傳輸)。每一次系統單元280之每一底部半導體IC晶片100b的半導體基板2(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a之半導體基板2取代)的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一次系統單元280之每一底部半導體IC晶片100b的TSVs 157(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a之TSVs 157)的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。
如第6圖所示，在第一型晶片封裝結構310中，每一次系統單元280更可包括多個金屬接墊、金屬凸塊或金屬柱以矩陣方式位在其底部，每一個金屬接墊、金屬凸塊或金屬柱可以是如第3A圖中第一、第二、第三及第四型的金屬接墊、金屬凸塊或金屬柱34中的任一種型式且具有相同的揭露說明且將其翻轉朝下，每一次系統單元280中的每一第一、第二、第三或第四型的金屬接墊、金屬凸塊或金屬柱34可具有黏著層26a位在次系統單元280之底部半導體IC晶片100b及VTV連接器467之TSVs 157的一底部表面上(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a之TSVs 157的底部表面取代)。
如第6圖所示，在第一型晶片封裝結構310中，每一次系統單元280的第一(或第二、第三、第四型)金屬接墊、金屬凸塊或金屬柱34接合其中介載板551，以形成多個金屬接點563位在半導體IC晶片100b(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)的底部、次系統單元280的VTV連接器467與中介載板551之間，其中每一金屬接點563可包括：(1)厚度介於2µm至20µm之間的銅層且最大橫向尺寸介於1µm至15µm之間(介於底部半導體IC晶片100b(或在某些案例中可被每一次系統單元280之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)、第三型VTV連接器467與中介載板551之間)，及(2)厚度介於1µm至15µm之間一銲料層(solder cap)(由錫銀合金、錫金合金、錫銅合金、錫銦合金、銦或錫等材質所形成)位在金屬接點563之銅層與中介載板551之間。第一型晶片封裝結構310更可包括：(1)底部填充材料564(underfill)(例如聚合物層)介於每一次系統單元280與中介載板551之間，覆蓋介於次系統單元280與中介載板551之間的每一金屬接點563之側壁，(2)聚合物層192(即絕緣介電層)(例如灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成)位在中介載板551及底部填充材料564上，其中聚合物層192的上表面與次系統單元280之頂部半導體IC晶片100a的上表面(或在某些案例中可被每一次系統單元280之第三型現場可編程COC模組400的第一FPGA IC晶片200a上表面取代)呈共平面關係，及(3)多個以矩陣形式排列的金屬接墊、金屬凸塊或金屬柱570位在中介載板551的底部表面上，其中金屬接墊、金屬凸塊或金屬柱570可作為第一型晶片封裝結構310對外的接點，以耦接或接合至外部電路。每一金屬接墊、金屬凸塊或金屬柱570可具有各種型式，第一型金屬接墊、金屬凸塊或金屬柱570可具有：(1)厚度介於1nm至50nm之間的一黏著層26a(例如鈦或氮化鈦)位在中介載板551之一TSV 558的背面上(即TSVs 558之銅層557的背面上)，(2)一種子層26b(例如銅)位在第一型金屬接墊、金屬凸塊或金屬柱570之黏著層26a的下方，及(3)厚度介於1µm至60µm之間的銅層32位在第一型金屬接墊、金屬凸塊或金屬柱570之種子層26b的下方。或者，第二型金屬接墊、金屬凸塊或金屬柱570可形成如上述第一型金屬接墊、金屬凸塊或金屬柱570中的黏著層26a、種子層26b及銅層32，且更可包括厚度介於1µm至50µm之間或介於20µm至100µm之間的一含錫銲料層33(由錫銀合金形成)位在第二型金屬接墊、金屬凸塊或金屬柱570之銅層32的下方。或者，第三型金屬接墊、金屬凸塊或金屬柱570可具有厚度介於3µm至15µm之間的一金層位在中介載板551的TSVs 558的背面上(即位在TSV 558的銅層557之背面上)，在第6圖中的第一型晶片封裝結構310僅繪示出第二型金屬接墊、金屬凸塊或金屬柱570。
在第6圖所示的第一型晶片封裝結構310中，次系統單元280的底部半導體IC晶片100b可具有一第一組小型I/O電路分別耦接次系統單元280的頂部半導體IC晶片100a的一第二組小型I/O電路，此耦接係分別經由次系統單元280的底部半導體IC晶片100b之一組金屬接墊6a接合至次系統單元280的頂部半導體IC晶片100a(或在某些案例中可被第5E圖中的第五型現場可編程COC模組400(翻轉朝下)所取代)的一組金屬接墊6a，其中第一個次系統單元280的底部半導體IC晶片100b(或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)可具有一第一組小型I/O電路分別耦接第一個次系統單元280的第三型現場可編程COC模組400之第二FPGA IC晶片200b的一第三組小型I/O電路，此耦接係經由第一個次系統單元280的底部半導體IC晶片100b(或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第一個次系統單元280的第三型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a，其中第二個次系統單元280的頂部半導體IC晶片100a具有第二組小型I/O電路分別耦接第二個次系統單元280的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第四組小型I/O電路，此耦接係經由第二個次系統單元280的頂部半導體IC晶片100a (或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第二個次系統單元280的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
具體的案例，在第一型晶片封裝結構310中，在第6圖中的次系統單元280的數量為3個，中間的次系統單元280之頂部半導體IC晶片100a可以是CPU IC晶片，右邊的次系統單元280之頂部半導體IC晶片100a可以是GPU IC晶片(即資料處理單元(DPU)IC晶片)，左邊的次系統單元280之頂部半導體IC晶片100a可以是FPGA IC晶片，而三個次系統單元280的每一個底部半導體IC晶片100b可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，三個次系統單元280的每一個底部半導體IC晶片100b可耦接所對應的次系統單元280的頂部半導體IC晶片100a，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸，或在某些案例中左邊的次系統單元280之頂部半導體IC晶片100a可以是FPGA IC晶片可被第5E圖中的第五型現場可編程COC模組400(翻轉朝下)所取代，其中左邊的次系統單元280之底部半導體IC晶片100b可耦接左邊的次系統單元280之第三型現場可編程COC模組400的第二FPGA IC晶片200b，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸。
另外，在在第6圖中的第一型晶片封裝結構310中，每一次系統單元280之頂部半導體IC晶片100a(或某些案例中可被每一次系統單元280的第三型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可經由技術節點等於或先進於10nm或5nm的技術所製造或實現，例如是10 nm, 7 nm, 5 nm, 3 nm或2 nm的半導體技術製造或實現，每一次系統單元280之頂部半導體IC晶片100a(或某些案例中可被每一次系統單元280的第三型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)的電源供應電壓(Vcc或Vdd)可介於0.1至0.5伏特(volts, V)、介於0.1至0.4伏持或介於0.1至0.3伏特，或可小於或等於0.5, 0.4, 0.3或0.2伏特。例如，每一次系統單元280之頂部半導體IC晶片100a(或某些案例中可被每一次系統單元280的第三型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可形成具有鰭式場效應電晶體(fin field effective transistors, FINFET)或全柵場效應電晶體(gate-all-around field effective transistors, GAAFET)且其閾值電壓(threshold voltage)介於0.1至0.4伏特、介於0.1至0.3伏特、介於0.1至0.2伏特或小於或等於0.4, 0.3或0.2伏特，其中閾值電壓係當其漏極電流為 30納安(nano-amperes)時的定義，而電源供應電壓(Vcc或Vdd)可介於0.1V至0.5V、介於0.1V至0.4V或介於0.1V至0.3V，或小於或等於0.5, 0.4, 0.3或0.2V。
第5G圖揭露本發明之實施例的FINFET電晶體剖面示意圖。第5H圖揭露本發明之實施例的GAAFET電晶體剖面示意圖。正如剛才提到的，FINFET電晶體或GAAFET電晶體的閾值電壓係低的，原因在於FINFET電晶體或GAAFET電晶體具有一大的有效通道寬度(W eff) (effective channel width)及小的亞閾值漏電流(sub-threshold leakage current)。在第5G圖中之FINFET電晶體651中，其效通道寬度(W eff) = W + 2H，其中W係物理通道寬度(即矽質鰭部652的物理寬度，此矽質鰭部652係凸出於矽基板655表面且垂直地延伸穿過位在矽基板655上的一場氧化物層656(field oxide layer))，而H係物理通道高度(即矽質鰭部652的物理高度)，矽質鰭部652被閘極氧化物層653覆蓋且閘極材料654位在場氧化物層656的上方。在第5H圖中之GAAFET電晶體660中，其效通道寬度(W eff) =2λ(W +T)，其中λ係通道層661的數目，每一通道層661被一閘極氧化層662及其閘極材料663的環繞，而W係通道層661之物理通道寬度，而T係通道層661之物理厚度，其中閘極材料663環繞每一閘極氧化物層662及每一通道層661。例如，在GAAFET電晶體中，假如λ = 3時，W eff= 6W + 6T，如第5H圖所示，每一閘氧氧化物層662及每一通道層661可形成位在矽基板665上方(此矽基板665具有一矽質部凸出於矽基板665的上表面上且垂直地穿過且對齊矽基板665的矽質部)。另外矽氧化物層667可提供位在矽基板665的矽質部之上表面及場氧化物層666的上表面上，且其閘極材料663可形成在矽氧化物層667的上表面上。
第二型晶片封裝結構
第7圖揭露本發明之實施例的第二型晶片封裝結構之剖面示意圖。如第7圖所示，第二型晶片封裝結構111可包括：(1)一中介載板551(具有與第6圖中的中介載板相同的揭露說明)，及(2)多個次系統單元380接合在中介載板551的上表面上。在第二型晶片封裝結構111中，每一次系統單元380可包括：(1)一頂部半導體IC晶片100c(其具有第3E圖中第五型半導體IC晶片100相同的揭露說明)翻轉朝下，其可使用：(1)ASIC晶片，(2)一邏輯晶片，例如是FPGA晶片(或小晶片)200、GPU (graphic-processing-unit) IC晶片、CPU (central-processing-unit) IC晶片、TPU (tensor-processing-unit) IC晶片、DPU (data-processing-unit) IC晶片、應用處理器單元(Application Processing Unit (APU))IC晶片、人工智能單元(Artificial Intilligent Unit (AIU)) IC晶片、機器學習單元(Machine Learning Unit (MLU)) IC晶片及/或專用應用(Application Specific IC (ASIC)) IC晶片或數位訊號處理(digital-signal-processing, DSP) IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、磁阻式隨機存取(magnetoresistive random-access-memory (MRAM)) IC晶片、電阻式隨機存取(resistive random access memory (RRAM))記憶體IC晶片、高頻寬記憶體(HBM) IC晶片、靜態隨機存取記憶體(SRAM) IC晶片或動態隨機存取記憶體(DRAM) IC晶片。每一次系統單元380更可包括一底部半導體IC晶片100d(其具有與第3f圖中第六型半導體IC晶片100相同的揭露說明)，其可用於(1) ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片，或(4)一輸入/輸出(I/O) IC晶片。在第一種組合中，每一次系統單元380之頂部半導體IC晶片100c可以是邏輯IC晶片，而每一次系統單元380之底部半導體IC晶片100d可以是記憶體IC晶片。一第二種組合為每一次系統單元380之底部半導體IC晶片100d可以是邏輯IC晶片，每一次系統單元380之頂部半導體IC晶片100c可以是記憶體IC晶片。一第三種組合，每一次系統單元380之頂部半導體IC晶片100c可以是邏輯IC晶片，而每一次系統單元380之底部半導體IC晶片100d可以是I/O IC晶片。另外，每一次系統單元380可包括多個假的晶片141(dummy chips)，例如是矽晶片，位在每一次系統單元380的底部半導體IC晶片100d上，或者，次系統單元380之頂部半導體IC晶片100c可以被第5E圖第五型現場可編程COC模組280取代(翻轉朝下)。或者，次系統單元380之底部半導體IC晶片100d可以被第5F圖第六型現場可編程COC模組400取代。
如第7圖所示，在第二型晶片封裝結構111中，每一次系統單元380之底部半導體IC晶片100d(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b取代)可被提供用於混合接合(hybrid bonding)，此底部半導體IC晶片100d具有：(1)絕緣接合層52(例如氧化矽或氮氧化矽)的頂部表面黏貼且接觸一次系統單元380之頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第三型現場可編程COC模組400的第二FPGA IC晶片200b取代)的絕緣接合層52(例如氧化矽或氮氧化矽)之底部表面，且黏貼在次系統單元380之每一假的晶片141的底部表面，及(2)多個金屬接墊6a(即銅層24)，每一個金屬接墊6a的上表面接合且接觸每一次系統單元380之頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第三型現場可編程COC模組400的第二FPGA IC晶片200b取代)的一金屬接墊6a(即銅層24)之底部表面。每一次系統單元380之頂部半導體IC晶片100c與底部半導體IC晶片100d(晶片100c與晶片100d二者之一在某些案例中可被每一次系統單元380之第三型(或第四型)現場可編程COC模組400的第二FPGA IC晶片200b取代)的每一金屬接墊6a的寬度(直徑或最大橫向尺寸)小於5, 3, 1或0.5µm，或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間。每一次系統單元380之頂部半導體IC晶片100c與底部半導體IC晶片100d(晶片100c與晶片100d二者之一，在某些案例中可被每一次系統單元380之第三型(或第四型)現場可編程COC模組400的第二FPGA IC晶片200b取代)的二相鄰金屬接墊6a之間的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至3µm之間或介於0.2µm至1µm之間。每一次系統單元380之底部半導體IC晶片100d(在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)可提供具有如第3F圖或第5D圖中半導體元件4(例如電晶體)位在每一次系統單元380之頂部半導體IC晶片100c的半導體基板2之頂部表面處且每一次系統單元380之頂部半導體IC晶片100c(在某些案例中可被每一次系統單元380之第三型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)可被提供翻轉朝下(如第3E圖或第5C圖所示)，該頂部半導體IC晶片100c具有半導體元件4(例如電晶體)位在半導體基板2的底部表面，朝向每一次系統單元380之底部半導體IC晶片100d的半導體基板2的上表面(在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b之半導體基板2的上表面取代)。
如第7圖所示，在第二型晶片封裝結構111中，每一次系統單元380的底部半導體IC晶片100d(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)中有超過80%的TSVs 157可垂直地排列設置在每一次系統單元380的頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第三型現場可編程COC模組400取代)的下方。而每一次系統單元380之頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第三型現場可編程COC模組400取代)覆蓋每一次系統單元380之底部半導體IC晶片100d (或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400取代)的小於60%上表面總面積。
如第7圖所示，在第二型晶片封裝結構111中，每一次系統單元380更可包括由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的一聚合物層92(即絕緣介電層)位在每二相鄰頂部半導體IC晶片100c(或在某些案例中可被每二相鄰第三型可編程COC模組400取代)之間及與假的晶片141之間的多個間隙中且位在底部半導體IC晶片100d(或在某些案例中可被第四型可編程COC模組400取代)的上方。在第二型晶片封裝結構111中，每一次系統單元380底部半導體IC晶片100d的半導體基板2(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a之半導體基板2取代)在底側部具有一部分可經由CMP或機械研磨方式移除，然後每一次系統單元380底部半導體IC晶片100d(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)更形成具有一絕緣介電層584(即氧化矽層或氮化矽層或聚合物層)位在半導體基板2的底部表面上，其中絕緣介電層584的底部表面大致上與每一TSVs 558的底側呈共平面關係。每一次系統單元380之每一底部半導體IC晶片100d的半導體基板2(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a之半導體基板2取代)的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一次系統單元380之每一底部半導體IC晶片100d的TSVs 157(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a之TSVs 157)的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。
如第7圖所示，在第二型晶片封裝結構111中，每一次系統單元380更可包括矩陣型式排列的多個金屬接墊、金屬凸塊或金屬柱位在其底部，每一個金屬接墊、金屬凸塊或金屬柱可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種型式且具有相同的揭露內容，次系統單元380的每一個金屬接墊、金屬凸塊或金屬柱分別位在底部半導體IC晶片100d(或是被次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)的TSVs 157的底部表面上。
如第7圖所示，在第二型晶片封裝結構111中，每一次系統單元380的第一(或第二、第三、第四型)金屬接墊、金屬凸塊或金屬柱34接合其中介載板551，以形成多個金屬接點563位在半導體IC晶片100d(或在某些案例中可被每一次系統水單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與中介載板551之間，其中每一金屬接點563可包括：(1)厚度介於2µm至20µm之間的銅層且最大橫向尺寸介於1µm至15µm之間(介於底部半導體IC晶片100d(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與中介載板551之間)，及(2)厚度介於1µm至15µm之間一銲料層(solder cap)(由錫銀合金、錫金合金、錫銅合金、錫銦合金、銦或錫等材質所形成)位在金屬接點563之銅層與中介載板551之間。第二型晶片封裝結構111更可包括：(1)底部填充材料564(underfill)(例如聚合物層)介於每一次系統單元380與中介載板551之間，覆蓋介於次系統單元380與中介載板551之間的每一金屬接點563之側壁，(2)聚合物層192(即絕緣介電層)(例如灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成)位在中介載板551及底部填充材料564上，其中聚合物層192的上表面與次系統單元380之頂部半導體IC晶片100c與假的晶片141的上表面(或在某些案例中可被每一次系統單元380之第三型現場可編程COC模組400的第一FPGA IC晶片200a上表面取代)呈共平面關係，及(3)多個以矩陣形式排列的金屬接墊、金屬凸塊或金屬柱570位在中介載板551的底部表面上，其中金屬接墊、金屬凸塊或金屬柱570可作為第二型晶片封裝結構111對外的接點，以耦接或接合至外部電路。每一金屬接墊、金屬凸塊或金屬柱570可具有如第6圖中第一型至第三型金屬接墊、金屬凸塊或金屬柱570中的一種型式且具有相同的揭露內容，在第7圖中的第二型晶片封裝結構111中僅繪示出第二型金屬接墊、金屬凸塊或金屬柱570。
在第7圖中的第二型晶片封裝結構111中，次系統單元380的底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接次系統單元380的頂部半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由次系統單元380的底部半導體IC晶片100d之一組金屬接墊6a接合至次系統單元380的頂部半導體IC晶片100c(或在某些案例中可被第5E圖中的第五型現場可編程COC模組400(翻轉朝下)所取代)的一組金屬接墊6a，其中第一個次系統單元380的底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)可具有一第一組小型I/O電路分別耦接第一個次系統單元380的第三型現場可編程COC模組400之第二FPGA IC晶片200b的一第三組小型I/O電路，此耦接係經由第一個次系統單元380的底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第一個次系統單元380的第三型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a，其中第二個次系統單元380的頂部半導體IC晶片100c具有第二組小型I/O電路分別耦接第二個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第四組小型I/O電路，此耦接係經由第二個次系統單元380的頂部半導體IC晶片100c (或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第二個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
具體的案例，在第二型晶片封裝結構111中，在第7圖中的次系統單元380的數量為3個，中間的次系統單元380之底部半導體IC晶片100d可以是CPU IC晶片，右邊的次系統單元380之底部半導體IC晶片100d可以是GPU IC晶片(即資料處理單元(DPU)IC晶片)，左邊的次系統單元380之底部半導體IC晶片100d可以是FPGA IC晶片，而三個次系統單元380的每一個底部半導體IC晶片100d可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，三個次系統單元380的每一個頂部半導體IC晶片100c可耦接所對應的次系統單元380的底部半導體IC晶片100d，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸，或在某些案例中左邊的次系統單元380之底部半導體IC晶片100d可以是FPGA IC晶片可被第5F圖中的第六型現場可編程COC模組400(翻轉朝下)所取代，其中左邊的次系統單元380之頂部半導體IC晶片100c可耦接左邊的次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸。
另外，在在第7圖中的第二型晶片封裝結構111中，每一次系統單元380之底部半導體IC晶片100d(或某些案例中可被每一次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可經由技術節點等於或先進於10nm或5nm的技術所製造或實現，例如是10 nm, 7 nm, 5 nm, 3 nm或2 nm的半導體技術製造或實現，每一次系統單元380之底部半導體IC晶片100d(或某些案例中可被每一次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)的電源供應電壓(Vcc或Vdd)可介於0.1至0.5伏特(volts, V)、介於0.1至0.4伏持或介於0.1至0.3伏特，或可小於或等於0.5, 0.4, 0.3或0.2伏特。例如，每一次系統單元380之底部半導體IC晶片100c(或某些案例中可被每一次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可形成具有鰭式場效應電晶體(fin field effective transistors, FINFET)或全柵場效應電晶體(gate-all-around field effective transistors, GAAFET)，其揭露說明可參考第5G圖及第5H圖中的揭露內容，且其閾值電壓(threshold voltage)介於0.1至0.4伏特、介於0.1至0.3伏特、介於0.1至0.2伏特或小於或等於0.4, 0.3或0.2伏特，其中閾值電壓係當其漏極電流為 30納安(nano-amperes)時的定義，而電源供應電壓(Vcc或Vdd)可介於0.1V至0.5V、介於0.1V至0.4V或介於0.1V至0.3V，或小於或等於0.5, 0.4, 0.3或0.2V。
第三型晶片封裝結構
第8圖揭露本發明之實施例的第三型晶片封裝結構的封裝上封裝結構(package-on-package (POP))封裝結構之剖面示意圖。在第8圖中的第三型晶片封裝結構212具有與第7圖中的第二型晶片封裝結構111相似的結構，在第8圖中與第7圖中相同的元件符號，其揭露內容可參考第7圖中的揭露說明，二者之間的差異為第三型晶片封裝結構212具有多個記憶體晶片封裝結構536接合在其上方，且第三型晶片封裝結構212更包括多個聚合物穿孔連接線158(through package vias (TPVs))位在中介載板551之最頂部交互連接線金屬層67上且在聚合物層192中，其中每一TPVs 158可垂直地延伸在其聚合物層92中且耦接一個(或多個)中介載板551之交互連接線金屬層67至記憶體晶片封裝結構536。在第三型晶片封裝結構212中，一些TPVs 158可排列設置在中介載板551周圍/週邊的區域圍繞著中介載板551之中心區域(其中心區域設置次系統單元380)，且一些TPVs 158也可排列設置在中介載板551的中心區域且介於二相鄰次系統單元380之間。每一TPVs 158的上表面與聚合物層192的上表面、每一次系統單元380之頂部半導體IC晶片100c(或可被每一次系統單元380的第三型現場可編程COC模組400之第一FPGA IC晶片200a所取代)的背面、每一次系統單元380的每一假的晶片141的上表面、每一次系統單元380的聚合物層92呈共平面關係，每一TPVs 158可由厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於10µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間的一銅層所形成，或是厚度大於或等於100 µm, 50 µm, 30 µm或20 µm的一銅層所形成，且其金屬接墊、金屬凸塊或金屬柱570可作為第三型晶片封裝結構212對於的接點，以耦接或接合外部電路。
更詳細的說明，如第8圖所示，第三型晶片封裝結構212的每一記憶體晶片封裝結構536可包括二個半導體IC晶片545相互堆疊且經由黏著層339接合在一起，此黏著層339例如是銀膠或導熱膠，其中高的半導體IC晶片545橫跨過低的半導體IC晶片545的一邊界上方，其二個半導體IC晶片545可以是：(1)二對應非揮發性記憶體IC晶片(例如二相對的NAND快閃記憶體晶片、NOR快閃記憶體晶片、MRAM記憶體晶片、RRAM記憶體晶片或FRAM記憶體晶片)，或(2)二對應揮發性記憶體晶片，例如二對應DRAM記憶體IC晶片或SRAM記憶體IC晶片。第三型晶片封裝結構212之每一記憶體晶片封裝結構536更可包括：(1)一電路板335位在二個半導體IC晶片545的下方，低的半導體IC晶片545經由黏著層黏貼在電路板335上，例如是銀膠或導熱膠，(2)多個打線導線333分別耦接半導體IC晶片545至電路板335，(3)多個銲料球337位在電路板335的底部表面上，以接合第三型晶片封裝結構212的TPVs 158的上表面。
如第8圖所示，第三型晶片封裝結構212更可包括一底部填充材料664位在記憶體晶片封裝結構536之電路板335與一平坦表面(由聚合物層192的上表面、每一次系統單元380的頂部半導體IC晶片100c(或可被每一次系統單元380的第三型現場可編程COC模組400之第一FPGA IC晶片200a的上表面所取代)之背面、每一次系統單元380之假的晶片141的上表面、每一次系統單元380的聚合物層92之上表面所構成之平坦表面)之間，並且覆蓋每一記憶體晶片封裝結構536之每一銲料球337的側壁。
在第8圖中的第三型晶片封裝結構212中，次系統單元380的底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接次系統單元380的頂部半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由次系統單元380的底部半導體IC晶片100d之一組金屬接墊6a接合至次系統單元380的頂部半導體IC晶片100c(或在某些案例中可被第5E圖中的第五型現場可編程COC模組400(翻轉朝下)所取代)的一組金屬接墊6a，其中第一個次系統單元380的底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第三型現場可編程COC模組400所取代)可具有一第一組小型I/O電路分別耦接第一個次系統單元380的第三型現場可編程COC模組400之第二FPGA IC晶片200b的一第三組小型I/O電路，此耦接係經由第一個次系統單元380的底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第四型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第一個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a，其中第二個次系統單元380的頂部半導體IC晶片100c具有第二組小型I/O電路分別耦接第二個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第四組小型I/O電路，此耦接係經由第二個次系統單元380的頂部半導體IC晶片100c (或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第二個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
具體的案例，在第三型晶片封裝結構212中，在第8圖中的次系統單元380的數量為3個，中間的次系統單元380之底部半導體IC晶片100d可以是CPU IC晶片，右邊的次系統單元380之底部半導體IC晶片100d可以是GPU IC晶片(即資料處理單元(DPU)IC晶片)，左邊的次系統單元380之底部半導體IC晶片100d可以是FPGA IC晶片，而三個次系統單元380的每一個底部半導體IC晶片100d可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，三個次系統單元380的每一個頂部半導體IC晶片100c可耦接所對應的次系統單元380的底部半導體IC晶片100d，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸，或在某些案例中左邊的次系統單元380之底部半導體IC晶片100d可以是FPGA IC晶片可被第5F圖中的第六型現場可編程COC模組400(翻轉朝下)所取代，其中左邊的次系統單元380之頂部半導體IC晶片100c可耦接左邊的次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸。
另外，如第8圖所示，具體的案例中，每一記憶體晶片封裝結構536的二個半導體IC晶片545可以是二個NVM IC晶片，例如是對應的NAND快閃記憶體晶片、NOR快閃記憶體晶片、MRAM記憶體IC晶片、RRAM記憶體IC晶片或FRAM IC晶片。每一記憶體晶片封裝結構536的NVM IC晶片545之一第一大型I/O電路具有一大型驅動器耦接左邊的次系統單元380的底部半導體IC晶片100d(或可被左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)之第二大型I/O電路的一大型接收器，依序經由：(1)每一記憶體晶片封裝結構536的一打線導線333；(2) 每一記憶體晶片封裝結構536的電路板335，(3) 每一記憶體晶片封裝結構536的一銲料球337，(4)一TPVs 158，(5)中介載板551的一個(或多個)交互連接線金屬層67，(6)介於中介載板551與左邊的次系統單元380的底部半導體IC晶片100d(或可被左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)之間的金屬接點563，及(7) 左邊的次系統單元380的底部半導體IC晶片100d(或可被左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)的一TSVs 157，用於從第一大型I/O電路之大型驅動器下載CPM資料(例如是儲存在每一記憶體晶片封裝結構536的每一NVM IC晶片545中的多個非揮發性記憶體單元中結果值或編程碼)至第二大型I/O電路的大型接收器，以將資料通過至：(1)左邊的次系統單元380(如第1A圖至第1C圖所示)的底部半導體IC晶片100d(或可被左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)之第一型至第三型現場可編程邏輯單元(或元件) (LCEs) 2014的其中之一種型之記憶體單元490，以將資料儲存於其中，及/或(2)左邊的次系統單元380(如第2A圖至第2B圖所示)的底部半導體IC晶片100d(或可被左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)之第一型與第二型中的任一種之記憶體單元362，以將資料儲存於其中。需注的地方為每一第一及第二大型I/O電路具有一I/O電源效率(power efficiency)可能大於than 3, 5或10 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於介於2皮法(pF)至100 pF之間、介於2 pF至50 pF之間、介於2pF至30pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間、介於2 pF至5 pF之間或介於1 pF至5 pF之間，或大於1 pF, 2 pF, 5 pF, 10 pF, 15 pF或20 pF。
另外，在在第8圖中的第三型晶片封裝結構212中，每一次系統單元380之底部半導體IC晶片100d(或某些案例中可被每一次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可經由技術節點等於或先進於10nm或5nm的技術所製造或實現，例如是10 nm, 7 nm, 5 nm, 3 nm或2 nm的半導體技術製造或實現，每一次系統單元380之底部半導體IC晶片100d(或某些案例中可被每一次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)的電源供應電壓(Vcc或Vdd)可介於0.1至0.5伏特(volts, V)、介於0.1至0.4伏持或介於0.1至0.3伏特，或可小於或等於0.5, 0.4, 0.3或0.2伏特。例如，每一次系統單元380之底部半導體IC晶片100c(或某些案例中可被每一次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可形成具有鰭式場效應電晶體(fin field effective transistors, FINFET)或全柵場效應電晶體(gate-all-around field effective transistors, GAAFET)，其揭露說明可參考第5G圖及第5H圖中的揭露內容，且其閾值電壓(threshold voltage)介於0.1至0.4伏特、介於0.1至0.3伏特、介於0.1至0.2伏特或小於或等於0.4, 0.3或0.2伏特，其中閾值電壓係當其漏極電流為 30納安(nano-amperes)時的定義，而電源供應電壓(Vcc或Vdd)可介於0.1V至0.5V、介於0.1V至0.4V或介於0.1V至0.3V，或小於或等於0.5, 0.4, 0.3或0.2V。
第四型晶片封裝結構
第9A圖與第9B圖揭露本發明之實施例的第四型晶片封裝結構的第一態樣之封裝上封裝結構(package-on-package (POP))封裝結構之剖面示意圖。在第9A圖及第9B圖中的第四型晶片封裝結構的第一態樣結構與第7圖中的第二型晶片封裝結構相似。在第9A圖中與第7圖中相同的元件符號，其揭露內容可參考第7圖中的揭露說明，其二者之間差異為將第二型晶片封裝結構111之每一次系統單元380的頂部半導體IC晶片100c(其可具有第3F圖中第四型半導體IC晶片100相同的揭露內容)翻轉朝下，用於第四型晶片封裝結構113的第一態樣結構中。如第9A圖所示，在第四型晶片封裝結構113的第一態樣結構中，每一次系統單元380的頂部半導體IC晶片100c可使用以下類型的晶片：(1)ASIC晶片；(2)一邏輯IC晶片，例如FPGA IC晶片200、GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。每一次系統單元380的底部半導體IC晶片100d可使用以下類型的晶片：(1) ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片，或(4)一輸入/輸出(I/O) IC晶片。在第一種組合中，每一次系統單元380之頂部半導體IC晶片100c可以是邏輯IC晶片，而每一次系統單元380之底部半導體IC晶片100d可以是記憶體IC晶片。一第二種組合為每一次系統單元380之底部半導體IC晶片100d可以是邏輯IC晶片，每一次系統單元380之頂部半導體IC晶片100c可以是記憶體IC晶片。一第三種組合，每一次系統單元380之頂部半導體IC晶片100c可以是邏輯IC晶片，而每一次系統單元380之底部半導體IC晶片100d可以是I/O IC晶片。或者，次系統單元380之頂部半導體IC晶片100c可以被第5F圖第六型現場可編程COC模組280取代(翻轉朝下)。或者，次系統單元380(只繪示出位在第9B圖中的左側的次系統單元380)之底部半導體IC晶片100d可以被第5F圖第六型現場可編程COC模組400取代，其金屬接墊、金屬凸塊或金屬柱570可作為第四型晶片封裝結構113對外接點，以耦接或接合至外部電路。
另外，在第7圖中的第二型晶片封裝結構111之每一次系統單元380的每一假的晶片141可被VTV連接器467所取代，用於第9A圖及第9B圖中的第四型晶片封裝結構113中，此VTV連接器467具有與第4C圖中的第三型VTV連接器467相同的揭露內容，並將翻轉朝下。如第9A圖及第9B圖所示，在第四型晶片封裝結構113的第一態樣結構中，每一次系統單元380之底部半導體IC晶片100d(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b取代)可被提供具有：(1)絕緣接合層52(例如氧化矽或氮氧化矽)的頂部表面黏貼且接觸一次系統單元380之頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b取代)的絕緣接合層52(例如氧化矽或氮氧化矽)之底部表面及次系統單元380之每一VTV連接器467的絕緣接合層52(即氧化矽或氮氧化矽)之底部表面及(2)多個金屬接墊6a(即銅層24)，每一個金屬接墊6a的上表面接合且接觸每一次系統單元380之頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b取代)的一金屬接墊6a(即銅層24)之底部表面，或接合且接觸次系統單元380之每一VTV連接器467的絕緣接合層52(即氧化矽或氮氧化矽)之底部表面。每一次系統單元380之頂部半導體IC晶片100c與底部半導體IC晶片100d(晶片100c與晶片100d二者之一在某些案例中可被每一次系統單元380之第三型(或第四型)現場可編程COC模組400的第二FPGA IC晶片200b取代)的每一金屬接墊6a的寬度(直徑或最大橫向尺寸)小於5, 3, 1或0.5µm，或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間。每一次系統單元380之頂部半導體IC晶片100c與底部半導體IC晶片100d(晶片100c與晶片100d二者之一，在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b取代)的二相鄰金屬接墊6a之間的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至3µm之間或介於0.2µm至1µm之間。每一次系統單元380之底部半導體IC晶片100d(在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)可提供具有如第3F圖或第5D圖中半導體元件4(例如電晶體)位在每一次系統單元380之頂部半導體IC晶片100c的半導體基板2之頂部表面處且每一次系統單元380之頂部半導體IC晶片100c(在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)可被提供翻轉朝下(如第3F圖或第5D圖所示)，該頂部半導體IC晶片100c具有半導體元件4(例如電晶體)位在半導體基板2的底部表面，朝向每一次系統單元380之底部半導體IC晶片100d的半導體基板2的上表面(在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b之半導體基板2的上表面取代)。
如第9A圖及第9B圖所示，在第四型晶片封裝結構113的第一態樣結構中，每一次系統單元380更可包括由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的一聚合物層92(即絕緣介電層)位在每二相鄰頂部半導體IC晶片100c(或在某些案例中可被每二相鄰第四型可編程COC模組400取代)之間及與VTV連接器467之間的多個間隙中且位在底部半導體IC晶片100d(或在某些案例中可被第四型可編程COC模組400取代)的上方。在第四型晶片封裝結構113的第一態樣結構中，每一次系統單元380頂部半導體IC晶片100c及VTV連接器467的半導體基板2 (或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a之半導體基板2取代)及聚合物層92在頂側部具有一部分可經由CMP或機械研磨方式移除，使每一次系統單元380的頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a所取代)及VTV連接器467之每一TSVs 157的表面露出，即是每一TSVs 157的電鍍銅層156具有一背面大致上與每一次系統單元380的頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a所取代)及VTV連接器467之半導體基板2的背面及每一次系統單元380的聚合物層92的上表面呈共平面關係。每一次系統單元380之每一VTV連接器467的每一TSVs 157可耦接電源供應電壓，用於傳輸電源供應電壓，或是耦接接地參考電壓，用於傳輸接地參考電壓，或是可用於傳輸訊號或時脈訊號。每一次系統單元380之每一頂部半導體IC晶片100c的半導體基板2(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a之半導體基板2取代)的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一次系統單元380之每一頂部半導體IC晶片100c的TSVs 157(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a之TSVs 157)的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。
如第9A圖及第9B圖所示，在第四型晶片封裝結構113的第一態樣結構中，每一次系統單元380更可包括一第一BISD 79位在頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400取代)、VTV連接器467與聚合物層92上方，每一次系統單元380的第一BISD 79可提供具有：(1)一個(或多個)交互連接線金屬層27耦接至每一次系統單元380的每一頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與VTV連接器467的每一TSVs 157，及(2)一個(或多個)聚合物層42(即絕緣介電層)，介於每二相鄰交互連接線金屬層27之間，且位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可經由介於二者之間的聚合物層42的開口耦接至下面的交互連接線金屬層27，每一次系統單元380之第一BISD 79的最底層聚合物層42可介於每一次系統單元380之最底層交互連接線金屬層27與一頂部平坦表面之間，此頂部平坦表面係由每一次系統單元380的每一頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與VTV連接器467之半導體基板2的背面及聚合物層92的上表面所構成，其中每一次系統單元380的BISD 79的底部聚合物層42中的每一開口可垂直地位在每一次系統單元380的一個頂部半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與VTV連接器467的一TSVs 157的上方。每一次系統單元380的每一交互連接線金屬層27可延伸橫跨每一次系統單元380的每一半導體IC晶片100c(或在某些案例中可被每一次系統單元380之第四型現場可編程COC模組400取代)與VTV連接器467之邊界。每一次系統單元380的第一BISD 79之最頂層交互連接線金屬層27可被定義出多個金屬接墊分別位在每一次系統單元380之第一BISD 79之最頂層聚合物層42中的多個開口下方，每一次系統單元380的第一BISD 79的交互連接線金屬層27及聚合物層42的揭露內容及製程可參考第3A圖中的SISC 29的揭露內容。例如，每一次系統單元380的第一BISD 79之每一交互連接線金屬層27的厚度(在垂直方向上)介於0.2µm至5µm之間，其中每一交互連接線金屬層27之銅層40的厚度(在垂直方向上)介於0.2µm至5µm之間。
如第9A圖及第9B圖所示，第四型晶片封裝結構113的第一態樣結構更包括多個記憶體晶片封裝結構536(每個具有第8圖中之記憶體晶片封裝結構536相同的揭露內容)分別位在次系統單元380的上方，在第9B圖中與第8圖與第9A圖中相同的元件符號，其揭露內容可參考第8圖與第9A圖中的揭露說明。在第四型晶片封裝結構113的第一態樣結構中，每一記憶體晶片封裝結構536可包括銲料球337位在其底部且接合至次系統單元380的第一BISD 79之最頂層交互連接線金屬層27的一金屬接墊。第四型晶片封裝結構113的第一態樣結構更包括一底部填充材料664(即聚合物層)位於每一記憶體晶片封裝結構536與一次系統單元380之間，且覆蓋每一記憶體晶片封裝結構536的每一銲料球337之側壁。第四型晶片封裝結構113的第一態樣結構更包括由灌模化合物所形成之聚合物層192(即絕緣介電層)(例如是環氧樹脂基底的材料、聚酰亞胺或氧化矽層)位在其中介載板551、底部填充材料564及底部填充材料664上，覆蓋每一次系統單元380及記憶體晶片封裝結構536的側壁，其中聚合物層192具有一上表面與每一記憶體晶片封裝結構536的上表面呈共平面關係，或者聚合物層192可覆蓋每一記憶體晶片封裝結構536的上表面。
在第9A圖中的第四型晶片封裝結構113的第一態樣結構中，次系統單元380的底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接次系統單元380的頂部半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由次系統單元380的底部半導體IC晶片100d之一組金屬接墊6a接合至次系統單元380的頂部半導體IC晶片100c(或在某些案例中可被第5F圖中的第六型現場可編程COC模組400(翻轉朝下)所取代)的一組金屬接墊6a，其中第一個次系統單元380的底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第四型現場可編程COC模組400所取代，如第9B圖所示)可具有一第一組小型I/O電路分別耦接第一個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第三組小型I/O電路，此耦接係經由第一個次系統單元380的底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第四型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第一個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a，其中第二個次系統單元380的頂部半導體IC晶片100c具有第二組小型I/O電路分別耦接第二個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第四組小型I/O電路，此耦接係經由第二個次系統單元380的頂部半導體IC晶片100c (或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第二個次系統單元380的第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
具體的案例，在第四型晶片封裝結構113之第一態樣中，在第9A圖中的次系統單元380的數量為3個，中間的次系統單元380之底部半導體IC晶片100d可以是CPU IC晶片，右邊的次系統單元380之底部半導體IC晶片100d可以是GPU IC晶片(即資料處理單元(DPU)IC晶片)，左邊的次系統單元380之底部半導體IC晶片100d可以是FPGA IC晶片，而三個次系統單元380的每一個底部半導體IC晶片100d可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，三個次系統單元380的每一個頂部半導體IC晶片100c可耦接所對應的次系統單元380的底部半導體IC晶片100d，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸，或在某些案例中，如第9B圖所示，左邊的次系統單元380之底部半導體IC晶片100d可以是FPGA IC晶片可被第5F圖中的第六型現場可編程COC模組400(翻轉朝下)所取代，其中左邊的次系統單元380之頂部半導體IC晶片100c可耦接左邊的次系統單元380之第四型現場可編程COC模組400的第二FPGA IC晶片200b，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸。
另外，如第9A圖所示，具體的案例中，左側的記憶體晶片封裝結構536的二個半導體IC晶片545可以是二個NVM IC晶片，例如是對應的NAND快閃記憶體晶片、NOR快閃記憶體晶片、MRAM記憶體IC晶片、RRAM記憶體IC晶片或FRAM IC晶片。左側的記憶體晶片封裝結構536的NVM IC晶片545之一第一大型I/O電路具有一大型驅動器耦接左邊的次系統單元380的底部半導體IC晶片100d(或可被如第9B圖中的左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)之第二大型I/O電路的一大型接收器，依序經由：(1)左側的記憶體晶片封裝結構536的一打線導線333；(2) 左側的記憶體晶片封裝結構536的電路板335，(3) 左側的記憶體晶片封裝結構536的一銲料球337，(4) 左邊的次系統單元380的第一BISD 79的每一交互連接線金屬層27，及(5) 左邊的次系統單元380的一VTV連接器467的一TSVs 157。用於從第一大型I/O電路之大型驅動器下載CPM資料(例如是儲存在左邊的記憶體晶片封裝結構536的每一NVM IC晶片545中的多個非揮發性記憶體單元中結果值或編程碼)至第二大型I/O電路的大型接收器，以將資料通過至：(1)左邊的次系統單元380(如第1A圖至第1C圖所示)的底部半導體IC晶片100d(或可被左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)之第一型至第三型現場可編程邏輯單元(或元件) (LCEs) 2014的其中之一種型之記憶體單元490，以將資料儲存於其中，及/或(2)左邊的次系統單元380(如第2A圖至第2B圖所示)的底部半導體IC晶片100d(或可被左邊的次系統單元380的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)之第一型與第二型中的任一種之記憶體單元362，以將資料儲存於其中。需注的地方為每一第一及第二大型I/O電路具有一I/O電源效率(power efficiency)可能大於than 3, 5或10 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於介於2皮法(pF)至100 pF之間、介於2 pF至50 pF之間、介於2pF至30pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間、介於2 pF至5 pF之間或介於1 pF至5 pF之間，或大於1 pF, 2 pF, 5 pF, 10 pF, 15 pF或20 pF。
另外，在在第9A圖中的第四型晶片封裝結構113之第一態樣中，每一次系統單元380之底部半導體IC晶片100d(或某些案例中可被每一次系統單元380(如第9B圖中左側的次系統單元380)的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可經由技術節點等於或先進於10nm或5nm的技術所製造或實現，例如是10 nm, 7 nm, 5 nm, 3 nm或2 nm的半導體技術製造或實現，每一次系統單元380之底部半導體IC晶片100d(或某些案例中可被每一次系統單元380(如第9B圖中左側的次系統單元380)的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)的電源供應電壓(Vcc或Vdd)可介於0.1至0.5伏特(volts, V)、介於0.1至0.4伏持或介於0.1至0.3伏特，或可小於或等於0.5, 0.4, 0.3或0.2伏特。例如，每一次系統單元380之底部半導體IC晶片100c(或某些案例中可被每一次系統單元380(如第9B圖中左側的次系統單元380)的第四型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可形成具有鰭式場效應電晶體(fin field effective transistors, FINFET)或全柵場效應電晶體(gate-all-around field effective transistors, GAAFET)，其揭露說明可參考第5G圖及第5H圖中的揭露內容，且其閾值電壓(threshold voltage)介於0.1至0.4伏特、介於0.1至0.3伏特、介於0.1至0.2伏特或小於或等於0.4, 0.3或0.2伏特，其中閾值電壓係當其漏極電流為 30納安(nano-amperes)時的定義，而電源供應電壓(Vcc或Vdd)可介於0.1V至0.5V、介於0.1V至0.4V或介於0.1V至0.3V，或小於或等於0.5, 0.4, 0.3或0.2V。
或者，第9C圖揭露本發明之實施例的第四型晶片封裝結構的第二態樣之封裝上封裝結構(package-on-package (POP))封裝結構之剖面示意圖。第四型晶片封裝結構113的第二態樣與第9A圖及第9B圖中的第四型晶片封裝結構113的第一態樣相似，第9C圖與第9A圖及第9B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第9C圖中所示的元件的揭露內容可以參考第9A圖及第9B圖中所示的元件的揭露內容，其二者之間的差異如下所示，第9A圖及第9B圖中的第四型晶片封裝結構113的第一態樣中的絕緣介電層584沒有在第9C圖中的第四型晶片封裝結構113的第二態樣中形成，在第四型晶片封裝結構113的第二態樣之每一次系統單元380的底部半導體IC晶片100d(或在某些案例中可被次系統單元380的第四型現場可編程COC模組400之第一FPGA IC晶片200a所取代)中，其半導體基板2在背面處具有一部分可經由化學機械研磨(chemical-mechanical-polishing (CMP))或機械研磨的方式移除，使每一TSVs 157(即電鍍銅層156)的背面幾乎與半導體基板2的背面呈共平面關係。半導體基板2的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一TSVs 157的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。
如第9A圖、第9B圖及第9C圖所示，第四型晶片封裝結構113的第二態樣之每一次系統單元380的底部半導體IC晶片100d(或在某些案例中可被次系統單元380的第四型現場可編程COC模組400之第一FPGA IC晶片200a所取代)更可具有用於晶片的一第三交互連接線結構179位在每一次系統單元380的底部半導體IC晶片100d(或在某些案例中可被次系統單元380的第四型現場可編程COC模組400之第一FPGA IC晶片200a所取代)之半導體基板2的一底部表面上。
如第9A圖、第9B圖及第9C圖所示，在第四型晶片封裝結構113的第二態樣之每一次系統單元380的底部半導體IC晶片100d中，其用於晶片的第三交互連接線結構179可包括(1)一個(或多個)絕緣介電層12(其具有與第3A圖中FISC 20之絕緣介電層12相同的揭露內容，將其翻轉朝下)，及(2)一個(或多個)交互連接線金屬層6，位在晶片的第三交互連接線結構179之一絕緣介電層12中，其中晶片的第三交互連接線結構179之每一交互連接線金屬層6(翻轉朝下)具有與第3A圖中FISC 20之交互連接線金屬層6相同的揭露內容，其中晶片的第三交互連接線結構179之每一絕緣介電層12可位於每二相鄰交互連接線金屬層6之間或位在半導體基板2的底部表面與晶片的第三交互連接線結構179之最頂層交互連接線金屬層6之間，且晶片的第三交互連接線結構179一底部的交互連接線金屬層6經由在絕緣介電層12(介於二交互連接線金屬層6之間)中的一開口耦接上方的交互連接線金屬層6。例如，晶片的第三交互連接線結構179之每一交互連接線金屬層6的厚度(在垂直方向上)例如介於0.05µm至1µm之間且其用於連接的連接線的寬度(在水平方向上)介於0.05µm至1µm之間，且每一交互連接線金屬層6可具有厚度(在垂直方向上)介於0.05µm至1µm之間的銅層24。在半導體基板2中垂直延伸的每一TSVs 157可耦接位在半導體基板2下方的晶片的第三交互連接線結構179之一交互連接線金屬層6至位在半導體基板2上方的FISC 20的一交互連接線金屬層6，用於電源供應電壓或接地參考電壓的傳輸，或是訊號或時脈訊號的傳輸。
如第9A圖、第9B圖及第9C圖所示，在次系統單元380的底部半導體IC晶片100d被次系統單元380的第四型現場可編程COC模組400取代時，其晶片的第三交互連接線結構179可包括：(1)一個(或多個)絕緣介電層12(其具有與第3A圖中FISC 20之絕緣介電層12相同的揭露內容，將其翻轉朝下)，及(2)一個(或多個)交互連接線金屬層6，位在晶片的第三交互連接線結構179之一絕緣介電層12中，其中晶片的第三交互連接線結構179之每一交互連接線金屬層6(翻轉朝下)具有與第3A圖中FISC 20之交互連接線金屬層6相同的揭露內容，其中晶片的第三交互連接線結構179之每一絕緣介電層12可位於每二相鄰交互連接線金屬層6之間或位在第一FPGA IC晶片200a的半導體基板2的底部表面與晶片的第三交互連接線結構179之最頂層交互連接線金屬層6之間，且晶片的第三交互連接線結構179一底部的交互連接線金屬層6經由在絕緣介電層12(介於二交互連接線金屬層6之間)中的一開口耦接上方的交互連接線金屬層6。例如，晶片的第三交互連接線結構179之每一交互連接線金屬層6的厚度(在垂直方向上)例如介於0.05µm至1µm之間且其用於連接的連接線的寬度(在水平方向上)介於0.05µm至1µm之間，且每一交互連接線金屬層6可具有厚度(在垂直方向上)介於0.05µm至1µm之間的銅層24。在半導體基板2中垂直延伸的第一FPGA IC晶片200a的每一TSVs 157可耦接位在第一FPGA IC晶片200a的半導體基板2下方的晶片的第三交互連接線結構179之一交互連接線金屬層6至位在第一FPGA IC晶片200a的半導體基板2上方的第一FPGA IC晶片200a的FISC 20的一交互連接線金屬層6，用於電源供應電壓或接地參考電壓的傳輸，或是訊號或時脈訊號的傳輸。
如第9C圖所示，第四型晶片封裝結構113的第二態樣之每一次系統單元380的底部半導體IC晶片100d更可具有一保護層180(即絕緣介電層)位在晶片的第三交互連接線結構179的下方，其中保護層180具有與第3A圖中保護層14相同的揭露內容。在次系統單元380的底部半導體IC晶片100d中，在保護層180中的每一開口分別位在晶片的第三交互連接線結構179之最底部交互連接線金屬層6的多個開口的下方。或者，在次系統單元380的底部半導體IC晶片100d中，次系統單元380的底部半導體IC晶片100d可被第5F圖中的次系統單元380的第四型現場可編程COC模組400取代，次系統單元380的第四型現場可編程COC模組400更可具有一保護層180(即絕緣介電層)位在次系統單元380的第四型現場可編程COC模組400之晶片的第三交互連接線結構179下方，其中次系統單元380的第四型現場可編程COC模組400的保護層180具有與第3A圖中保護層14相同的揭露內容，其中在次系統單元380的第四型現場可編程COC模組400的保護層180中的每一開口分別位在次系統單元380的第四型現場可編程COC模組400的晶片的第三交互連接線結構179之最底部交互連接線金屬層6的多個開口的下方。
如第9C圖所示，第四型晶片封裝結構113的第二態樣之每一次系統單元380的底部半導體IC晶片100d(或者是第四型晶片封裝結構113的第二態樣之次系統單元380的第四型現場可編程COC模組400所取代)更可具有一用於晶片的第四交互連接線結構181位在保護層180的底部表面上，在第四型晶片封裝結構113的第二態樣之每一次系統單元380的底部半導體IC晶片100d(或第四型晶片封裝結構113的第二態樣之第四型現場可編程COC模組400所取代)中，其晶片的第四交互連接線結構181可包括：(1)一個(或多個)交互連接線金屬層27位在保護層180旳下方且經由保護層180中的開口耦接晶片的第四交互連接線結構181的最底部交互連接線金屬層6之每一金屬接點，及(2) 一個(或多個)聚合物層42(即絕緣介電層)，每一聚合物層42介於每二相鄰交互連接線金屬層27之間、位在最底部交互連接線金屬層27的下方或介於最頂部交互連接線金屬層27與保護層之間，其中下面的交互連接線金屬層27可經由在聚合物層42中的開口耦接上面的交互連接線金屬層27，其中在聚合物層42中的開口可垂直地對齊保護層180中的一開口，且最頂部交互連接線金屬層27可經由最頂層聚合物層42中的開口及保護層180的開口耦接晶片的第三交互連接線結構179的最底部交互連接線金屬層6之金屬接點，其中最底部聚合物層42中的開口可位在最底部交互連接線金屬層27之一金屬接點的下方。在第四型晶片封裝結構113的第二態樣之每一次系統單元380的底部半導體IC晶片100d(或者是第四型晶片封裝結構113的第二態樣之次系統單元380的第四型現場可編程COC模組400所取代)中，晶片的第四交互連接線結構181的交互連接線金屬層27及聚合物層42的揭露內容可參考第3A圖中SISC 29的揭露內容。例如，晶片的第四交互連接線結構181的每一交互連接線金屬層27的厚度(在垂直方向上)的厚度介於0.2µm至5µm之間，其中每一交互連接線金屬層27具有厚度(在垂直方向上)介於0.2µm至5µm之間的銅層40。
如第9C圖所示，在第四型晶片封裝結構113的第二態樣中，每一次系統單元380更可包括矩陣型式排列的多個金屬接墊、金屬凸塊或金屬柱35位在其底部，每一個金屬接墊、金屬凸塊或金屬柱可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種型式且具有相同的揭露內容，次系統單元380的每一個金屬接墊、金屬凸塊或金屬柱35分別位在次系統單元380之底部半導體IC晶片100d(或是被次系統單元380之第四型現場可編程COC模組400取代)之晶片的第四交互連接線結構181的最底部交互連接線金屬層27之金屬接點上。
如第9C圖所示，在第四型晶片封裝結構113的第二態樣中，每一次系統單元380的第一(或第二、第三、第四型)金屬接墊、金屬凸塊或金屬柱35接合至如第9A圖及第9B圖中的中介載板551，以形成多個金屬接點563位在半導體IC晶片100d(或在某些案例中可被每一次系統水單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)的第四交互連接線結構181與中介載板551之間，其中每一金屬接點563可包括：(1)厚度介於2µm至20µm之間的銅層且最大橫向尺寸介於1µm至15µm之間(介於底部半導體IC晶片100d(或在某些案例中可被每一第二型次系統單元380之第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)的第四交互連接線結構181與中介載板551之間)，及(2)厚度介於1µm至15µm之間一銲料層(solder cap)(由錫銀合金、錫金合金、錫銅合金、錫銦合金、銦或錫等材質所形成)位在金屬接點563之銅層與中介載板551之間。
如第9A圖、第9B圖及第9C圖所示，在第四型晶片封裝結構113的第二態樣中，每一金屬接點563可用作為電源供應電壓或接地參考電壓的傳輸、訊號或時脈的傳輸，其可耦接至：(1)依序經由次系統單元380的底部半導體IC晶片100d之晶片的第四交互連接線結構181的一交互連接線金屬層27、次系統單元380的底部半導體IC晶片100d之晶片的第三交互連接線結構179的一交互連接線金屬層6、次系統單元380的底部半導體IC晶片100d之一TSVs 157及次系統單元380的底部半導體IC晶片100d之FISC 20的交互連接線金屬層6耦接一次系統單元380的底部半導體IC晶片100d之一半導體元件4(即電晶體)；(2) 依序經由次系統單元380的底部半導體IC晶片100d之晶片的第四交互連接線結構181的一交互連接線金屬層27、次系統單元380的底部半導體IC晶片100d之晶片的第三交互連接線結構179的一交互連接線金屬層6、次系統單元380的底部半導體IC晶片100d之一TSVs 157、次系統單元380的底部半導體IC晶片100d之FISC 20的交互連接線金屬層6、次系統單元380的底部半導體IC晶片100d之一金屬接墊6a、次系統單元380的頂部半導體IC晶片100c之一金屬接墊6a及次系統單元380的頂部半導體IC晶片100c之FISC 20的交互連接線金屬層6耦接一次系統單元380的頂部半導體IC晶片100c之一半導體元件4(即電晶體)；(3)依序經由次系統單元380的底部半導體IC晶片100d之晶片的第四交互連接線結構181的一交互連接線金屬層27、次系統單元380的底部半導體IC晶片100d之晶片的第三交互連接線結構179的一交互連接線金屬層6、次系統單元380的底部半導體IC晶片100d之一TSVs 157、次系統單元380的底部半導體IC晶片100d之FISC 20的交互連接線金屬層6、次系統單元380的底部半導體IC晶片100d之一金屬接墊6a、次系統單元380的頂部半導體IC晶片100c之FISC 20的交互連接線金屬層6、次系統單元380的頂部半導體IC晶片100c之一TSVs 157及次系統單元380的第一BISD 79之一交互連接線金屬層27耦接至次系統單元380的第一BISD 79之一個(或多個)金屬接墊；或(4) 依序經由系統單元380的底部半導體IC晶片100d之晶片的第四交互連接線結構181的一交互連接線金屬層27、次系統單元380的底部半導體IC晶片100d之晶片的第三交互連接線結構179的一交互連接線金屬層6、次系統單元380的底部半導體IC晶片100d之一TSVs 157、次系統單元380的底部半導體IC晶片100d之FISC 20的交互連接線金屬層6、次系統單元380的底部半導體IC晶片100d之一金屬接墊6a、次系統單元380的一VTV連接器467的一TSVs 157及次系統單元380的第一BISD 79之一交互連接線金屬層27耦接至一第二型次系統單元380的第一BISD 79之一個(或多個)金屬接墊。
第五型晶片封裝結構
第10圖揭露本發明之實施例的第五型晶片封裝結構之剖面示意圖。如第10圖所示，第五型晶片封裝結構214具有與第9C圖中的第四型晶片封裝結構113的第二態樣結構相似，第10圖與第9C圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第10圖中所示的元件的揭露內容可以參考第9C圖中所示的元件的揭露內容，其二者之間的差異為第10圖中的第五型晶片封裝結構214之底部半導體IC晶片100d(或是被次系統單元380之第四型現場可編程COC模組400取代)的第四交互連接線結構181的最底部交互連接線金屬層27可包括一接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線結構183，第五型晶片封裝結構214之底部半導體IC晶片100d(或是被次系統單元380之第四型現場可編程COC模組400取代)的第四交互連接線結構181的交互連接線金屬層27位在相鄰交互連接線結構183旁，且可具有一電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182對齊著接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線結構183；第五型晶片封裝結構214之底部半導體IC晶片100d(或是被次系統單元380之第四型現場可編程COC模組400取代)的第四交互連接線結構181可具有一高介電常數層(未繪示，即絕緣介電層)介於電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182與接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線結構183之間，其中高介電常數層具有的介電常數等於或大於3, 5, 10, 30, 50或100，高介電常數層例如可由氧化矽、氮化矽、氮氧化合物、矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯等材質所形成。在此案例中，在第五型晶片封裝結構214中，底部半導體IC晶片100d(或是被第四型現場可編程COC模組400取代)可由第四交互連接線結構181之電源供應電壓平面182、接地參考電壓平面183及位在二者之間的高介電常數層形成一去耦電容於其中。
另外，在第9C圖中之次系統單元380的底部半導體IC晶片100d(或是被第四型現場可編程COC模組400取代)之第四交互連接線結構181的最底部的聚合物層42可被省略在第10圖中的第五型晶片封裝結構214中，以曝露出第五型晶片封裝結構214的底部半導體IC晶片100d(或是被第四型現場可編程COC模組400取代)之第四交互連接線結構181之最底部交互連接線金屬層27的全部底部表面。第五型晶片封裝結構214更可包括一散熱鰭片(或導熱片)184(例如是銅層或鋁層)，其包括一接地參考電壓部分185及多個電源供應電壓部分186，每一個電源供應電壓部分186排列設置在散熱鰭片184之接地參考電壓部分185中的開口中且被散熱鰭184之接地參考電壓部分185圍繞，其中散熱鰭片184的每一接地參考電壓部分185及電源供應電壓部分186具有一上表面經由含錫銲料球187、電連接或導熱導電黏著層接合至底部半導體IC晶片100d(或是被第四型現場可編程COC模組400取代)的第四交互連接線結構181之最底部交互連接線金屬層27的底部表面上。散熱鰭片184之接地參考電壓部分185與電源供應電壓部分186可作為第五型晶片封裝結構214的外部接點，以耦接或接合至外部電路的電源供應電壓或接地參考電壓之傳輸。
因此，在第五型晶片封裝結構214中，散熱鰭片184之每一電源供應電壓部分186可耦接底部半導體IC晶片100d(或是被第四型現場可編程COC模組400取代)之電源供應電壓平面182，散熱鰭片184之每一接地參考電壓部分185可耦接底部半導體IC晶片100d(或是被第四型現場可編程COC模組400取代)之接地參考電壓平面183。底部半導體IC晶片100d(或是被第四型現場可編程COC模組400之第一FPGA IC晶片200a或第二FPGAIC晶片200b取代)的TSVs 157可具有：(1)多個電源供應電壓穿孔157a (或連接線)，用於傳輸電源供應電壓(Vcc)的傳輸，每一個電源供應電壓穿孔157a經由底部半導體IC晶片100d(或是被第四型現場可編程COC模組400所取代)之第三交互連接線結構179之每一交互連接線金屬層6耦接底部半導體IC晶片100d(或是被第四型現場可編程COC模組400所取代)的電源供應電壓平面182，及(2) 多個接地參考電壓穿孔157b (或連接線)，用於傳輸接地參考電壓(Vss)的傳輸，每一個接地參考電壓穿孔157b經由底部半導體IC晶片100d(或是被第四型現場可編程COC模組400所取代)之第三交互連接線結構179之每一交互連接線金屬層6耦接底部半導體IC晶片100d(或是被第四型現場可編程COC模組400所取代)的接地參考電壓平面183及底部半導體IC晶片100d(或是被第四型現場可編程COC模組400所取代)的第四交互連接線結構181之一交互連接線金屬層27。
如第10圖所示，第五型晶片封裝結構214更可包括一聚合物層189在其散熱鰭片184之接地參考電壓部分185的每一開口內，其中聚合物層189覆蓋散熱鰭片184之每一電源供應電壓部分186的側壁，且聚合物層189的底部表面與散熱鰭片184之接地參考電壓部分185的底部表面及散熱鰭片184之電源供應電壓部分的底部表面呈共平面關係，第五型晶片封裝結構214更可包括以矩陣方式排列的多個金屬接墊、金屬凸塊或金屬柱188位在頂部處，以作為第五型晶片封裝結構214對外連接點，以耦接或接合外部電路，用於訊號傳輸。每一個金屬接墊、金屬凸塊或金屬柱188可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種型式且具有相同的揭露內容。在第五型晶片封裝結構214中，每一金屬接墊、金屬凸塊或金屬柱188可具有黏著層26a位在BISD 79的最頂層交互連接線金屬層27之一金屬接墊上。
如第10圖所示，在第五型晶片封裝結構214中，底部半導體IC晶片100d之電源供應電壓平面182(用於電源供應電壓傳輸)可耦接至：(1)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線351或353，(2) 依序經由頂部半導體IC晶片100c之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線351，(3) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100c之一TSVs 157及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第10圖中的金屬交互連接線351或353，及/或(4)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、VTV連接器467的一TSVs 57及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第10圖中的金屬交互連接線351。因此，電源供應電壓(Vcc)可從散熱鰭片184之每一電源供應電壓部分186傳輸至底部半導體IC晶片100d或頂部半導體IC晶片100c中的一個(或多個)半導體元件4(即電晶體)，及/或傳輸至一個(或多個)金屬接墊、金屬凸塊或金屬柱188。
如第10圖所示，在第五型晶片封裝結構214中，底部半導體IC晶片100d之接地參考電壓平面183(用於接地參考電壓傳輸)可耦接至：(1)依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線352，(2) 依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線354，(3) 依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100c之一TSVs 157及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第10圖中的金屬交互連接線354，及/或(4)依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、VTV連接器467的一TSVs 57及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第10圖中的金屬交互連接線354。因此，接地參考電壓(Vss)可從散熱鰭片184之每一接地參考電壓部分185傳輸至底部半導體IC晶片100d或頂部半導體IC晶片100c中的一個(或多個)半導體元件4(即電晶體)，及/或傳輸至一個(或多個)金屬接墊、金屬凸塊或金屬柱188。
如第10圖所示，在第五型晶片封裝結構214中，用於訊號、時脈訊號傳輸、電源供應電壓或接地參考電壓傳輸的一金屬接墊、金屬凸塊或金屬柱188可耦接：(1)可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100c之一金屬接墊6a、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線355，(2) 可依序經由BISD 79的交互連接線金屬層27、VTV連接器467的一TSVs 57、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線356，及/或(3) 可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100c之TSVs 157及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接至頂部半導體IC晶片100c之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線355。
或者，在第10圖中的第五型晶片封裝結構214中，散熱鰭片184可不作為電性連接之用途且沒有任何的開口來容納散熱鰭片184之電源供應電壓部分186。
在第10圖中的第五型晶片封裝結構214中，底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接頂部半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由底部半導體IC晶片100d之一組金屬接墊6a接合至頂部半導體IC晶片100c(或在某些案例中可被第5F圖中的第六型現場可編程COC模組400(翻轉朝下)所取代)的一組金屬接墊6a，其中底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第四型現場可編程COC模組400所取代)可具有一第一組小型I/O電路分別耦接第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第三組小型I/O電路，此耦接係經由底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第四型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a，其中頂部半導體IC晶片100c具有第二組小型I/O電路分別耦接第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第四組小型I/O電路，此耦接係經由頂部半導體IC晶片100c (或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
第六型晶片封裝結構
第11圖揭露本發明之實施例的第六型晶片封裝結構之剖面示意圖。第11圖中的第六型晶片封裝結構215具有與第10圖中的第五型晶片封裝結構214的結構相似，第11圖與第10圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第11圖中所示的元件的揭露內容可以參考第10圖中所示的元件的揭露內容，其二者之間的差異為第10圖中的第五型晶片封裝結構214之底部半導體IC晶片100d的第三交互連接線結構179、保護層180及第四交互連接線結構181在第11圖中的第六型晶片封裝結構215被省略，第六型晶片封裝結構215之底部半導體IC晶片100d具有與第3F圖中之第六型半導體IC晶片100相同的揭露內容，或者，第六型晶片封裝結構215之底部半導體IC晶片100d可被第5F圖中的第六型現場可編程COC模組400所取代。
如第11圖所示，第六型晶片封裝結構215更可包括：(1)多個封裝穿孔連接器470(其具有與第4C圖中第三型VTV連接器467相同的揭露內容並且將其翻轉朝下)，位在底部半導體IC晶片100d(或在某些案例中可第四型現場可編程COC模組400所取代)之側壁及聚合物層92之側壁延伸出的空間中，及(2)由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成一聚合物層392(即絕緣介電層)在該空間中且覆蓋封裝穿孔連接器470的側壁、覆蓋底部半導體IC晶片100d(或在某些案例中可第四型現場可編程COC模組400所取代)之側壁及覆蓋聚合物層92之側壁，其中聚合物層392之上表面與每一封裝穿孔連接器470的上表面、頂部半導體IC晶片100c(或在某些案例中可第四型現場可編程COC模組400之第一FPGA IC晶片200a的上表面所取代)的上表面、每一VTV連接器467的上表面及聚合物層92的上表面呈共平面關係，而聚合物層392之底部表面與每一封裝穿孔連接器470的底部表面、底部半導體IC晶片100d(或在某些案例中可第四型現場可編程COC模組400之第一FPGA IC晶片200a的底部表面所取代)的底部表面呈共平面關係。在第六型晶片封裝結構215中，每一封裝穿孔連接器470的TSVs 157可垂直地延伸在封裝穿孔連接器470的半導體基板2中，其深度大於每一VTV連接器467的每一TSVs 157(垂直地延伸在每一VTV連接器467的半導體基板2中)的深度。
如第11圖所示，在第六型晶片封裝結構215中，其第一BISD 79更可延伸位在聚合物層392與封裝穿孔連接器470的上方且橫跨聚合物層92的一外部邊界及底部半導體IC晶片100d(或在某些案例中可第四型現場可編程COC模組400所取代)的一邊界。第一BISD 79可具有：(1)一個(或多個)交互連接線金屬層27耦接至每一頂部半導體IC晶片100c(或在某些案例中可被第四型現場可編程COC模組400取代)封裝穿孔連接器470、VTV連接器467的每一TSVs 157，及(2)一個(或多個)聚合物層42，介於每二相鄰交互連接線金屬層27之間，且位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可經由介於二者之間的聚合物層42的開口耦接至下面的交互連接線金屬層27，第一BISD 79的最底層聚合物層42可介於最底層交互連接線金屬層27與一頂部平坦表面之間，此頂部平坦表面係由每一頂部半導體IC晶片100c(或在某些案例中可被第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與VTV連接器467及封裝穿孔連接器470之半導體基板2的背面、聚合物層92及聚合物層392的上表面所構成，其中第一BISD 79的最底部聚合物層42之每一開口可垂直地位在一頂部半導體IC晶片100c(或在某些案例中可被第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)、VTV連接器467及封裝穿孔連接器470之TSVs 157的上方，第一BISD 79的交互連接線金屬層27及聚合物層42的揭露內容及製程可參考第3A圖中的SISC 29的揭露內容。
如第11圖所示，第六型晶片封裝結構215更可包括一第二BISD 279位在底部半導體IC晶片100d(或在某些案例中可第四型現場可編程COC模組400所取代)、封裝穿孔連接器470及聚合物層392的下方，第二BISD 279可具有：(1)一個(或多個)交互連接線金屬層27耦接至每一底部半導體IC晶片100d(或在某些案例中可被第四型現場可編程COC模組400取代)封裝穿孔連接器470的每一TSVs 157，及(2)一個(或多個)聚合物層42，介於每二相鄰交互連接線金屬層27之間，且位在最頂層交互連接線金屬層27的上方，其中下面的交互連接線金屬層27可經由介於二者之間的聚合物層42的開口耦接至上面的交互連接線金屬層27，第二BISD 279的最上層聚合物層42可介於最上層交互連接線金屬層27與一底部平坦表面之間，此底部平坦表面係由每一底部半導體IC晶片100d(或在某些案例中可被第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與VTV連接器467之半導體基板2的背面、每一封裝穿孔連接器470之絕緣接合層52的底部表面及聚合物層392的底部表面所構成，第二BISD 279的最上面的聚合層42中的每一開口可垂直地位在底部半導體IC晶片100d(或在某些案例中可被第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)與封裝穿孔連接器470的TSVs 157的下方。第二BISD 279的每一交互連接線金屬層27可延伸橫跨每一底部半導體IC晶片100d(或在某些案例中可被第四型現場可編程COC模組400的第一FPGA IC晶片200a取代)及封裝穿孔連接器470的邊界。第二BISD 279的交互連接線金屬層27及聚合物層42的揭露內容及製程可參考第3A圖中的SISC 29的揭露內容(將其翻轉朝下)。例如，第二BISD 279之每一交互連接線金屬層27的厚度(在垂直方向上)介於0.2µm至5µm之間，其中每一交互連接線金屬層27之銅層40的厚度(在垂直方向上)介於0.2µm至5µm之間。
如第11圖所示，在第六型晶片封裝結構215中，第二BISD 279之最底層交互連接線金屬層27可包括一接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線結構643，及在二相鄰接地參考電壓交互連接線結構643之間的第二BISD 279的一交互連接線金屬層27可包括一電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構642，在第六型晶片封裝結構215中，第二BISD 279可具有一高介電常數層(未繪示，即絕緣介電層)介於電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構642與接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線結構643之間，其中高介電常數層具有的介電常數等於或大於3, 5, 10, 30, 50或100，高介電常數層例如可由氧化矽、氮化矽、氮氧化合物、矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯等材質所形成。第二BISD 279之電源供應電壓平面642、接地參考電壓平面643及位在二者之間的高介電常數層形成一去耦電容於其中。
如第11圖所示，第六型晶片封裝結構215更可包括一散熱鰭片(或導熱片)184(其具有與第10圖中的散熱鰭片184相同的揭露內容)，在第六型晶片封裝結構215中，其中散熱鰭片184的每一接地參考電壓部分185及電源供應電壓部分186具有一上表面經由含錫銲料球187、電連接或導熱導電黏著層接合至第二BISD279的最底部交互連接線金屬層27的底部表面上。在第六型晶片封裝結構215中，散熱鰭片184之接地參考電壓部分185與電源供應電壓部分186可作為第六型晶片封裝結構215的外部接點，以分別耦接或接合至外部電路的電源供應電壓或接地參考電壓之傳輸，以及金屬接墊、金屬凸塊或金屬柱188可作為可作為第六型晶片封裝結構215的外部接點以耦接或接合至外部電路，作為訊號的傳輸。
在第六型晶片封裝結構215中，散熱鰭片184之每一電源供應電壓部分186可耦接第二BISD 279的電源供應電壓平面642，而散熱鰭片184之每一之接地參考電壓部分185可耦接第二BISD 279的接地參考電壓平面643。底部半導體IC晶片100d(或在某些案例中可被第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)的每一電源供應電壓穿孔157a(用於傳輸電源供應電壓(Vdd))可經由第二BISD 279的一個(或多個)交互連接線金屬層27耦接第二BISD 279的電源供應電壓平面642。底部半導體IC晶片100d(或在某些案例中可被第四型現場可編程COC模組400的第一FPGA IC晶片200a或第二FPGA IC晶片200b取代)的每一接地參考電壓穿孔157b(用於傳輸接地參考電壓(Vss))可經由第二BISD 279的一個(或多個)交互連接線金屬層27耦接第二BISD 279的電源供應電壓平面643。
如第11圖所示，在第六型晶片封裝結構215中，第二BISD 279之電源供應電壓平面642(用於電源供應電壓傳輸)可耦接至：(1)依序經由第二BISD 279之交互連接線金屬層27、底部半導體IC晶片100d之一電源供應電壓穿孔157a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第11圖中的金屬交互連接線644或645，(2) 依序經由第二BISD 279的交互連接線金屬層27、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，繪示在第11圖中的金屬交互連接線644，(3) 依序經由第二BISD 279的交互連接線金屬層27、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100c之一TSVs 157及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第11圖中的金屬交互連接線644，及/或(4)依序經由第二BISD 279的交互連接線金屬層27、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、VTV連接器467的一TSVs 57及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第11圖中的金屬交互連接線644，及/或(5) 依序經由第二BISD 279的交互連接線金屬層27、封裝穿孔連接器470的一TSVs 157及第一BISD 79的交互連接線金屬層27，繪示在第11圖中的金屬交互連接線644。因此，電源供應電壓(Vcc)可從散熱鰭片184之每一電源供應電壓部分186傳輸至底部半導體IC晶片100d或頂部半導體IC晶片100c中的一個(或多個)半導體元件4(即電晶體)，及/或傳輸至一個(或多個)金屬接墊、金屬凸塊或金屬柱188。
如第11圖所示，在第六型晶片封裝結構215中，第二BISD 279之接地參考電壓平面643(用於電源供應電壓傳輸)可耦接至：(1)依序經由第二BISD 279之交互連接線金屬層27、底部半導體IC晶片100d之一接地參考電壓穿孔157b及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第11圖中的金屬交互連接線646，(2) 依序經由第二BISD 279的交互連接線金屬層27、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，繪示在第11圖中的金屬交互連接線647，(3) 依序經由第二BISD 279的交互連接線金屬層27、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100c之一TSVs 157及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第11圖中的金屬交互連接線647，及/或(4)依序經由第二BISD 279的交互連接線金屬層27、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、VTV連接器467的一TSVs 57及BISD 79的每一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，繪示在第11圖中的金屬交互連接線647，及/或(5) 依序經由第二BISD 279的交互連接線金屬層27、封裝穿孔連接器470的一TSVs 157及第一BISD 79的交互連接線金屬層27，繪示在第11圖中的金屬交互連接線647。因此，接地參考電壓(Vss)可從散熱鰭片184之每一接地參考電壓部分185傳輸至底部半導體IC晶片100d或頂部半導體IC晶片100c中的一個(或多個)半導體元件4(即電晶體)，及/或傳輸至一個(或多個)金屬接墊、金屬凸塊或金屬柱188。
如第11圖所示，在第六型晶片封裝結構215中，用於訊號、時脈訊號傳輸、電源供應電壓或接地參考電壓傳輸的一金屬接墊、金屬凸塊或金屬柱188可耦接：(1)可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100c之一金屬接墊6a、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第11圖中的金屬交互連接線648，(2) 可依序經由BISD 79的交互連接線金屬層27、VTV連接器467的一TSVs 57、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第11圖中的金屬交互連接線649，及/或(3) 可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100c之TSVs 157及頂部半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接至頂部半導體IC晶片100c之一半導體元件4(即電晶體)，繪示在第11圖中的金屬交互連接線648。
或者，在第11圖中的第六型晶片封裝結構215中，散熱鰭片184可不作為電性連接之用途且沒有任何的開口來容納散熱鰭片184之電源供應電壓部分186。
在第11圖中的第六型晶片封裝結構215中，底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接頂部半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由底部半導體IC晶片100d之一組金屬接墊6a接合至頂部半導體IC晶片100c(或在某些案例中可被第5F圖中的第六型現場可編程COC模組400(翻轉朝下)所取代)的一組金屬接墊6a，其中底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第四型現場可編程COC模組400所取代)可具有一第一組小型I/O電路分別耦接第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第三組小型I/O電路，此耦接係經由底部半導體IC晶片100d(或在某些案例中可被第5F圖中的第四型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a，其中頂部半導體IC晶片100c具有第二組小型I/O電路分別耦接第四型現場可編程COC模組400之第二FPGA IC晶片200b的一第四組小型I/O電路，此耦接係經由頂部半導體IC晶片100c (或在某些案例中可被第5F圖中的第六型現場可編程COC模組400所取代)的一組金屬接墊6a分別接合第四型現場可編程COC模組400之第二FPGA IC晶片200b的一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
第七型晶片封裝結構
第12圖揭露本發明之實施例的第七型晶片封裝結構的第一態樣封裝結構之剖面示意圖。在第12圖中之第七型晶片封裝結構216的第一態樣與第10圖中的第五型晶片封裝結構214相似，在第12圖中與第10圖中相同的元件符號，其揭露內容可參考第10圖中的揭露說明，其二者之間的差異為第五型晶片封裝結構214之頂部半導體IC晶片100c在第七型晶片封裝結構216的第一態樣重新命名為中間半導體IC晶片，且第五型晶片封裝結構214之VTV連接器467在第七型晶片封裝結構216的第一態樣重新命名為一底部VTV連接器。
如第12圖所示，第七型晶片封裝結構216的第一態樣更可包括一頂部半導體IC晶片100g(其具有與第3F圖中第六型半導體IC晶片100相同的揭露內容，並將其翻轉朝下)，在第七型晶片封裝結構216的第一態樣中，中間半導體IC晶片100c可形成另一絕緣介電層53(由氧化矽、氮氧化矽所形成)位在半導體基板2的頂部處，其中絕緣介電層53具有一上表面與其中的每一TSVs 157上表面(即每一TSVs 157之銅層156的上表面)呈共平面關係，中間半導體IC晶片100c可用於混合接合，其具有：(1)絕緣接合層53(即氧化矽層或氮氧化矽層)之上表面黏著及接觸頂部半導體IC晶片100g的絕緣接合層52(即氧化矽或氮氧化矽層)的底部表面，及(2)多個TSVs 157，TSVs 157的銅層156之上表面接合且接觸頂部半導體IC晶片100c的一金屬接墊6a(即銅層24)之底部表面。頂部半導體IC晶片100g的金屬接墊6a之寬度(直徑或最大橫向尺寸)小於5, 3, 1或0.5µm或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間。頂部半導體IC晶片100c之二相鄰金屬接墊6a的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至2µm之間或介於0.2µm至1µm之間。頂部半導體IC晶片100g可具有如第3F圖中之半導體元件4(即電晶體)(翻轉向下)位在半導體基板2的底部表面處，其朝向底部半導體IC晶片100d之半導體基板2的上表面並且朝向中間半導體IC晶片100c的絕緣接合層53之上表面。頂部半導體IC晶片100g可用作為(1) ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。頂部半導體IC晶片100g的一側壁(在垂直方向上)與其中間半導體IC晶片100c的側壁共平面。第七型晶片封裝結構216的第一態樣更可包括多個頂部VTV連接器467a分別接合其底部的VTV連接器467，其中每一頂部VTV連接器467a具有如第4圖中第三型VTV連接器467相同的揭露內容(翻轉朝下)。每一底部VTV連接器467可形成有另一絕緣接合層53(由氧化矽或氮氧化矽層形成)位在半導體基板2的頂部處，其中絕緣接合層53具有一上表面與每一TSVs 157的上表面(即銅層156的上表面)呈共平面關係。每一底部VTV連接器467可具有：(1)絕緣接合層53(即氧化矽或氮氧化矽層)之上表面黏著且接觸一頂部VTV連接器467a的絕緣接合層52(即氧化矽或氮氧化矽層)的一底部表面；及(2) 底部VTV連接器467的TSVs 157(即銅層156)之上表面黏著且接觸一頂部VTV連接器467a的TSVs 157(即銅層156)之底部表面。每一VTV連接器467a的側壁與底部VTV連接器467的側壁呈共平面關係(在垂直方向上)。
如第12圖所示，在第七型晶片封裝結構216的第一態樣結構中更可包括由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的一聚合物層93(即絕緣介電層)位在每二相鄰頂部半導體IC晶片100g及與VTV連接器467a之間的多個間隙中且位在聚合物層92的上表面上。在第七型晶片封裝結構216的第一態樣結構中，頂部半導體IC晶片100g及VTV連接器467a的半導體基板2及聚合物層93在頂側部具有一部分可經由CMP或機械研磨方式移除，使頂部半導體IC晶片100g及頂部VTV連接器467a之每一TSVs 157的表面露出，即是每一TSVs 157的電鍍銅層156表面露出，且每一每一TSVs 157具有一背面大致上與頂部半導體IC晶片100g及頂部VTV連接器467a之半導體基板2的背面及聚合物層93的上表面呈共平面關係。頂部半導體IC晶片100g的半導體基板2的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一頂部半導體IC晶片100g的TSVs 157的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。經由底部VTV連接器467之一TSVs 157與頂部VTV連接器467a之一TSVs 157堆疊(由底部至頂部)所提供每一連接路徑可耦接底部半導體IC晶片100d至一電源供應電壓或一接地參考電壓。或者，經由底部VTV連接器467之一TSVs 157與頂部VTV連接器467a之一TSVs 157堆疊(由底部至頂部)所提供每一連接路徑可耦接底部半導體IC晶片100d，用於訊號或時脈的傳輸。
如第12圖所示，在第七型晶片封裝結構216的第一態樣結構中，其第一BISD 79可形成在頂部半導體IC晶片100g、頂部VTV連接器467a及聚合物層93的上方，第一BISD 79可具有：(1)一個(或多個)交互連接線金屬層27耦接至每一頂部半導體IC晶片100g、VTV連接器467a的每一TSVs 157，及(2)一個(或多個)聚合物層42，介於每二相鄰交互連接線金屬層27之間，且位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可經由介於二者之間的聚合物層42的開口耦接至下面的交互連接線金屬層27，第一BISD 79的最底層聚合物層42可介於最底層交互連接線金屬層27與一頂部平坦表面之間，此頂部平坦表面係由每一頂部半導體IC晶片100g與VTV連接器467a之半導體基板2的背面及聚合物層93的上表面所構成，其中第一BISD 79的最底層聚合物層42中的每一開口中可垂直地位在頂部半導體IC晶片100g及頂部VTV連接器467a的一TSVs 157的上方，第一BISD 79的每一交互連接線金屬層27可延伸橫跨頂部半導體IC晶片100c及頂部的VTV連接器467a邊界。第一BISD 79的交互連接線金屬層27及聚合物層42的揭露內容及製程可參考第3A圖中的SISC 29的揭露內容。
如第12圖所示，在第七型晶片封裝結構216的第一態樣結構中，中間半導體IC晶片100c及底部半導體IC晶片100d可組合成具有FPGA功能的一系統，例如中間半導體IC晶片100c可提供具有：(1)排列成一第一矩陣的多個記憶體片段2050，其每個記憶體片段2050包括排列成一第二矩陣的多個SRAM單元、多個本地字線455(local word lines)，其每一本地字線455耦接第二矩陣之同一列(row)中的SRAM單元及多個本地位元線456(local bit lines)，其每一本地位元線456耦接第二矩陣之同一行(column)中的SRAM單元，(2)一本地列解碼器2061(local row decoder)，耦接每一記憶體片段2050之本地字線455，及(3) 本地行解碼器2062(local column decoder) ，耦接每一記憶體片段2050之本地位元線456。底部半導體IC晶片100d可提供具有：(1)暫存器(register)或正反器(flip-flop)之區塊2063經由中間的半導體IC晶片100c的第一組金屬接墊6a分別接合至底部半導體IC晶片100d之一第一組金屬接墊6a耦接本地行解碼器2062的一個(或多個)輸出接點，用於儲存從本地行解碼器2062之輸出點輸出的資料，及(2)一開關盒2064經由中間的半導體IC晶片100c的第二組金屬接墊6a接合底部半導體IC晶片100d之第二組金屬接墊6a之接點耦接至本地列解碼器2061及本地行解碼器2062，用於控制本地列解碼器2061及本地行解碼器2062。本地列解碼器2061用以依據與開關盒2064的一第一輸出資料組相關聯的輸入資料組進行選擇，此選擇係從本地字線455讀取儲存在SRAM單元(在第二矩陣的一列中)中的資料並傳輸至本地位元線456。本地行解碼器2062用以依據與開關盒2064的一第二輸出資料組相關聯的輸入資料組進行選擇，此選擇係選擇一個(或多個) 本地位元線456傳輸資料(作為本地行解碼器2062一個(或多個)資料輸出)至暫存器(register)或正反器(flip-flop)之區塊2063中儲存。
如第12圖所示，在第七型晶片封裝結構216的第一態樣結構中，中間半導體IC晶片100c更可包括如第2A圖及第2B圖中第一型及第二型現場可編程開關單元279中的任一型之記憶體單元362。底部半導體IC晶片100d可提供具有：(1) 如第2A圖及第2B圖中第一型及第二型現場可編程開關單元279中的任一型之通過/不通過開關292，每一個通過/不通過開關292經由中間的半導體IC晶片100c的第三組金屬接墊6a接合底部半導體IC晶片100d之第三組金屬接墊6a之接點耦接一個(或多個)記憶體單元362，及(2) 如第2A圖中第二型現場可編程開關單元279中的選擇電路211(例如多工器)，每一個選擇電路211經由中間的半導體IC晶片100c的第四組金屬接墊6a接合底部半導體IC晶片100d之第四組金屬接墊6a之接點耦接一個(或多個)記憶體單元362。
或者，第13圖揭露本發明之實施例的第七型晶片封裝結構的第二態樣封裝結構之剖面示意圖。第七型晶片封裝結構216的第二態樣結構與第12圖中的第七型晶片封裝結構216的第一態樣結構相似，在第13圖中與第12圖中相同的元件符號，其揭露內容可參考第12圖中的揭露說明，其二者之間的差異為如第1A圖至第1C圖中的第一型至第三型現場可編程邏輯單元2014更可設置排列在第13圖中的第七型晶片封裝結構的第二態樣之中間的半導體IC晶片100c及底部半導體IC晶片100d中。
如第13圖所示，在第七型晶片封裝結構216的第二態樣中，中間的半導體IC晶片100c可具有如第1A圖至第1C圖中的第一型至第三型現場可編程邏輯單元2014(任一種)之記憶體單元490於其中，底部半導體IC晶片100d可具有下列電路於其中：(1) 如第1A圖中第一型細粒度(fined-grained)可編程LCE 2014之選擇電路211經由中間的半導體IC晶片100c的第五組金屬接墊6a接合底部半導體IC晶片100d之第五組金屬接墊6a之接點分別耦接一個(或多個)記憶體單元490，(2)如第1B圖中的第二型可編程LCE 2014之二邏輯閘或電路2031(或多工器2032)、固定線加法單元2016、多工器2032, 2033及2036及D型觸發器電路2034經由中間的半導體IC晶片100c的第六組金屬接墊6a接合底部半導體IC晶片100d之第六組金屬接墊6a之接點分別耦接一個(或多個)記憶體單元490；及/或(3) 如第1C圖中的第三型細粒度可編程LCE 2014之邏輯運算器或電路2037、耦接級聯電路2038、D型觸發器電路2039、設定/重設控制電路2041、時脈控制電路2042及多工器2043經由中間的半導體IC晶片100c的第六組金屬接墊6a接合底部半導體IC晶片100d之第六組金屬接墊6a之接點分別耦接一個(或多個)記憶體單元490。
或者，如第13圖所示，第七型晶片封裝結構216的第三態樣中，在CGR單元中，FU包括多個硬核於其中，例如DSP片段、GPU硬核、DPU硬核、MCU硬核、多工器硬核、加法器更核、除法硬核、算術邏輯單元 (ALU) 硬核、移位電路硬核、比較電路硬核、浮點計算硬核、寄存器或觸發器硬核和/或 I/O 接口硬核可排列設在底部半導體IC晶片100d中，一註冊區塊具有多個註冊器或D型觸發器電路，每一個用於註冊或暫時地儲存資料(與FU的一資料輸出相關聯)於其中，該註冊區塊可設置在底部半導體IC晶片100d中，程式計數器(program counter (PC))，即指令指標(instruction pointer)，其具有多個指令位址暫存器，暫時地儲存多個指令位址於其中，以指出在一程式序列(program sequence)中之FU的一個(或多個)算術邏輯單元(arithmetic logic cells)，此程式序列可設置在底部半導體IC晶片100d中，指令記憶體方塊或片段，用於暫時儲存多個指令組並經由FU獲取，該指令記憶體方塊或片段可設置在中間的半導體IC晶片100c中。
如第12圖及第13圖所示，在七型晶片封裝結構216的第一及第二態樣中，底部半導體IC晶片100d的電源供應電壓平面182(用於電源供應電壓傳輸)可耦接至：(1) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)， (2)依序經由中間的半導體IC晶片100c之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，(3) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a及頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6耦接頂部半導體IC晶片100g之一半導體元件4(即電晶體)，(4)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a、頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6、頂部半導體IC晶片100g之一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，及/或(5)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部VTV連接器467的一TSVs 157、頂部VTV連接器467a的一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188。
如第12圖及第13圖所示，在七型晶片封裝結構216的第一及第二態樣中，底部半導體IC晶片100d的電源供應接地參考電壓平面1823(用於電源供應接地參考電壓傳輸)可耦接至：(1) 依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)， (2)依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、中間的半導體IC晶片100c之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，(3) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a及頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6耦接頂部半導體IC晶片100g之一半導體元件4(即電晶體)，(4)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a、頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6、頂部半導體IC晶片100g之一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，及/或(5)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部VTV連接器467的一TSVs 157、頂部VTV連接器467a的一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188。
如第12圖及第13圖所示，在七型晶片封裝結構216的第一及第二態樣中，用於訊號、時脈訊號傳輸、電源供應電壓或接地參考電壓傳輸的一金屬接墊、金屬凸塊或金屬柱188可耦接：(1)可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之一TSVs 157、頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一金屬接墊6a、中間的半導體IC晶片100c之一TSVs 157、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一金屬接墊6a、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，(2) 可依序經由BISD 79的交互連接線金屬層27、頂部VTV連接器467a的一TSVs 57、底部VTV連接器467的一TSVs 57、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，(3) 可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之TSVs 157及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一金屬接墊6a、中間的半導體IC晶片100c之一TSVs 157、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接至頂部半導體IC晶片100c之一半導體元件4(即電晶體)，及/或(4)可依序經由第一BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之TSVs 157及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6耦接至頂部半導體IC晶片100c之一半導體元件4(即電晶體)。
或者，在第12圖及第13圖中的第七型晶片封裝結構215之第一及第二態樣中，散熱鰭片184可不作為電性連接之用途且沒有任何的開口來容納散熱鰭片184之電源供應電壓部分186。
如第12圖及第13圖所示，在第七型晶片封裝結構215之第一及第二態樣中，底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接中間的半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由底部半導體IC晶片100d之一組金屬接墊6a接合至中間的半導體IC晶片100c的一組金屬接墊6a，其中間的半導體IC晶片100c具有一第三組小型I/O電路，此耦接係經由頂部半導體IC晶片100g之第四組小型I/O電路，此耦接係分別經由中間的半導體IC晶片100c之一組TSVs 157接合至頂部的半導體IC晶片100g之一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
更詳細的舉例，在第12圖及第13圖的第七型晶片封裝結構215之第一及第二態樣中，頂部的半導體IC晶片100g可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，其頂部的半導體IC晶片100g可耦接中間的半導體IC晶片100c或底部半導體IC晶片100d的其中之一個，用於一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的平行資料傳輸。
第八型晶片封裝結構
第14圖揭露本發明之實施例的第八型晶片封裝結構之剖面示意圖。第14圖中的第八型晶片封裝結構317與第12圖中的第七型晶片封裝結構216之第一態樣相似，在第14圖中與第12圖中相同的元件符號，其揭露內容可參考第12圖中的揭露說明，其二者之間的差異為第七型晶片封裝結構216之第一態樣中的散熱鰭片184、底部VTV連接器467、頂部VTV連接器467a及第一BISD 79可被保留/保存在第八型晶片封裝結構317中，另外，第七型晶片封裝結構216之第一態樣中的頂部半導體IC晶片100g可被第八型晶片封裝結構317之頂部半導體IC晶片100h所替換，以接合在第八型晶片封裝結構317之中間的半導體IC晶片100c上。在被第八型晶片封裝結構317中，頂部半導體IC晶片100h可用作為：(1)ASIC晶片；(2)一邏輯IC晶片，例如是FPGA IC晶片、GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。其頂部半導體IC晶片100h具有如第3E圖中第三型半導體IC晶片100相同的揭露內容(並將其翻轉朝下)，中間的半導體IC晶片100C可提供作為混合接合之用，其具有：(1)絕緣接合層53(即氧化矽層)之上表面黏著及接觸頂部半導體IC晶片100h的絕緣接合層52(即氧化矽)的底部表面，及(2)多個TSVs 157，TSVs 157的銅層156之上表面接合且接觸頂部半導體IC晶片100c的一金屬接墊6a(即銅層24)之底部表面。頂部半導體IC晶片100h的金屬接墊6a之寬度(直徑或最大橫向尺寸)小於5, 3, 1或0.5µm或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間。頂部半導體IC晶片100c之二相鄰金屬接墊6a的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至2µm之間或介於0.2µm至1µm之間。頂部半導體IC晶片100h可具有如第3E圖中之半導體元件4(即電晶體)(翻轉向下)位在半導體基板2的底部表面處，其朝向底部半導體IC晶片100d之半導體基板2的上表面並且朝向中間半導體IC晶片100c的絕緣接合層53之上表面。頂部半導體IC晶片100h的一側壁(在垂直方向上)與其中間半導體IC晶片100c的側壁共平面。
如第14圖所示，替代第12圖中之第七型晶片封裝結構216之第一態樣中的聚合物層92及93，第八型晶片封裝結構317更可包括由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成一聚合物層94(即絕緣介電層)位在底部半導體IC晶片100d上且位在從每一頂部半導體IC晶片100h與中間的半導體IC晶片100c的側壁外延伸的空間中。在第八型晶片封裝結構317中，頂部半導體IC晶片100h的半導體基板2及聚合物層94位在頂部處具有一部分經由CMP或機械研磨的製程移除，使頂部半導體IC晶片100h的半導體基板2之背面與聚合物層94之上表面呈共平面關係。
如第14圖所示，在第八型晶片封裝結構317中，底部半導體IC晶片100d的晶片之第四交互連接線結構181更可包括另一個聚合物層42(即最底部之聚合物層42)位在最底部之交互連接線金屬層27的下方上，其中最底部之聚合物層42中的每一開口可分別位在最底部之交互連接線金屬層27的多個金屬接點的下方，底部半導體IC晶片100d的第四交互連接線結構181之交互連接線金屬層27及聚合物層42具有與第3A圖中SISC 29的交互連接線金屬層27及聚合物層42相同的揭露內容(將其翻轉朝下)。
如第14圖所示，第八型晶片封裝結構317可包括矩陣型式排列的多個金屬接墊、金屬凸塊或金屬柱35位在其底部，每一個金屬接墊、金屬凸塊或金屬柱可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種型式且具有相同的揭露內容，金屬接墊、金屬凸塊或金屬柱35可作為第八型晶片封裝結構317對外接點，以耦接或接合至外部電路。每一個金屬接墊、金屬凸塊或金屬柱35分別位在次系統單元380之底部半導體IC晶片100d之晶片的第四交互連接線結構181的最底部交互連接線金屬層27之金屬接點上。
如第14圖所示，在第八型晶片封裝結構317中，每一金屬接墊、金屬凸塊或金屬柱35可用作為電源供應電壓或接地參考電壓的傳輸、訊號或時脈的傳輸，其可耦接至：(1)依序經由底部半導體IC晶片100d之晶片的第四交互連接線結構181的一交互連接線金屬層27、底部半導體IC晶片100d之晶片的第三交互連接線結構179的一交互連接線金屬層6、底部半導體IC晶片100d之一TSVs 157及底部半導體IC晶片100d之FISC 20的交互連接線金屬層6耦接一底部半導體IC晶片100d之一半導體元件4(即電晶體)；(2) 依序經由底部半導體IC晶片100d之晶片的第四交互連接線結構181的一交互連接線金屬層27、底部半導體IC晶片100d之晶片的第三交互連接線結構179的一交互連接線金屬層6、底部半導體IC晶片100d之一TSVs 157、底部半導體IC晶片100d之FISC 20的交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a頂部半導體IC晶片100c之FISC 20的交互連接線金屬層6耦接中間的半導體IC晶片100c之一半導體元件4(即電晶體)；(3)依序經由底部半導體IC晶片100d之晶片的第四交互連接線結構181的一交互連接線金屬層27、底部半導體IC晶片100d之晶片的第三交互連接線結構179的一交互連接線金屬層6、底部半導體IC晶片100d之一TSVs 157、底部半導體IC晶片100d之FISC 20的交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的交互連接線金屬層6、頂部的半導體IC晶片100h之一TSVs 157、頂部半導體IC晶片100h之一金屬接墊6a及頂部半導體IC晶片100h之FISC 20的交互連接線金屬層6耦接至頂部半導體IC晶片100h之一半導體元件4(即電晶體)。
如第14圖所示，在第八型晶片封裝結構317中，底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接中間的半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由底部半導體IC晶片100d之一組金屬接墊6a接合至中間的半導體IC晶片100c的一組金屬接墊6a，其中間的半導體IC晶片100c具有一第三組小型I/O電路，此耦接係經由頂部半導體IC晶片100h之第四組小型I/O電路，此耦接係分別經由中間的半導體IC晶片100c之一組TSVs 157接合至頂部的半導體IC晶片100h之一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
更詳細的舉例，在第14圖的第八型晶片封裝結構317之第一及第二態樣中，頂部半導體IC晶片100h可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，其頂部的半導體IC晶片100h可耦接中間的半導體IC晶片100c或底部半導體IC晶片100d的其中之一個，用於一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的平行資料傳輸。
第九型晶片封裝結構
第15圖揭露本發明之實施例的第九型晶片封裝結構之剖面示意圖。在第15圖中的第九型晶片封裝結構318類似於第12圖中的第七型晶片封裝結構216之第一態樣。在第15圖中與第12圖中相同的元件符號，其揭露內容可參考第12圖中的揭露說明，其二者之間的差異在於第12圖中的第七型晶片封裝結構216中的底部VTV連接器467、頂部VTV連接器467a、聚合物層92及聚合物層93可保留在在第15圖中的第九型晶片封裝結構318中。如第15圖所示，在第九型晶片封裝結構318中，其底部半導體IC晶片100d、中間的半導體IC晶片100c及頂部半導體IC晶片100g可以晶圓級的製程相互接合在一起並且以雷射切割方式，使頂部半導體IC晶片100g的每一側壁在垂直方向上對齊或與中間的半導體IC晶片100c及底部半導體IC晶片100d的側壁呈共平面關係。在第九型晶片封裝結構318中，散熱鰭片184之接地參考電壓部分185及電源供應電壓部分186可作為第九型晶片封裝結構318的對外接點，以耦接或接合至外部電路，分別用於接地參考電壓及電源供應電壓的傳輸，且其金屬接墊、金屬凸塊或金屬柱可作為第九型晶片封裝結構318的對外接點，以耦接或接合至外部電路，以用於訊號傳輸。
如第15圖所示，在第九型晶片封裝結構318中，底部半導體IC晶片100d的電源供應電壓平面182(用於電源供應電壓傳輸)可耦接至：(1) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)， (2)依序經由中間的半導體IC晶片100c之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，(3) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a及頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6耦接頂部半導體IC晶片100g之一半導體元件4(即電晶體)，(4)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a、頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6、頂部半導體IC晶片100g之一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，及/或(5)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部VTV連接器467的一TSVs 157、頂部VTV連接器467a的一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188。
如第15圖所示，在第九型晶片封裝結構318中，底部半導體IC晶片100d的電源供應接地參考電壓平面1823(用於電源供應接地參考電壓傳輸)可耦接至：(1) 依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)， (2)依序經由底部半導體IC晶片100d之第四交互連接線結構181的交互連接線金屬層27、中間的半導體IC晶片100c之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，(3) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a及頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6耦接頂部半導體IC晶片100g之一半導體元件4(即電晶體)，(4)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、中間的半導體IC晶片100c之一金屬接墊6a、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一TSVs 157、頂部半導體IC晶片100g的一金屬接墊6a、頂部半導體IC晶片100g的FISC 20之交互連接線金屬層6、頂部半導體IC晶片100g之一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188，及/或(5)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部VTV連接器467的一TSVs 157、頂部VTV連接器467a的一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188。
如第15圖所示，在第九型晶片封裝結構318中，用於訊號、時脈訊號傳輸、電源供應電壓或接地參考電壓傳輸的一金屬接墊、金屬凸塊或金屬柱188可耦接：(1)可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之一TSVs 157、頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一金屬接墊6a、中間的半導體IC晶片100c之一TSVs 157、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、中間的半導體IC晶片100c之一金屬接墊6a、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，(2) 可依序經由BISD 79的交互連接線金屬層27、頂部VTV連接器467a的一TSVs 57、底部VTV連接器467的一TSVs 57、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，(3) 可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之TSVs 157及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一金屬接墊6a、中間的半導體IC晶片100c之一TSVs 157、中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接至中間半導體IC晶片100c之一半導體元件4(即電晶體)，及/或(4)可依序經由第一BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之TSVs 157及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6耦接至頂部半導體IC晶片100c之一半導體元件4(即電晶體)。
或者，在第15圖中的第九型晶片封裝結構318中，散熱鰭片184可不作為電性連接之用途且沒有任何的開口來容納散熱鰭片184之電源供應電壓部分186。
如第15圖中的第九型晶片封裝結構318中，底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接中間的半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由底部半導體IC晶片100d之一組金屬接墊6a接合至中間的半導體IC晶片100c的一組金屬接墊6a，其中間的半導體IC晶片100c具有一第三組小型I/O電路，此耦接係經由頂部半導體IC晶片100g之第四組小型I/O電路，此耦接係分別經由中間的半導體IC晶片100c之一組TSVs 157接合至頂部的半導體IC晶片100g之一組金屬接墊6a。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
更詳細的舉例，在第15圖中的第九型晶片封裝結構318中，頂部的半導體IC晶片100g可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，其頂部的半導體IC晶片100g可耦接中間的半導體IC晶片100c或底部半導體IC晶片100d的其中之一個，用於一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的平行資料傳輸。
第十型晶片封裝結構
第16圖揭露本發明之實施例的第十型晶片封裝結構之剖面示意圖。在第16圖中的第十型晶片封裝結構319類似於第12圖中的第七型晶片封裝結構216之第一態樣。在第16圖中與第12圖中相同的元件符號，其揭露內容可參考第12圖中的揭露說明，其二者之間的差異在於第12圖中的第七型晶片封裝結構216之第一態樣的中間半導體IC晶片100c重新命名為第一中間半導體IC晶片100c，第十型晶片封裝結構319更可包括一第二中間半導體IC晶片100i介於第一中間半導體IC晶片100c與頂部半導體IC晶片100g之間，在第十型晶片封裝結構319中，第二中間半導體IC晶片100i具有與第3F圖中第六型半導體IC晶片100相同的揭露內容(將其翻轉朝下)。在第十型晶片封裝結構319中，第一中間半導體IC晶片100c用於混合接合之用，其具有：(1)絕緣接合層53(即氧化矽層或氮氧化矽層)之上表面黏著及接觸中間半導體IC晶片100i的絕緣接合層52(即氧化矽或氮氧化矽層)的底部表面，及(2)多個TSVs 157，TSVs 157的銅層156之上表面接合且接觸頂部半導體IC晶片100c的一金屬接墊6a(即銅層24)之底部表面。中間半導體IC晶片100i的金屬接墊6a之寬度(直徑或最大橫向尺寸)小於5, 3, 1或0.5µm或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間。頂部半導體IC晶片100c之二相鄰金屬接墊6a的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至2µm之間或介於0.2µm至1µm之間。中間半導體IC晶片100i可具有如第3F圖中之半導體元件4(即電晶體)(翻轉向下)位在半導體基板2的底部表面處，其朝向底部半導體IC晶片100d之半導體基板2的上表面並且朝向第一中間半導體IC晶片100c的絕緣接合層53之上表面。中間半導體IC晶片100i可用作為(1) ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。此外，第十型晶片封裝結構319更可包括多個中間VTV連接器467b介於一底部VTV連接器467與頂部VTV連接器467a之間，其中每一中間VTV連接器467b具有如第4C圖中第三型VTV連接器467相同的揭露內容(翻轉朝下)。每一底部VTV連接器467可形成有另一絕緣接合層53(由氧化矽或氮氧化矽層形成)位在半導體基板2的頂部處，其中絕緣接合層53具有一上表面與每一TSVs 157的上表面(即銅層156的上表面)呈共平面關係。每一底部VTV連接器467可具有：(1)絕緣接合層53(即氧化矽或氮氧化矽層)之上表面黏著且接觸一中間VTV連接器467b的絕緣接合層52(即氧化矽或氮氧化矽層)的一底部表面；及(2) 底部VTV連接器467的TSVs 157(即銅層156)之上表面黏著且接觸一中間VTV連接器467b的TSVs 157(即銅層156)之底部表面。
如第16圖所示，第十型晶片封裝結構319更可包括由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的一聚合物層95(即絕緣介電層)位在每二相鄰第二中間半導體IC晶片100i及與中間VTV連接器467b之間的多個間隙中且位在聚合物層92的上表面上。在第十型晶片封裝結構319中，第二中間半導體IC晶片100i及中間VTV連接器467b的半導體基板2及聚合物層95在頂側部具有一部分可經由CMP或機械研磨方式移除，然後每一第二中間半導體IC晶片100i及中間VTV連接器467b可形成另一絕緣接合層53(由氧化矽或氮氧化矽層形成)位在其半導體基板2的頂處，其中絕緣接合層53之上表面與每一TSVs 157的上表面(即銅層156的上表面)與聚合物層95的上表面呈共平關係。第二中間半導體IC晶片100i及中間VTV連接器467b的半導體基板2的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一第二中間半導體IC晶片100i及中間VTV連接器467b的TSVs 157的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。
如第16圖所示，在第十型晶片封裝結構319中，第二中間半導體IC晶片100i可形成另一個絕緣介電層53(氧化矽或氮化矽層所形成)位在半導體基板2的頂部處，其中絕緣介電層53之上表面與每一TSVs 157的上表面(即銅層156之上表面)及聚合物層95之上表面呈共平面關係，第二中間半導體IC晶片100i用於混合接合之用，其具有：(1)絕緣接合層53(即氧化矽層或氮氧化矽層)之上表面黏著及接觸頂部半導體IC晶片100g的絕緣接合層52(即氧化矽或氮氧化矽層)的底部表面，及(2)多個TSVs 157，TSVs 157的銅層156之上表面接合且接觸頂部半導體IC晶片100g的一金屬接墊6a(即銅層24)之底部表面。頂部半導體IC晶片100g的一側壁對齊或對準(在垂直方向上) 第二中間半導體IC晶片100i與第一中間半導體IC晶片100c之側壁。另外每一中間VTV連接器467b可形成另一個絕緣介電層53(即氧化矽層或氮氧化矽層) 位在半導體基板2的頂部處，其中絕緣介電層53之上表面與每一TSVs 157的上表面(即銅層156之上表面)及聚合物層95之上表面呈共平面關係，每一中間VTV連接器467b可具有：(1)絕緣接合層53(即氧化矽層或氮氧化矽層)之上表面黏著及接觸頂部VTV連接器467a之絕緣接合層52的底部表面；(2)多個TSVs 157，TSVs 157的銅層156之上表面接合且接觸頂部VTV連接器467a的TSVs 157(即銅層156)之底部表面。頂部VTV連接器467a的一側壁對齊或對準(在垂直方向上) 中間VTV連接器467b與底部VTV連接器467之側壁。另外，聚合物層93形成在聚合物層95的上表面上。經由底部VTV連接器467之一TSVs 157、中間VTV連接器467b之一TSVs與頂部VTV連接器467a之一TSVs 157堆疊(由底部至頂部)所提供每一連接路徑可耦接底部半導體IC晶片100d至一電源供應電壓或一接地參考電壓。或者，經由底部VTV連接器467之一TSVs 157、中間VTV連接器467b之一TSVs與頂部VTV連接器467a之一TSVs 157堆疊(由底部至頂部)所提供每一連接路徑可耦接底部半導體IC晶片100d，以傳輸通過訊號或時脈至底部半導體IC晶片100d而用於訊號或時脈的傳輸。
如第16圖所示，在第十型晶片封裝結構319中，底部半導體IC晶片100d的電源供應電壓平面182(用於電源供應電壓傳輸)可耦接至：(1) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)， (2)依序經由第一中間的半導體IC晶片100c之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，(3) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、第一中間的半導體IC晶片100c之一金屬接墊6a、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、第一中間的半導體IC晶片100c之一TSVs 157、第二中間的半導體IC晶片100i的一金屬接墊6a及第二中間的半導體IC晶片100i的FISC 20之交互連接線金屬層6耦接第二中間的半導體IC晶片100i之一半導體元件4(即電晶體)，(4)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部半導體IC晶片100d之一金屬接墊6a、第一中間的半導體IC晶片100c之一金屬接墊6a、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、第一中間的半導體IC晶片100c之一TSVs 157、第二中間的半導體IC晶片100i的一金屬接墊6a、第二中間的半導體IC晶片100i的FISC 20之交互連接線金屬層6、第二中間的半導體IC晶片100i之一TSVs 157、頂部半導體IC晶片100g之一金屬接墊6a及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100g的一半導體元件4(即電晶體)；(5)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、第一中間的半導體IC晶片100c之一金屬接墊6a、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、第一中間的半導體IC晶片100c之一TSVs 157、第二中間的半導體IC晶片100i的一金屬接墊6a、第二中間的半導體IC晶片100i的FISC 20之交互連接線金屬層6、第二中間的半導體IC晶片100i之一TSVs 157、頂部半導體IC晶片100g之一金屬接墊6a、頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一TSVs 157、第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188；及/或(6)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一電源供應電壓穿孔157a、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部VTV連接器467的一TSVs 157、中間VTV連接器467的一TSVs 157、頂部VTV連接器467a之一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188。
如第16圖所示，在第十型晶片封裝結構319中，底部半導體IC晶片100d的接地參考電壓平面183(用於接地參考電壓傳輸)可耦接至：(1) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接底部半導體IC晶片100d之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線351或353，(2)依序經由第一中間的半導體IC晶片100c之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、頂部半導體IC晶片100c之一金屬接墊6a及第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100c之一半導體元件4(即電晶體)，繪示在第10圖中的金屬交互連接線351，(3) 依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、第一中間的半導體IC晶片100c之一金屬接墊6a、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、第一中間的半導體IC晶片100c之一TSVs 157、第二中間的半導體IC晶片100i的一金屬接墊6a及第二中間的半導體IC晶片100i的FISC 20之交互連接線金屬層6耦接第二中間的半導體IC晶片100i之一半導體元件4(即電晶體)，(4)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部半導體IC晶片100d之一金屬接墊6a、第一中間的半導體IC晶片100c之一金屬接墊6a、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、第一中間的半導體IC晶片100c之一TSVs 157、第二中間的半導體IC晶片100i的一金屬接墊6a、第二中間的半導體IC晶片100i的FISC 20之交互連接線金屬層6、第二中間的半導體IC晶片100i之一TSVs 157、頂部半導體IC晶片100g之一金屬接墊6a及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6耦接頂部半導體IC晶片100g的一半導體元件4(即電晶體)；(5)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、第一中間的半導體IC晶片100c之一金屬接墊6a、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、第一中間的半導體IC晶片100c之一TSVs 157、第二中間的半導體IC晶片100i的一金屬接墊6a、第二中間的半導體IC晶片100i的FISC 20之交互連接線金屬層6、第二中間的半導體IC晶片100i之一TSVs 157、頂部半導體IC晶片100g之一金屬接墊6a、頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一TSVs 157、第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188；及/或(6)依序經由底部半導體IC晶片100d之第三交互連接線結構179的交互連接線金屬層6、底部半導體IC晶片100d之一接地參考電壓穿孔157b、底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6、底部半導體IC晶片100d之一金屬接墊6a、底部VTV連接器467的一TSVs 157、中間VTV連接器467的一TSVs 157、頂部VTV連接器467a之一TSVs 157及第一BISD 79的一交互連接線金屬層27耦接金屬接墊、金屬凸塊或金屬柱188。
如第16圖所示，在第十型晶片封裝結構319中，用於訊號、時脈訊號傳輸、電源供應電壓或接地參考電壓傳輸的一金屬接墊、金屬凸塊或金屬柱188可耦接：(1)可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之一TSVs 157、頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一金屬接墊6a、第二中間半導體IC晶片100i之一TSVs 157、第二中間半導體IC晶片100i之FISC 20的交互連接線金屬層6、第二中間半導體IC晶片100i之一金屬接墊6a、第一中間的半導體IC晶片100c之一TSVs 157、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6、第一中間的半導體IC晶片100c之一金屬接墊6a、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，(2) 可依序經由BISD 79的交互連接線金屬層27、頂部VTV連接器467a的一TSVs 57、中間VTV連接器467b之TSVs 157、底部VTV連接器467的一TSVs 57、底部半導體IC晶片100d之一金屬接墊6a及底部半導體IC晶片100d之FISC 20的一交互連接線金屬層6耦接至底部半導體IC晶片100d之一半導體元件4(即電晶體)，(3) 可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之TSVs 157及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一金屬接墊6a、第二中間半導體IC晶片100i之一TSVs 157、第二中間半導體IC晶片100i之FISC 20的交互連接線金屬層6、第二中間半導體IC晶片100i之一金屬接墊6a、第一中間的半導體IC晶片100c之一TSVs 157、第一中間的半導體IC晶片100c之FISC 20的一交互連接線金屬層6耦接至第一中間半導體IC晶片100c之一半導體元件4(即電晶體)，(4)可依序經由BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之TSVs 157及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6、頂部半導體IC晶片100g之一金屬接墊6a、第二中間半導體IC晶片100i之一TSVs 157、第二中間半導體IC晶片100i之FISC 20的交互連接線金屬層6耦接至第二中間半導體IC晶片100i之一半導體元件4(即電晶體)，及/或(5)可依序經由第一BISD 79的交互連接線金屬層27、頂部半導體IC晶片100g之TSVs 157及頂部半導體IC晶片100g之FISC 20的一交互連接線金屬層6耦接至頂部半導體IC晶片100c之一半導體元件4(即電晶體)。
或者，在第16圖中的第十型晶片封裝結構319中，散熱鰭片184可不作為電性連接之用途且沒有任何的開口來容納散熱鰭片184之電源供應電壓部分186。
如第16圖中的第十型晶片封裝結構319中，底部半導體IC晶片100d可具有一第一組小型I/O電路分別耦接第一中間的半導體IC晶片100c的一第二組小型I/O電路，此耦接係分別經由底部半導體IC晶片100d之一組金屬接墊6a接合至第一中間的半導體IC晶片100c的一組金屬接墊6a，其第一中間的半導體IC晶片100c具有一第三組小型I/O電路分別耦接第二中間的半導體IC晶片100i之第四組小型I/O電路，此耦接係經由第一中間的半導體IC晶片100c之TSVs 157至第二半導體IC晶片100i的一組金屬接墊。第二半導體IC晶片100i具有一第五組小型I/O電路分別耦接頂部半導體IC晶片100g之第六組小型I/O電路，此耦接係分別經由第二中間的半導體IC晶片100i之一組TSVs 157接合至頂部的半導體IC晶片100g之一組金屬接墊6a。需注意的是，每一第一、第二、第三、第四組、第五組及第六組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
更詳細的舉例，在第16圖中的第十型晶片封裝結構319中，第二中間的半導體IC晶片100i可以是HBM IC晶片，例如是SRAM IC晶片或DRAM IC晶片，其頂部的半導體IC晶片100g可耦接第一中間的半導體IC晶片100c或底部半導體IC晶片100d的其中之一個，用於一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的平行資料傳輸。
另外，如第16圖所示，實際的舉例中，頂部半導體IC晶片100g為一NVM IC晶片，例如是NAND快閃記憶體晶片、NOR快閃記憶體晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片，而第一中間半導體IC晶片100C及底部半導體IC晶片100d可組合成如第12圖及第13圖中具有FPGA功能的系統。頂部半導體IC晶片100G的第七組小型I/O電路可具有一組小型驅動器依序經由(1)頂部半導體IC晶片100g之FISC 20的交互連接線金屬層6，(2)頂部半導體IC晶片100g的一金屬接墊6a，(3)第二中間半導體IC晶片100i之一TSVs 157，(4)第二中間半導體IC晶片100i的FISC 20之交互連接線金屬層6，(5)第二中間半導體IC晶片100i的一金屬接墊6a，(6)第一中間半導體IC晶片100c的一TSVs 157，及(7)第一中間半導體IC晶片100c的FISC 20之交互連接線金屬層6耦接第一中間半導體IC晶片100c的第八組小型I/O電路之小型接收器，用於下載儲存在頂部半導體IC晶片100g之多個非揮發性記憶體單元中的CPM資料(即結果值或編程碼)，從第七組小型I/O電路中的一組小型驅動器下載至第八組I/O電路中的一組小型接收器，以通過至(2)第一中間半導體IC晶片100c之記憶體片段2050的SRAM單元並儲存於其中，其具有與第12圖中第七型晶片封裝結構216之第一態樣的中間半導體IC晶片100c相同的揭露內容，(2)第一中間半導體IC晶片100c的第一、第二或第三型現場可編程LCEs 2014(任一型)中的記憶體單元490，其具有與第13圖中第七型晶片封裝結構216之第二態樣的中間半導體IC晶片100c相同的揭露內容，及/或(3)第一中間半導體IC晶片100c的第一或第二型現場可編程開關單元379的記憶體單元362並儲存於其中，(其具有與第12圖及第13圖中第七型晶片封裝結構216之第一態樣及第二態樣的中間半導體IC晶片100c相同的揭露內容)。需注意的是，第七組及第八組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
如第16圖所示，在第十型晶片封裝結構319中，在第十型晶片封裝結構319中，散熱鰭片184之接地參考電壓部分185及電源供應電壓部分186可作為第十型晶片封裝結構319的對外接點，以耦接或接合至外部電路，分別用於接地參考電壓及電源供應電壓的傳輸，且其金屬接墊、金屬凸塊或金屬柱可作為第十型晶片封裝結構319的對外接點，以耦接或接合至外部電路，以用於訊號傳輸。
第十一型晶片封裝結構
第17A圖至第17C圖揭露本發明之實施例的第十一型晶片封裝結構之製程剖面示意圖。如第17A圖示，提供多個半導體IC晶片100j(圖中僅繪示一個)，每一個具有如第3B圖中第二型半導體IC晶片100相同的揭露內容，其二者之間的差異如下所示：第二型半導體IC晶片100的半導體基板2在背部的一部分可經由CMP或機械研磨的製程移除而用於半導體IC晶片100j，半導體IC晶片100j的半導體基板2的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一半導體IC晶片100j的TSVs 157的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。半導體IC晶片100j更可包括一第三交互連接線結構179位在半導體基板2的底部表面、一保護層180位在第三交互連接線結構179之底部表面上及一第四交互連接線結構181位在保護層180之底部表面上。第三交互連接線結構179的交互連接線金屬層6及絕緣介電層12之揭露內容可參考第3A圖中FISC 20的揭露內容(翻轉朝下)及參考第9C圖中第四型晶片封裝結構113的第二態樣結構之每一次系統單元380的底部半導體IC晶片100d之第三交互連接線結構179的揭露內容。例如，第三交互連接線結構179之每一交互連接線金屬層6的厚度(在垂直方向上)介於0.05µm至1µm之間且每一連線的連接線之寬度(水平方向上)介於0.05µm至1µm之間，每一交互連接線金屬層6具有厚度(在垂直方向上)介於0.05µm至1µm之間。保護層180的揭露內容可參考第3A圖中保護層14中的揭露內容(翻轉朝下)及參考第9C圖中第四型晶片封裝結構113的第二態樣結構之每一次系統單元380的底部半導體IC晶片100d之保護層180的揭露內容。第四型晶片封裝結構113的第二態樣結構之每一次系統單元380的底部半導體IC晶片100d之第四交互連接線結構181中的交互連接線金屬層27與聚合物層42可參考第3A圖中的SISC 29中的揭露內容。例如，第四交互連接線結構181中的每一交互連接線金屬層27的厚度(在垂直方向上)介於0.2µm至5µm之間，其中每一交互連接線金屬層27具有厚度(在垂直方向上)介於0.2µm至5µm之間一銅層40。另外，在初始階段時，由第3B圖中的第二型半導體IC晶片100之金屬接墊、金屬凸塊或金屬柱34與SISC 29可不在第17A圖中的半導體IC晶片100j中形成，但是FISC 20之最頂部交互連接線金屬層6可以具有覆蓋有其保護層14的整個頂部表面。
如第17A圖所示，散熱鰭片(或導熱片)184包括：(1)一接地參考電壓部分185，(2)多個電源供應電壓部分186，每一個電源供應電壓部分186排列設置在散熱鰭片184之接地參考電壓部分185中的開口166中且被散熱鰭184之接地參考電壓部分185圍繞，及(3)多個金屬薄片167，每一金屬薄片167位在開口166的底部處且分別連接接地參考電壓部分185及在開口166中的一電源供應電壓部分186，其中每一金屬薄片167的厚度介於10µm至100µm之間。
首先，如第17A圖所示，一含錫銲料球187(或導電或導熱黏膠)可形成在半導體IC晶片100j之第四交互連接線結構181的最底部交互連接線金屬層27之底部表面上。接著，每一半導體IC晶片100j以被熱壓頭拿取並經由含錫銲料球187接合到散熱鰭片184的上表面。接著，例如由聚合物層、灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的絕緣密封層492(即絕緣介電層)可形成在散熱鰭片184的上表面且在每一半導體IC晶片100j之側壁外所延伸的空間中，其中絕緣密封層492之上表面大致上與每一半導體IC晶片100j之保護層14的上表面呈共平面關係。
接著，如第17B圖所示，散熱鰭片184位在底部處具有一部分可經由CMP或機械研磨移除，使得散熱鰭片184b的金屬薄片167可以被移除，以將散熱鰭片184的每個電源供應電壓部分186與接地參考電壓部分185分開。接著，可在每一半導體IC晶片100j之保護層14中形成多個開口14a且位在每一半導體IC晶片100j之FISC 20的最頂部交互連接線金屬層6之對應的接觸點上方。接著，多個金屬接墊、金屬凸塊或金屬柱34可被形成在每個接觸點上，其中金屬接墊、金屬凸塊或金屬柱34可以是第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種型式且具有相同的揭露內容，每一金屬接墊、金屬凸塊或金屬柱34具有黏著層26a位在接觸點上。接著絕緣密封層492及散熱鰭片184可被切割或分割成多個如第17C圖中的第十一型晶片封裝結構117。在第十一型晶片封裝結構117中，散熱鰭片184的接地參考電壓部分185及電源供應電壓部分186可作為對外的接點，以耦接或接合至外界電路，用於傳輸接地參考電壓及電源供應電壓。
如第17C圖所示，在第十一型晶片封裝結構117中，半導體IC晶片100j之第四交互連接線結構181的最底部交互連接線金屬層27可包括一接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183；及在二相鄰接地參考電壓交互連接線183之間的半導體IC晶片100j的第四交互連接線結構181的一交互連接線金屬層27可包括一電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182(對齊該接地參考電壓交互連接線183)，半導體IC晶片100j的第四交互連接線結構181可具有一高介電常數層(未繪示，即絕緣介電層)介於電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182與接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183之間，其中高介電常數層具有的介電常數等於或大於3, 5, 10, 30, 50或100，高介電常數層例如可由氧化矽、氮化矽、氮氧化合物、矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯等材質所形成。半導體IC晶片100j的第四交互連接線結構181之電源供應電壓平面182、接地參考電壓平面183及位在二者之間的高介電常數層形成一去耦電容於其中。
如第17C圖所示，在第十一型晶片封裝結構117中，散熱鰭片184之每一電源供應電壓部分186可耦接半導體IC晶片100j的電源供應電壓平面182，而散熱鰭片184之接地參考電壓部分185可耦接半導體IC晶片100j的接地參考電壓平面183。半導體IC晶片100j的TSVs 157可包括：(1)多個電源供應電壓穿孔157a，用於傳輸電源供應電壓經由半導體IC晶片100j之第三交互連接線結構179的每一交互連接線金屬層6耦接半導體IC晶片100j的電源供應電壓平面182，及(2)多個接地參考電壓穿孔157b，用於傳輸接地參考電壓經由半導體IC晶片100j之第三交互連接線結構179的每一交互連接線金屬層6及經由半導體IC晶片100j之第四交互連接線結構181的每一交互連接線金屬層27耦接半導體IC晶片100j的接地參考電壓平面183，散熱鰭片184可由厚度介於50µm至3mm之間的銅或鋁薄片所製成。
如第17C圖所示，在第十一型晶片封裝結構117中，半導體IC晶片100j的電源供應電壓平面182可耦接：(1)依序經由半導體IC晶片100j的第三交互連接線結構179之交互連接線金屬層6、半導體IC晶片100j的電源供應電壓穿孔157a及半導體IC晶片100j的FISC 20之交互連接線金屬層6耦接至半導體IC晶片100j的半導體元件4(例如電晶體)，繪示於第17C圖中的一金屬交互連接線851；及/或(2)依序經由半導體IC晶片100j的第三交互連接線結構179之交互連接線金屬層6、半導體IC晶片100j的電源供應電壓穿孔157a及半導體IC晶片100j的FISC 20之交互連接線金屬層6耦接至半導體IC晶片100j的金屬接墊、金屬凸塊或金屬柱34。因此，電源供應電壓的傳輸可從散熱鰭片184之電源供應電壓部分186至半導體IC晶片100j的半導體元件4(例如電晶體)及/或半導體IC晶片100j的金屬接墊、金屬凸塊或金屬柱34。
如第17C圖所示，在第十一型晶片封裝結構117中，半導體IC晶片100j的接地參考電壓平面183可耦接：(1)依序經由半導體IC晶片100j的第四交互連接線結構181之交互連接線金屬層27、半導體IC晶片100j的第三交互連接線結構179之交互連接線金屬層6、半導體IC晶片100j的接地參考電壓穿孔157b及半導體IC晶片100j的FISC 20之交互連接線金屬層6耦接至半導體IC晶片100j的半導體元件4(例如電晶體)，繪示於第17C圖中的一金屬交互連接線852；及/或(2)依序經由半導體IC晶片100j的第四交互連接線結構181之交互連接線金屬層27、半導體IC晶片100j的第三交互連接線結構179之交互連接線金屬層6、、半導體IC晶片100j的接地參考電壓穿孔157b及半導體IC晶片100j的FISC 20之交互連接線金屬層6耦接至半導體IC晶片100j的金屬接墊、金屬凸塊或金屬柱34。因此，接地參考電壓的傳輸可從散熱鰭片184之接地參考電壓部分185至半導體IC晶片100j的半導體元件4(例如電晶體)及/或半導體IC晶片100j的金屬接墊、金屬凸塊或金屬柱34。
如第17C圖所示，在第十一型晶片封裝結構117中，半導體IC晶片100j的金屬接墊、金屬凸塊或金屬柱34可經由半導體IC晶片100j的FISC 20之交互連接線金屬層6耦接(用於訊號、時脈或電源供應電壓或接地參考電壓傳輸)至底部半導體IC晶片100d的一半導體元件4(例如電晶體)，繪示於第17C圖中的一金屬交互連接線862，其中金屬交互連接線862具有二端分別接金屬接墊、金屬凸塊或金屬柱34及半導體元件4，此金屬交互連接線862延伸位在半導體IC晶片100j的半導體基板2的上方。
在第17C圖中的第十一型晶片封裝結構117中，散熱鰭片184可不作為電性連接用途且其中沒有開口容納散熱鰭片184之電源供應電壓部分186。半導體IC晶片100j的可以係為：(1) ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。
第十二型晶片封裝結構
第18A圖至第18G圖揭露本發明之實施例的第十二型晶片封裝結構之製程剖面示意圖。提供一暫時基板590(其具有一基板589，例如是玻璃基板或矽基板)及一犠牲接合層591形成在基板589的上表面上，此犠牲接合層591可使基板589容易的將之後形成在犠牲接合層591上的結構進行去接合(debonded)或剝離(released)。例如，此犠牲接合層591可以是光至熱轉換(Light-To-Heat Conversion)材質，且經由絲網印刷方式、旋塗方式或膠合黏貼方式形成在玻璃基板或矽基板589上，接著加熱固化或乾燥，該犠牲接合層的厚度大於1微米或是介於0.5微米至2微米之間，該LTHC的材質可以是在溶劑混合物中包含炭黑和粘合劑的液體墨水。接著，厚度介於0.001mm至0.7mm之間且由鈦、鈦鎢合金、氮化鈦、鉻、氮化鉭或鈦鎢合金層所形成一黏著層121，形成在暫時基板590之犠牲接合層591上，此黏著層121可經由濺鍍方式、原子層沉積(ALD) 方式、化學氣相沉積(CVD) 方式或蒸鍍方式形成，接著，厚度介於0.001µm至1µm之間、介於0.03µm至2µm之間或介於0.05µm至0.5µm之間的銅種子層122可形成在黏著層121上表面上，種子層122可經由濺鍍方式、原子層沉積(ALD) 方式、化學氣相沉積(CVD) 方式、蒸鍍方式、化學電鍍或物理氣相沉積(PVD)等方式形成，接著，厚度介於5µm至500µm之間的光阻層142可形成在種子層122的上表面上且以曝光顯影的方式圖案化形成多個開口142a於其中，以曝露出種子層122的上表面，接著，電鍍銅層144(即銅柱)在開口142a中且在曝露之種子層122的上表面上，接著移除位在種子層122上之光阻層142，如第18B圖所示。接著，將未在銅層144下的種子層122及黏著層121蝕刻去除，以曝露出暫時基板590之犠牲接合層591的上表面。
接著，如第18B圖所示，提供多個半導體IC晶片100k(圖中僅繪示一個)(其揭露內容己揭露於第3D圖之第四型半導體IC晶片100中，將其翻轉朝下)，其二者之間的差異如下所示：第二型半導體IC晶片100的半導體基板2之背部處具有一部分經由CMP或機械研磨方式移除而用於半導體IC晶片100k，並使半導體IC晶片100k之TSVs 157的背面大致上與半導體IC晶片100k的半導體基板2之背面呈共平面關係。半導體IC晶片100k的半導體基板2之厚度小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一半導體IC晶片100k的TSVs 157的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，其中半導體IC晶片100k的每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。半導體IC晶片100k更可包括一第三交互連接線結構179位在半導體基板2的頂部表面、一保護層180位在第三交互連接線結構179之頂部表面上，第三交互連接線結構179之交互連接線金屬層6及絕緣介電層12之揭露內容可參考第3A圖中FISC 20的揭露內容。例如，第三交互連接線結構179之每一交互連接線金屬層6的厚度(在垂直方向上)介於0.05µm至1µm之間且每一連線的連接線之寬度(水平方向上)介於0.05µm至1µm之間，每一交互連接線金屬層6具有厚度(在垂直方向上)介於0.05µm至1µm之間。保護層180的揭露內容可參考第3A圖中保護層14中的揭露內容。或者，第3D圖中第四型半導體IC晶片100中的SISC 29可不形成在第18B圖中的半導體IC晶片100k上，而每一半導體IC晶片100k之金屬接墊、金屬凸塊或金屬柱34可形成在每一半導體IC晶片100k之FISC 20的最底部交互連接線金屬層6之底部表面上，且每一半導體IC晶片100k之聚合物層257可形成在每一半導體IC晶片100k之保護層14的底部表面上。接著，每一半導體IC晶片100k之正面處具有金屬接墊、金屬凸塊或金屬柱34及聚合物層257可經由膠層123(即黏著材質)接合至暫時基板590的犠牲接合層591之上表面上。接著，由聚合物層、灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的絕緣密封層492(即絕緣介電層)可形成在暫時基板590的犠牲接合層591之上表面上且在每一半導體IC晶片100k之側壁外所延伸的空間中、介於二相鄰銅金屬柱144與半導體IC晶片100k之間及覆蓋每一半導體IC晶片100k的保護層180上及覆蓋每一銅金屬柱144的頂部。
接著，執行如第18C圖中的一CMP或機械研磨製程，以移除絕緣密封層492及每一半導體IC晶片100k的保護層180之一頂部部分，使絕緣密封層492的上表面大致上與銅金屬柱144的上表面、每一半導體IC晶片100k的第三交互連接線結構179之上表面及每一半導體IC晶片100k的第三交互連接線結構179之最頂層絕緣介電層12之上表面呈共平面關係。
接著，如第18D圖所示，BISD 79可形成在每一半導體IC晶片100k、每一銅金屬柱144的上表面及絕緣密封層492之上表面上。BISD 79可具有：(1)一個(或多個)交互連接線金屬層27耦接至每一銅金屬柱144及半導體IC晶片100k之第三交互連接線結構179之最頂層交互連接線金屬層6，及(2)一個(或多個)聚合物層42，介於每二相鄰交互連接線金屬層27之間，且位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可經由介於二者之間的聚合物層42的開口耦接至下面的交互連接線金屬層27，BISD 79的最底層聚合物層42可介於最底層交互連接線金屬層27與一頂部平坦表面之間，此頂部平坦表面係由絕緣密封層492之上表面、每一銅金屬柱144之上表面、半導體IC晶片100k之第三交互連接線結構179之最頂層交互連接線金屬層6的上表面及半導體IC晶片100k之第三交互連接線結構179之最頂層絕緣介電層12的上表面所構成，其中BISD 79的最底層聚合物層42中的每一開口中可垂直地位在銅金屬柱144之上表面或半導體IC晶片100k之第三交互連接線結構179之最頂層交互連接線金屬層6的上表面上方，BISD 79的每一交互連接線金屬層27可延伸橫跨頂部半導體IC晶片100k邊界。BISD 79的交互連接線金屬層27及聚合物層42的揭露內容及製程可參考第3A圖中的SISC 29的揭露內容。例如， BISD 79之每一交互連接線金屬層27的厚度(在垂直方向上)介於0.2µm至5µm之間，其中每一交互連接線金屬層27之銅層40的厚度(在垂直方向上)介於0.2µm至5µm之間。
接著，如第18E圖所示，提供一散熱鰭片284(由銅、鋁或矽等材質所製成)，其具有一底部表面由膠層124(即黏著材料)黏貼在BISD 79之最頂部聚合物層42的上表面上，接著，在第18D圖中的暫時基板590之玻璃基板或矽基板589及犠牲接合層591可從膠層123、絕緣密封層492及黏著層121上被剝離。接著，在第18F圖中執行CMP或機械研磨製程，以移除膠層123、黏著層121及種子層122，使絕緣密封層492的底部表面大致上與每一銅金屬柱144的底部表面、每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34之底部表面及每一半導體IC晶片100k之聚合物層257的底部表面呈共平面關係。
接著，如第18F圖所示，厚度介於0.2µm至5µm之間且由聚合物、氧化矽或氮氧化矽等材質所形成的一絕緣介電層596可形成在絕緣密封層492之底部表面、每一銅金屬柱144的底部表面、每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34之底部表面及每一半導體IC晶片100k之聚合物層257的底部表面上，一絕緣介電層596可圖案化形成多個開口，每一開口垂直地位在銅金屬柱144的底部表面或每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34之底部表面的下方。接著，多個金屬接墊、金屬凸塊或金屬柱570可形成在每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34的底部表面上，其中金屬接墊、金屬凸塊或金屬柱570可具有如第6圖中第一型至第三型金屬接墊、金屬凸塊或金屬柱570中的一種型式且具有相同的揭露內容。接著，散熱鰭片284、BISD 79、絕緣密封層492及絕緣介電層596可被切割或分割成多個如第18G圖中的第十二型晶片封裝結構118。在第十二型晶片封裝結構118中，金屬接墊、金屬凸塊或金屬柱570可作為第十二型晶片封裝結構118對外的接點，以耦接或接合至外界電路，用於傳輸接地參考電壓或電源供應電壓及訊號傳輸。每一銅金屬柱144可在絕緣密封層492中垂直地延伸，每一銅金屬柱144的寬度(在水平方向上)介於0.5µm至10µm之間而高度(在垂直方向)介於0.3µm至10µm之間。
如第18G圖所示，在第十二型晶片封裝結構118中，BISD 79的最頂部交互連接線金屬層27可包括一接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183；及在二相鄰接地參考電壓交互連接線183之間的BISD 79的一交互連接線金屬層27可包括一電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182(對齊該接地參考電壓交互連接線183)，BISD 79可具有一高介電常數層(未繪示，即絕緣介電層)介於電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182與接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183之間，其中高介電常數層具有的介電常數等於或大於3, 5, 10, 30, 50或100，高介電常數層例如可由氧化矽、氮化矽、氮氧化合物、矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯等材質所形成。BISD 79之電源供應電壓平面182、接地參考電壓平面183及位在二者之間的高介電常數層形成一去耦電容於其中。
如第18G圖所示，在第十二型晶片封裝結構118中，半導體IC晶片100k之TSVs 157可包括：(1)多個用於傳輸電源供應電壓(Vcc)之電源供應電壓穿孔157a，每一電源供應電壓穿孔157a經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的電源供應電壓平面182，及(2) 多個用於傳輸接地參考電壓(Vss)之接地參考電壓穿孔157b，每一接地參考電壓穿孔157b經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的接地參考電壓平面183。銅金屬柱144可包括：(1)多個用於傳輸電源供應電壓(Vcc)之電源供應電壓金屬柱144a，每一電源供應電壓金屬柱144a經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的電源供應電壓平面182，及(2) 多個用於傳輸接地參考電壓(Vss)之接地參考電壓金屬柱144b，每一接地參考電壓金屬柱144b經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的接地參考電壓平面183。金屬接墊、金屬凸塊或金屬柱570可包括：(1)多個用於傳輸電源供應電壓(Vcc)之電源供應電壓金屬接墊、金屬凸塊或金屬柱570a，每一電源供應電壓金屬接墊、金屬凸塊或金屬柱570a依序經由一電源供應電壓金屬柱144a及BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的電源供應電壓平面182，及(2) 多個用於傳輸接地參考電壓(Vss)之接地參考電壓金屬接墊、金屬凸塊或金屬柱570b，每一接地參考電壓金屬接墊、金屬凸塊或金屬柱570b依序經由接地參考電壓金屬柱144b及BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的接地參考電壓平面183。散熱鰭片284(由銅、鋁或矽等材質所製成)之厚度介於50µm至3mm之間。
如第18G圖所示，在第十二型晶片封裝結構118中，用於傳輸電源供應電壓的電源供應電壓金屬接墊、金屬凸塊或金屬柱570a依序經由電源供應電壓金屬柱144a、BISD 79之電源供應電壓平面182、電源供應電壓穿孔157a及半導體IC晶片100k之FISC 20的一交互連接線金屬層6耦接半導體IC晶片100k之半導體元件4(即電晶體)，此耦接路徑繪示於第18G圖中的金屬交互連接線853。用於傳輸接地參考電壓的每一接地參考電壓金屬接墊、金屬凸塊或金屬柱570b依序經由接地參考電壓金屬柱144b、BISD 79之接地參考電壓平面183、接地參考電壓穿孔157b及半導體IC晶片100k之FISC 20的一交互連接線金屬層6耦接半導體IC晶片100k之半導體元件4(即電晶體)，此耦接路徑繪示於第18G圖中的金屬交互連接線854。用於傳輸訊號或時脈或傳輸電源供應電壓或接地參考電壓之金屬接墊、金屬凸塊或金屬柱570可經由半導體IC晶片100k之FISC 20的一交互連接線金屬層6耦接半導體IC晶片100k之半導體元件4(即電晶體)，此耦接路徑繪示於第18G圖中的金屬交互連接線855，其中金屬交互連接線855(僅位在半導體IC晶片100k之半導體基板2下方延伸)二端分別接合金屬接墊、金屬凸塊或金屬柱570及半導體元件4。
如第18G圖所示，在第十二型晶片封裝結構118中，其半導體IC晶片100k可作為：(1)ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。
第十二型晶片封裝結構
第19A圖至第19G圖揭露本發明之實施例的第十三晶片封裝結構之製程剖面示意圖。如第19A圖所示，多個半導體IC晶片100k(圖中僅繪示1個)，且每一個半導體IC晶片100k具有與第18A圖之半導體IC晶片100k相同的揭露內容，半導體IC晶片100k具有金屬接墊、金屬凸塊或金屬柱34及聚合物層257的正面可經由一膠層123(即黏著材質)接合在暫時基板590(其具有與第18A圖之暫時基板590相同的揭露內容)之犠牲接合層591的上表面上，在第19A圖至第19G圖中與第18A圖至第18G圖中相同的元件符號，其揭露內容可參考第18A圖至第18G圖中的揭露說明，由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的一絕緣密封層492(即絕緣介電層)可形成在暫時基板590之犠牲接合層591的上表面上、在每一半導體IC晶片100k側壁延伸出的空間中及覆蓋每一半導體IC晶片100k的保護層180。接著，絕緣密封層492可圖案化具有多個開口492a以曝露出暫時基板590之犠牲接合層591的上表面。
接著，如第19B圖所示，厚度介於0.001mm至0.7mm之間且由鈦、鈦鎢合金、氮化鈦、鉻、氮化鉭或鈦鎢合金層所形成一黏著層121，形成在絕緣密封層492之上表面上、在絕緣密封層492之每一開口492a中、在絕緣密封層492之每一開口492a的側壁上、在絕緣密封層492之每一開口492a下方的暫時基板590之犠牲接合層591上，此黏著層121可經由濺鍍方式、原子層沉積(ALD) 方式、化學氣相沉積(CVD) 方式或蒸鍍方式形成，接著，厚度介於0.001µm至1µm之間、介於0.03µm至2µm之間或介於0.05µm至0.5µm之間的銅種子層122可形成在黏著層121上表面上及在絕緣密封層492之每一開口492a中，種子層122可經由濺鍍方式、原子層沉積(ALD) 方式、化學氣相沉積(CVD) 方式、蒸鍍方式、化學電鍍或物理氣相沉積(PVD)等方式形成，接著，電鍍一銅層144(即銅穿孔(銅柱/連接線))在種子層122上且在絕緣密封層492之每一開口492a中。
接著，執行如第19C圖中的一CMP或機械研磨製程，以移除在絕緣密封層492之開口492a之外的黏著層121、種子層122及銅層144、絕緣密封層492及每一半導體IC晶片100k的保護層180之一頂部部分，使絕緣密封層492的上表面大致上與銅穿孔144的上表面、每一半導體IC晶片100k的第三交互連接線結構179之上表面及每一半導體IC晶片100k的第三交互連接線結構179之最頂層絕緣介電層12之上表面呈共平面關係。
接著，如第19D圖所示，BISD 79可形成在每一半導體IC晶片100k、每一銅穿孔144的上表面及絕緣密封層492之上表面上。BISD 79可具有：(1)一個(或多個)交互連接線金屬層27耦接至每一銅穿孔144及半導體IC晶片100k之第三交互連接線結構179之最頂層交互連接線金屬層6，及(2)一個(或多個)聚合物層42，介於每二相鄰交互連接線金屬層27之間，且位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可經由介於二者之間的聚合物層42的開口耦接至下面的交互連接線金屬層27，BISD 79的最底層聚合物層42可介於最底層交互連接線金屬層27與一頂部平坦表面之間，此頂部平坦表面係由絕緣密封層492之上表面、每一銅穿孔144之上表面、半導體IC晶片100k之第三交互連接線結構179之最頂層交互連接線金屬層6的上表面及半導體IC晶片100k之第三交互連接線結構179之最頂層絕緣介電層12的上表面所構成，其中BISD 79的最底層聚合物層42中的每一開口中可垂直地位在銅穿孔144之上表面或半導體IC晶片100k之第三交互連接線結構179之最頂層交互連接線金屬層6的上表面上方，BISD 79的每一交互連接線金屬層27可延伸橫跨頂部半導體IC晶片100k邊界。BISD 79的交互連接線金屬層27及聚合物層42的揭露內容及製程可參考第3A圖中的SISC 29的揭露內容。例如， BISD 79之每一交互連接線金屬層27的厚度(在垂直方向上)介於0.2µm至5µm之間，其中每一交互連接線金屬層27之銅層40的厚度(在垂直方向上)介於0.2µm至5µm之間。
接著，如第19E圖所示，提供一散熱鰭片284(由銅、鋁或矽等材質所製成)，其具有一底部表面由膠層124(即黏著材料)黏貼在BISD 79之最頂部聚合物層42的上表面上，接著，在第19D圖中的暫時基板590之玻璃基板或矽基板589及犠牲接合層591可從膠層123、絕緣密封層492及黏著層121上被剝離。接著，在第19F圖中執行CMP或機械研磨製程，以移除膠層123、位在每一銅穿孔144之底部處的黏著層121及種子層122，使絕緣密封層492的底部表面大致上與每一銅穿孔144的底部表面、每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34之底部表面及每一半導體IC晶片100k之聚合物層257的底部表面呈共平面關係，如第19F圖所示。
接著，如第19F圖所示，厚度介於0.2µm至5µm之間且由聚合物、氧化矽或氮氧化矽等材質所形成的一絕緣介電層596可形成在絕緣密封層492之底部表面、每一銅穿孔144的底部表面、每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34之底部表面及每一半導體IC晶片100k之聚合物層257的底部表面上，一絕緣介電層596可圖案化形成多個開口，每一開口垂直地位在銅穿孔144的底部表面或每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34之底部表面的下方。接著，多個金屬接墊、金屬凸塊或金屬柱570可形成在每一半導體IC晶片100k之每一金屬接墊、金屬凸塊或金屬柱34的底部表面上，其中金屬接墊、金屬凸塊或金屬柱570可具有如第6圖中第一型至第三型金屬接墊、金屬凸塊或金屬柱570中的一種型式且具有相同的揭露內容。接著，散熱鰭片284、BISD 79、絕緣密封層492及絕緣介電層596可被切割或分割成多個如第19G圖中的第十三型晶片封裝結構119。在第十三型晶片封裝結構119中，金屬接墊、金屬凸塊或金屬柱570可作為第十三型晶片封裝結構119對外的接點，以耦接或接合至外界電路，用於傳輸接地參考電壓或電源供應電壓及訊號傳輸。每一銅穿孔144的寬度(在水平方向上)介於0.5µm至10µm之間而高度(在垂直方向)介於0.3µm至10µm之間，且具有黏著層121位在銅穿孔144的側壁上。
如第19G圖所示，在第十三型晶片封裝結構119中，BISD 79的最頂部交互連接線金屬層27可包括一接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183；及在二相鄰接地參考電壓交互連接線183之間的BISD 79的一交互連接線金屬層27可包括一電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182(對齊該接地參考電壓交互連接線183)，BISD 79可具有一高介電常數層(未繪示，即絕緣介電層)介於電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182與接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183之間，其中高介電常數層具有的介電常數等於或大於3, 5, 10, 30, 50或100，高介電常數層例如可由氧化矽、氮化矽、氮氧化合物、矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯等材質所形成。BISD 79之電源供應電壓平面182、接地參考電壓平面183及位在二者之間的高介電常數層形成一去耦電容於其中。
如第19G圖所示，在第十三型晶片封裝結構119中，半導體IC晶片100k之TSVs 157可包括：(1)多個用於傳輸電源供應電壓(Vcc)之電源供應電壓穿孔157a，每一電源供應電壓穿孔157a經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的電源供應電壓平面182，及(2) 多個用於傳輸接地參考電壓(Vss)之接地參考電壓穿孔157b，每一接地參考電壓穿孔157b經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的接地參考電壓平面183。銅穿孔144可包括：(1)多個用於傳輸電源供應電壓(Vcc)之電源供應電壓穿孔144a，每一電源供應電壓穿孔144a經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的電源供應電壓平面182，及(2) 多個用於傳輸接地參考電壓(Vss)之接地參考電壓穿孔144b，每一接地參考電壓穿孔144b經由BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的接地參考電壓平面183。金屬接墊、金屬凸塊或金屬柱570可包括：(1)多個用於傳輸電源供應電壓(Vcc)之電源供應電壓金屬接墊、金屬凸塊或金屬柱570a，每一電源供應電壓金屬接墊、金屬凸塊或金屬柱570a依序經由一電源供應電壓穿孔144a及BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的電源供應電壓平面182，及(2) 多個用於傳輸接地參考電壓(Vss)之接地參考電壓金屬接墊、金屬凸塊或金屬柱570b，每一接地參考電壓金屬接墊、金屬凸塊或金屬柱570b依序經由接地參考電壓穿孔144b及BISD 79之一(或多個) 交互連接線金屬層27耦接BISD 79的接地參考電壓平面183。散熱鰭片284(由銅、鋁或矽等材質所製成)之厚度介於50µm至3mm之間。
如第19G圖所示，在第十三型晶片封裝結構119中，用於傳輸電源供應電壓的電源供應電壓金屬接墊、金屬凸塊或金屬柱570a依序經由電源供應電壓穿孔144a、BISD 79之電源供應電壓平面182、半導體IC晶片100k之電源供應電壓穿孔157a及半導體IC晶片100k之FISC 20的一交互連接線金屬層6耦接半導體IC晶片100k之半導體元件4(即電晶體)，此耦接路徑繪示於第19G圖中的金屬交互連接線856。用於傳輸接地參考電壓的每一接地參考電壓金屬接墊、金屬凸塊或金屬柱570b依序經由接地參考電壓穿孔144b、BISD 79之接地參考電壓平面183、半導體IC晶片100k之接地參考電壓穿孔157b及半導體IC晶片100k之FISC 20的一交互連接線金屬層6耦接半導體IC晶片100k之半導體元件4(即電晶體)，此耦接路徑繪示於第19G圖中的金屬交互連接線857。用於傳輸訊號或時脈或傳輸電源供應電壓或接地參考電壓之金屬接墊、金屬凸塊或金屬柱570可經由半導體IC晶片100k之FISC 20的一交互連接線金屬層6耦接半導體IC晶片100k之半導體元件4(即電晶體)，此耦接路徑繪示於第19G圖中的金屬交互連接線858，其中金屬交互連接線858(僅位在半導體IC晶片100k之半導體基板2下方延伸)二端分別接合金屬接墊、金屬凸塊或金屬柱及半導體元件。
如第19G圖所示，在第十三型晶片封裝結構119中，其半導體IC晶片100k可作為：(1)ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。
第十四型晶片封裝結構
第20圖揭露本發明之實施例的第十四型晶片封裝結構之剖面示意圖。如第20圖所示，第十四型晶片封裝結構220可具有一半導體IC晶片100(其揭露內容與第3B圖中的第二型半導體IC晶片100相同)，在第20圖中與第3B圖中相同的元件符號，其揭露內容可參考第3B圖中的揭露說明，其二者之間的差異如下：在第十四型晶片封裝結構220中，半導體IC晶片100位在背面處具有一部分可經由CMP或機械研磨方式移除，使半導體IC晶片100的每一TSVs 157的背面大致上與半導體IC晶片100之半導體基板2呈共平面關係，半導體IC晶片100之半導體基板2的厚度小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一半導體IC晶片100k的TSVs 157的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，例如，半導體IC晶片100k的每一TSVs 157可包括銅層156(即銅穿孔(via)/連接線)，其在水平面上的寬度介於0.05µm至0.5µm之間，且垂直方向上的厚度介於0.3µm至10µm之間。半導體IC晶片100更可包括一第三交互連接線結構179位在半導體IC晶片100之半導體基板2的底部表面、一保護層180位在半導體IC晶片100之第三交互連接線結構179之底部表面上及一第四交互連接線結構181位在保護層180之底部表面上。半導體IC晶片100之第三交互連接線結構179的交互連接線金屬層6及絕緣介電層12之揭露內容可參考第3A圖中FISC 20的揭露內容(翻轉朝下)及參考第9C圖中揭露內容。例如，半導體IC晶片100之第三交互連接線結構179之每一交互連接線金屬層6的厚度(在垂直方向上)介於0.05µm至1µm之間且每一連線的連接線之寬度(水平方向上)介於0.05µm至1µm之間，每一交互連接線金屬層6具有厚度(在垂直方向上)介於0.05µm至1µm之間。保護層180的揭露內容可參考第3A圖中保護層14中的揭露內容(翻轉朝下)及參考第9C圖中揭露內容。半導體IC晶片100之第四交互連接線結構181中的交互連接線金屬層27與聚合物層42可參考第3A圖中的SISC 29中的揭露內容。例如，半導體IC晶片100之第四交互連接線結構181中的每一交互連接線金屬層27的厚度(在垂直方向上)介於0.2µm至5µm之間，半導體IC晶片100之第四交互連接線結構181中的最底部交互連接線金屬層27之整個底部表面可被半導體IC晶片100之第四交互連接線結構181之最底部聚合物層42覆蓋。
如第20圖所示，第十四型晶片封裝結構220更可包括：(1)一第一散熱鰭片384(由矽材質所製成)，其上表面經由一膠層125接合至半導體IC晶片100之第四交互連接線結構181之最底部聚合物層42的底部表面上，及(2)一第二散熱鰭片484(由銅或鋁等材質所製成)，其上表面經由一膠層126(即黏著材料)接合至第一散熱鰭片384的底部表面上。每一第一散熱鰭片384及第二散熱鰭片484的厚度(在垂直方向上)介於50µm至3mm之間。在第十四型晶片封裝結構220中，半導體IC晶片100的一側壁在垂直方向上與第一散熱鰭片384之側壁呈共平面關係。
如第20圖所示，在第十四型晶片封裝結構220中，半導體晶片100之第四交互連接線結構181的最底部交互連接線金屬層27可包括一接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183；及在二相鄰接地參考電壓交互連接線183之間的半導體晶片100之第四交互連接線結構181的一交互連接線金屬層27可包括一電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182(對齊該接地參考電壓交互連接線183)，半導體晶片100之第四交互連接線結構181可具有一高介電常數層(未繪示，即絕緣介電層)介於電源供應電壓平面(power plane)、匯流排(buses)或交互連接線結構182與接地參考電壓平面(ground plane)、匯流排(buses)或交互連接線183之間，其中高介電常數層具有的介電常數等於或大於3, 5, 10, 30, 50或100，高介電常數層例如可由氧化矽、氮化矽、氮氧化合物、矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯等材質所形成。半導體晶片100之第四交互連接線結構181之電源供應電壓平面182、接地參考電壓平面183及位在二者之間的高介電常數層形成一去耦電容於其中。
如第20圖所示，在第十四型晶片封裝結構220中，半導體IC晶片100的TSVs 157可包括：(1)多個電源供應電壓穿孔157a，用於傳輸電源供應電壓經由半導體IC晶片100之第三交互連接線結構179的每一交互連接線金屬層6耦接半導體IC晶片100的第四交互連接線結構181之電源供應電壓平面182，及(2)多個接地參考電壓穿孔157b，用於傳輸接地參考電壓經由半導體IC晶片100之第三交互連接線結構179的每一交互連接線金屬層6及經由半導體IC晶片100之第四交互連接線結構181的每一交互連接線金屬層27耦接半導體IC晶片100的第四交互連接線結構181之接地參考電壓平面183。
如第20圖所示，在第十四型晶片封裝結構220中，半導體IC晶片100之第一個金屬接墊、金屬凸塊或金屬柱34，用於電源供應電壓傳輸，其可依序經由半導體IC晶片100之SISC 29的交互連接線金屬層27(可選擇性形成)及/或半導體IC晶片100之FISC 20的交互連接線金屬層6、半導體IC晶片100之電源供應電壓穿孔157a、半導體IC晶片100之第四交互連接線結構181的電源供應電壓平面182、半導體IC晶片100之另一個電源供應電壓穿孔157a及半導體IC晶片100之FISC 20的由交互連接線金屬層6構成的一第二金屬交互連接線耦接至半導體IC晶片100之第一個半導體元件4(即電晶體)，如第20圖中繪示的金屬交互連接線859，其中半導體IC晶片100之第一個金屬接墊、金屬凸塊或金屬柱34可垂直地位在半導體IC晶片100之FISC 20的上面那個交互連接線金屬層6之一金屬穿孔6b(位在半導體IC晶片100之FISC 20的上面那個絕緣介電層12中)上方，及在半導體IC晶片100之FISC 20的下面那個絕緣介電層12中之低的交互連接線金屬層6之金屬接墊6c，其中金屬接墊6c位在金屬穿孔6b之底部表面上及在上面的絕緣介電層12之底部表面上，且金屬接墊6c及金屬穿孔6b二者係由金屬交互連接線859所提供。半導體IC晶片100之第二個金屬接墊、金屬凸塊或金屬柱34，用於接地參考電壓傳輸，其可依序經由半導體IC晶片100之SISC 29的交互連接線金屬層27(可選擇性形成)及/或半導體IC晶片100之FISC 20的交互連接線金屬層6、半導體IC晶片100之接地參考電壓穿孔157b、半導體IC晶片100之第四交互連接線結構181的接地參考電壓平面183、半導體IC晶片100之另一個接地參考電壓穿孔157b及半導體IC晶片100之FISC 20的由交互連接線金屬層6構成的一第四金屬交互連接線耦接至半導體IC晶片100之第一個半導體元件4(即電晶體)，如第20圖中繪示的金屬交互連接線860。半導體IC晶片100之第三個金屬接墊，用於訊或時脈傳輸、或電源供應電壓或接地參考電壓傳輸，依序經由半導體IC晶片100之SISC 29的交互連接線金屬層27(可選擇性形成)及/或半導體IC晶片100之FISC 20的交互連接線金屬層6耦接至半導體IC晶片100之第三個半導體元件4(即電晶體)，繪示於第20圖中的金屬交互連接線861，其中金屬交互連接線861(只延伸在半導體IC晶片100之半導體基板2上方)的二端點分別接合第三個金屬接墊、金屬凸塊或金屬柱34及第三個半導體元件4。
如第20圖所示，在第十四型晶片封裝結構220中，半導體IC晶片100k可作為：(1)ASIC晶片，(2)一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或(3)一記憶體IC晶片(例如揮發性IC晶片)、NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片。
第十五型晶片封裝結構
第21圖揭露本發明之實施例的第十五型晶片封裝結構之剖面示意圖。如第21圖所示，第十五型晶片封裝結構114可包括：(1)一電路板637，其具有多個金屬接墊629位在其上表面及多個金屬接墊628位在其底部表面處，其中電路板637可包括多個金屬連接線於其中，每一金屬連接線耦接一金屬接墊629至一金屬接墊628，(2)多個銲料球638(有銀铅合金或錫銀銅合金所製成)，其每一個銲料球638位在電路板637之金屬接墊628上，其中銲料球638可作為第十五型晶片封裝結構114之外對接點，以耦接至外部電路，及(3)多個系統單元480接合至電路板637之上表面上。在第十五型晶片封裝結構114中，每一個系統單元480可包括：(1)一頂部半導體IC晶片100e(其具有如第3A圖中第一型半導體IC晶片100相同的揭露內容，將其翻轉朝下)，其可用作為：ASIC晶片、一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或一記憶體IC晶片(例如揮發性IC晶片)，例如是NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片，或一I/O IC晶片，(2)一底部半導體IC晶片100e(其具有如第3B圖中第二型半導體IC晶片100相同的揭露內容下)，其可用作為：ASIC晶片、一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片及/或ASIC IC晶片或DSP IC晶片，或一記憶體IC晶片(例如揮發性IC晶片)，例如是NVM IC晶片、NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片、HBM IC晶片、SRAM IC晶片或DRAM IC晶片，或一I/O IC晶片，及(3)多個TPVs 358位在頂部半導體IC晶片100e的下方且位在同一水平面上，以作為底部半導體IC晶片100f。例如，在第一組合中，第十五型晶片封裝結構114之每一系統單元480的頂部半導體IC晶片100e可以是邏輯IC晶片，而第十五型晶片封裝結構114之每一系統單元480的底部半導體IC晶片100f可以記憶體IC晶片。在第二種組合中，第十五型晶片封裝結構114之每一系統單元480的頂部半導體IC晶片100e可以是邏輯IC晶片，而第十五型晶片封裝結構114之每一系統單元480的底部半導體IC晶片100f可以I/O IC晶片411。在第三種組合中，第十五型晶片封裝結構114之每一系統單元480的頂部半導體IC晶片100e可以是記憶體IC晶片，而第十五型晶片封裝結構114之每一系統單元480的底部半導體IC晶片100f可以邏輯IC晶片。在第四種組合中，第十五型晶片封裝結構114之每一系統單元480的頂部半導體IC晶片100e可以是I/O IC晶片411，而第十五型晶片封裝結構114之每一系統單元480的底部半導體IC晶片100f可以邏輯IC晶片。或者，第十五型晶片封裝結構114之每一系統單元480的頂部半導體IC晶片100e可以被第5A圖中的第一型現場可編程COC模組400(將其翻轉朝下)取代。或者，第十五型晶片封裝結構114之每一系統單元480的底部半導體IC晶片100f可以被第5B圖中的第二型現場可編程COC模組400(將其翻轉朝下)取代。
如第21圖所示，在第十五型晶片封裝結構114中，每一系統單元480的底部半導體IC晶片100f(或可被每一系統單元480的第二型現場可編程COC模組400之第二FPGA IC晶片200b取代)可具有第一型、第二型、第三型或第四型金屬接墊、金屬凸塊或金屬柱34接合至每一系統單元480的頂部半導體IC晶片100e(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)，以形成多個金屬接點563位在每一系統單元480的頂部半導體IC晶片100e(或可被每一系統單元480的第二型現場可編程COC模組400之第二FPGA IC晶片200b取代)與每一系統單元480的底部半導體IC晶片100f(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)之間，其中每一金屬接點563可包括：(1)厚度介於2µm至20µm之間的銅層且最大橫向尺寸介於1µm至15µm之間並介於每一系統單元480之頂部半導體IC晶片100e(或在某些案例中可被每一次系統單元380之第一型現場可編程COC模組400的第二FPGA IC晶片200b取代)與每一系統單元480的底部半導體IC晶片100f(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)之間，及(2)厚度介於1µm至15µm之間一銲料層(solder cap)(由錫銀合金、錫金合金、錫銅合金、錫銦合金、銦或錫等材質所形成)位在金屬接點563之銅層與每一系統單元480之頂部半導體IC晶片100e(或在某些案例中可被每一次系統單元380之第一型現場可編程COC模組400的第二FPGA IC晶片200b取代)。每一系統單元480更可包括：(1)底部填充材料664(underfill)(例如聚合物層)介於每一系統單元480之頂部半導體IC晶片100e(或在某些案例中可被每一次系統單元380之第一型現場可編程COC模組400的第二FPGA IC晶片200b取代)與每一系統單元480的底部半導體IC晶片100f(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)之間、覆蓋位在二者之間的每一金屬接點563之側壁。
如第21圖所示，在第十五型晶片封裝結構114中，每一系統單元480更可包括由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成的一聚合物層92(即絕緣介電層)位在每二相鄰TPVs 358之間及位在底部半導體IC晶片100f(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)與每一TPVs 358(鄰近在底部半導體IC晶片100f)之間的間隙中，及相鄰第二型現場可編程COC模組400的每一TPVs 358之間的間隙中，其中每一TPVs 358可垂直地延伸位在聚合物層92中，形成頂部半導體IC晶片100e(或在某些案例中可被每一次系統單元480之第一型現場可編程COC模組400的第二FPGA IC晶片200b取代)的底部表面，及每一TPVs 358可由厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於10µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間，或厚度大於或等於100 µm, 50 µm, 30 µm或20 µm的銅層形成。每一系統單元480的每一TPVs 358可耦接並傳輸電源供應電壓或接地參考電應，或是可傳輸訊號或時脈訊號。在第十五型晶片封裝結構114中，每一次系統單元480之聚合物層92、底部半導體IC晶片100f(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)之半導體基板2位在背面處具有一部分可經由CMP或機械研磨等方式移除，使每一次系統單元380的底部半導體IC晶片100f(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)之TSVs 157(即每一TSVs 157之電鍍銅層156)的一背面大致上與每一次系統單元480的底部半導體IC晶片100f(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)之半導體基板2的背面及每一次系統單元480的聚合物層92之底部表面呈共平面關係。每一次系統單元480的底部半導體IC晶片100f之半導體基板2(或可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)的厚度可小於20, 10, 5或3µm，或介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且每一次系統單元380之每一底部半導體IC晶片100f的TSVs 157(或在某些案例中可被每一系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b之TSVs 157)的寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm。
如第21圖所示，在第十五型晶片封裝結構114中，每一次系統單元480更可包括矩陣型式排列的多個金屬接墊、金屬凸塊或金屬柱670位在其底部，每一個金屬接墊、金屬凸塊或金屬柱670可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種型式且具有相同的揭露內容，次系統單元480的每一個金屬接墊、金屬凸塊或金屬柱670分別位在底部半導體IC晶片100f(或是被次系統單元480之第二型現場可編程COC模組400的第一FPGA IC晶片200a取代)的TSVs 157的底部表面上，或位在每一次系統單元480之每一TPVs 358的底部表面上。
如第21圖所示，在第十五型晶片封裝結構114中，每一次系統單元480具有多個第一型、第二型、第三型或第四型金屬接墊、金屬凸塊或金屬柱670，每一個金屬接墊、金屬凸塊或金屬柱670接合電路板637的金屬接墊629。第十五型晶片封裝結構114更可包括：(1)底部填充材料564(underfill)(例如聚合物層)介於每一次系統單元480與電路板637之間，覆蓋介於次系統單元480與電路板637之間的每一第一型、第二型、第三型或第四型金屬接墊、金屬凸塊或金屬柱670之側壁，(2)聚合物層192(即絕緣介電層)(例如灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成)位在電路板637及底部填充材料564上，其中聚合物層192的上表面與次系統單元480之頂部半導體IC晶片100e的上表面(或在某些案例中可被每一次系統單元480之第一型現場可編程COC模組400的第一FPGA IC晶片200a上表面取代)呈共平面關係。
在第21圖中第十五型晶片封裝結構114中，在第21圖中的第十五型晶片封裝結構114中，次系統單元480的底部半導體IC晶片100f可具有一第一組小型I/O電路分別經由次系統單元480的一組金屬接點563耦接次系統單元480的頂部半導體IC晶片100e(或在某些案例中可被第5A圖中的第一型現場可編程COC模組400(翻轉朝下)所取代)的一第二組小型I/O電路，其中第一個次系統單元480的底部半導體IC晶片100f(或在某些案例中可被第5B圖中的第二型現場可編程COC模組400所取代)可具有一第一組小型I/O電路分別經由次系統單元480的一組金屬接點563耦接第一個次系統單元480的第一型現場可編程COC模組400之第二FPGA IC晶片200b的一第三組小型I/O電路，其中第二個次系統單元480的頂部半導體IC晶片100e具有第二組小型I/O電路分別經由次系統單元480的一組金屬接點563耦接第二個次系統單元480的第二型現場可編程COC模組400之第二FPGA IC晶片200b的一第四組小型I/O電路。需注意的是，每一第一、第二、第三及第四組小型I/O電路可具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
具體的案例，在第十五型晶片封裝結構114中，在第21圖中的次系統單元480的數量為3個，中間的次系統單元480之頂部半導體IC晶片100e可以是CPU IC晶片，右邊的次系統單元480之頂部半導體IC晶片100e可以是GPU IC晶片(即資料處理單元(DPU)IC晶片)，左邊的次系統單元480之頂部半導體IC晶片100e可以是FPGA IC晶片，而三個次系統單元480的每一個底部半導體IC晶片100f可以是HBM IC晶片、SRAM IC晶片或DRAM IC晶片，三個次系統單元480的每一個底部半導體IC晶片100f可耦接所對應的次系統單元480的頂部半導體IC晶片100e，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸，或在某些案例中左邊的次系統單元480之頂部半導體IC晶片100f可以是FPGA IC晶片可被第5A圖中的第一型現場可編程COC模組400(翻轉朝下)所取代，其中左邊的次系統單元480之底部半導體IC晶片100F可耦接左邊的次系統單元480之第一型現場可編程COC模組400的第二FPGA IC晶片200b，用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸。
另外，在在第21圖中的第十五型晶片封裝結構114中，每一次系統單元480之頂部半導體IC晶片100e(或某些案例中可被每一次系統單元480的第一型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可經由技術節點等於或先進於10nm或5nm的技術所製造或實現，例如是10 nm, 7 nm, 5 nm, 3 nm或2 nm的半導體技術製造或實現，每一次系統單元480之頂部半導體IC晶片100e(或某些案例中可被每一次系統單元480的第一型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)的電源供應電壓(Vcc或Vdd)可介於0.1至0.5伏特(volts, V)、介於0.1至0.4伏持或介於0.1至0.3伏特，或可小於或等於0.5, 0.4, 0.3或0.2伏特。例如，每一次系統單元480之頂部半導體IC晶片100e(或某些案例中可被每一次系統單元480的第一型現場可編程COC模組400之第一及第二FPGA IC晶片200a及200b取代)可形成具有鰭式場效應電晶體(fin field effective transistors, FINFET)或全柵場效應電晶體(gate-all-around field effective transistors, GAAFET)，其揭露說明可參考第5G圖及第5H圖中的揭露內容，且其閾值電壓(threshold voltage)介於0.1至0.4伏特、介於0.1至0.3伏特、介於0.1至0.2伏特或小於或等於0.4, 0.3或0.2伏特，其中閾值電壓係當其漏極電流為 30納安(nano-amperes)時的定義，而電源供應電壓(Vcc或Vdd)可介於0.1V至0.5V、介於0.1V至0.4V或介於0.1V至0.3V，或小於或等於0.5, 0.4, 0.3或0.2V。
具有扇出型交互連接線技術之第十六型晶片封裝結構
第22A圖揭露本發明之實施例的第十六型晶片封裝結構之剖面示意圖。如第22A圖所示，第十六型晶片封裝結構301可包括多個半導體IC晶片100，每一半導體IC晶片100具有與第3C圖中之第三型半導體IC晶片100相同的揭露內容(翻轉朝下並設置在一水平面上)，其中半導體IC晶片100可以是ASIC晶片、一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片，HBM IC晶片、NVM IC晶片、IAC晶片、專用控制及I/O晶片、協助及支援(CS) IC晶片或專用I/O晶片。在第十六型晶片封裝結構之詳細例子中，在第22A圖中半導體IC晶片100的數量為3個，中間的半導體IC晶片100可以是FPGA IC晶片(或小晶片)200、右側的半導體IC晶片100可以是CS IC晶片411及左側的半導體IC晶片100可以是NVM IC晶片250(例如是NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片)。或者，FPGA IC晶片200可以被第5C圖中的第三型現場COC模組400所取代(翻轉朝下)。第十六型晶片封裝結構301更可包括：(1)聚合物層92(即絕緣介電層)(例如灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成)位在每一半導體IC晶片100之每一側壁水平地延伸的空間中、位在二相鄰半導體IC晶片100之間的間隙中及位在半導體IC晶片100與取代標準大宗化FPGA IC晶片200的第三型現場COC模組400之間的間隙中，(2)多個TPVs 158位在聚合物層92中，其中每一TPVs 158可由厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於10µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間，或厚度大於或等於100 µm, 50 µm, 30 µm或20 µm的銅層形成，(3)FISD 101位在半導體IC晶片100(或是FPGA IC晶片200可由標準大宗化FPGA IC晶片200的第三型現場COC模組400所取代)、聚合物層92及TPVs 158的下方，(4)BISD 79位在半導體IC晶片100(或是FPGA IC晶片200可由標準大宗化FPGA IC晶片200的第三型現場COC模組400所取代)、聚合物層92及TPVs 158的上方，(5)多個金屬接墊、金屬凸塊或金屬柱570以矩陣方式設置在第十六型晶片封裝結構301的底部處且位在FISD 101的底部表面上，以作為第十六型晶片封裝結構301的對外接點，(6)多個金屬接墊583以矩陣方式設置在第十六型晶片封裝結構301的頂部處且位在BISD 79的上表面上。每一TPVs 158可耦接且傳輸電源供應電壓或接地參考電壓，或是用於傳輸訊號或時脈訊號。
如第22A圖所示，在第十六型晶片封裝結構301的每一半導體IC晶片100中(或是在第十六型晶片封裝結構301的每一第三型現場COC模組400之第二FPGA IC晶片200b中)，其金屬接墊、金屬凸塊或金屬柱34底部表面接合至第十六型晶片封裝結構301的FISD 101的上表面上，而其聚合物層257之底部表面大致上與金屬接墊、金屬凸塊或金屬柱34之底部表面、第十六型晶片封裝結構301的聚合物層92及第十六型晶片封裝結構301的TPVs 158之底部表面呈共平面關係，且接合在第十六型晶片封裝結構301的FISD 101之上表面上。
如第22A圖所示，在第十六型晶片封裝結構301中，其FISD 101可具有：(1)一個(或多個)交互連接線金屬層27耦接每一半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)之每一金屬接墊、金屬凸塊或金屬柱34，及(2) 一個(或多個)聚合物層42(即絕緣介電層)，每一聚合物層42介於FISD 101之每二相鄰交互連接線金屬層27之間、位在FISD 101之最底部交互連接線金屬層27的下方或位在FISD 101之最頂部交互連接線金屬層27的上方，其中FISD 101的上面的交互連接線金屬層27可經由FISD 101的聚合物層42中的開口耦接至FISD 101之下面的交互連接線金屬層27，FISD 101之最頂部交互連接線金屬層27具有一上表面接觸每一半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)的聚合物層257之底部表面及聚合物層92的底部表面。FISD 101之最頂部聚合物層42可介於FISD 101之最頂部交互連接線金屬層27與半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)的正面(前側)之間，其中FISD 101的最頂部聚合物層42中的每一開口可位在半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)的金屬接墊、金屬凸塊或金屬柱34下方，或位在一TPVs 158的下方，如此FISD 101的最頂部交互連接線金屬層27可延伸穿過每一開口以耦接金屬接墊、金屬凸塊或金屬柱34或TPVs 158。FISD 101的每一交互連接線金屬層27可水平地延伸穿過每一半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)的一邊界，FISD 101的最底部的交互連接線金屬層27具有多個金屬接點位在FISD 101之最底部聚合物層42中對應的開口42a處，FISD 101中的交互連接線金屬層27及聚合物層42的揭露內容與製程可參考第3A圖中的揭露內容(將其翻轉朝下)。
如第22A圖所示，在第十六型晶片封裝結構301之FISD 101中，每一聚合物層42可以是聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，其厚度例如介於0.3µm和50µm之間、0.3µm和30µm之間、0.5µm和20µm之間、1µm和10µm之間或0.5µm和5µm、或厚於等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm。每一交互連接線金屬層27可具有多個金屬連接線，每一金屬連接線具有：(1)一銅層40，其具有一個(或多個)頂部在聚合物層42之開口中，並具有厚度介於0.3µm至20µm之間一底部位在聚合物層42的下方，(2)一黏著層28a(例如厚度介於1nm至50nm之間鈦或氮化鈦層)位在每一金屬連接線之銅層40的每一頂部之頂部處及側壁處及在每一金屬連接線之銅層40的底部之頂部處，及(3)一種子層28b(例如銅)介於在每一金屬連接線之銅層40與黏著層28a之間，其中每一金屬連接線之銅層40的底部之側壁沒有被黏著層28a覆蓋，每一交互連接線金屬層27具有多個金屬線或連接線，其厚度介於0.3µm和50µm之間、0.3µm和30µm之間、0.5µm和20µm之間、1µm和10µm之間或0.5µm和5µm、或厚於等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm。
如第22A圖所示，第十六型晶片封裝結構301之BISD 79可具有多個交互連接線金屬層27耦接第十六型晶片封裝結構301之TPVs 148，及具有一個(多個) 聚合物層42介於每二相鄰交互連接線金屬層27之間、位在最底部交互連接線金屬層27的下方或位在最頂部交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可經由聚合物層42中的開口耦接至下面的交互連接線金屬層27。在第十六型晶片封裝結構301中，BISD 79之最底部聚合物層42可介於BISD 79之最底部交互連接線金屬層27與聚合物層92之間，並介於最底部交互連接線金屬層27與每一半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)之背面之間，其中BISD 79之最底部聚合物層42的每一開口可垂直地位在TPVs 158的上方，因此BISD 79的最底部交互連接線金屬層27可延伸穿過每一開口耦接一TPVs 158，BISD 79之每一交互連接線金屬層27可水平地延伸橫跨每一半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)之邊界，BISD 79中的交互連接線金屬層27及聚合物層42的揭露內容與製程可參考第3A圖中的揭露內容(將其翻轉朝下)。
如第22A圖所示，第十六型晶片封裝結構301的每一金屬接墊、金屬凸塊或金屬柱570可以有各種型式。第十六型晶片封裝結構301的第一型金屬接墊、金屬凸塊或金屬柱570可具有：(1)黏著層26a(例如厚度介於1nm至50nm之間的鈦層或氮化鈦層)位在第十六型晶片封裝結構301的FISD 101的最底層交互連接線金屬層27之金屬接點的底部表面上，(2)種子層26b(例如銅)位在黏著層26a的下方，及(3)厚度介於1µm至60µm之間的一銅層32位在種子層26b上(下方)。或者，第十六型晶片封裝結構301的第二型金屬接墊、金屬凸塊或金屬柱570可具有如上述的黏著層26a、種子層26b及銅層32，更具有由錫或錫-銀合金形成且厚度介於1µm至50µm之間或介於20µm至100µm之間的含錫銲料層33位在銅層32上(下方)。或者，第十六型晶片封裝結構301的第三型金屬接墊、金屬凸塊或金屬柱570可具有厚度介於3µm至15µm之間的金層位在第十六型晶片封裝結構301的FISD 101的最底層交互連接線金屬層27之金屬接點下方。
如第22A圖所示，第十六型晶片封裝結構301的每一金屬接墊583可包括：(1) 黏著層26a(例如厚度介於1nm至50nm之間的鈦層或氮化鈦層)位在第十六型晶片封裝結構301的BISD 79的最頂層交互連接線金屬層27上，(2) 種子層26b(例如銅)位在黏著層26a上，及(3) 厚度介於1µm至60µm之間的一銅層32位在種子層26b上。
在第22A圖的第十六型晶片封裝結構301之詳細的例子中，標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)可包括第1A圖至第1C圖中第一型至第三型LCE 2014中的任一種及包括第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一種，其CS IC晶片411包括：(1)多個緩衝記憶體單元(例如SRAM單元)，以鎖存與CPM資料相關聯的資料(即結果值及/或編程碼)，此資料係從其NVM IC晶片250中多個非揮發性記憶體單元經由FISD 101的一(或多個)交互連接線金屬層27下載而來，(2)密碼區塊，以解密該加密CPM資料作為解密CPM資料，及(2)多個驅動器，以放大該解密CPM資料以增加資料位元寬度經由FISD 101的一(或多個)交互連接線金屬層27進行傳輸至(1) 標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的任一型中的記憶體單元490並儲存於其中，及(2)標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場可編程開關單元379中的任一型中的記憶體單元362並儲存於其中。例如，資料經由FISD 101的一(或多個)交互連接線金屬層27從NVM IC晶片250傳輸至CS IC晶片411，此傳輸以1位元寬度進行(在SATA (serial advanced technology attachment)方式下)，CS IC晶片411的緩衝器可鎖存在多個記憶單元(即SRAM單元)中之資料於其中。接著，每一CS IC晶片411的緩衝器可同步地輸出及放大該資料，以增加資料位元寬度大於或等於4, 8, 16, 32或64位元並經由FISD 101的一(或多個)交互連接線金屬層27進行平行傳輸至(1) 標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的任一型中的記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場可編程開關單元379中的任一型中的記憶體單元362並儲存於其中。另一例子，資料經由FISD 101的一(或多個)交互連接線金屬層27從NVM IC晶片250傳輸至CS IC晶片411，此傳輸以32位元寬度進行(在PCIe (peripheral component interconnect express)方式下)，CS IC晶片411的緩衝器可鎖存在多個記憶單元(即SRAM單元)中之資料於其中。接著， CS IC晶片411的緩衝器可同步地輸出及放大該資料，以增加資料位元寬度大於或等於464, 128或256位元並經由FISD 101的一(或多個)交互連接線金屬層27進行平行傳輸至(1) 標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的任一型中的記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場可編程開關單元379中的任一型中的記憶體單元362並儲存於其中。
在第22A圖的第十六型晶片封裝結構301之詳細的例子中，CS IC晶片411可包括一第一組小型I/O電路(每一個)經由FISD 101的一(或多個)交互連接線金屬層27耦接至FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)中的第二組小型I/O電路。CS IC晶片411可包括一第一組大型I/O電路(每一個)經由FISD 101的一(或多個)交互連接線金屬層27耦接至NVM IC晶片250的第二組大型I/O電路。用於每一第一組及第二組大型I/O電路之電源供應電壓(Vcc)可大於供應於第一、第二及第三組小型I/O電路的電壓，其中每一第一組小型I/O電路的電源供應電壓(Vcc)可與第二組及第三組小型I/O電路之電壓相同。另外，每一第一及第二組大型I/O電路中的閘極氧化物之厚度大於第一、第二及第三組小型I/O電路中閘極氧化物之厚度。需注意的事，每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一、第二及第三組小型I/O電路具有I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有I/O能源效率介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且具有輸出電容或驅動能力或加載介於0.05 pF至2 pF之間、介於0.1 pF至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
在第22A圖的第十六型晶片封裝結構301之詳細的例子中，CS IC晶片411可包括多個硬核(hard macros)，其分成二個群組：CS IC晶片411之第一組硬核可以是用於DSP片段，用於邏輯運算的乘法或除法塊之SRAM單元、CPU核、IP核、浮點運算核、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，且第一組硬核具有輸出資料被傳輸作為(1) 標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的一種的輸入資料組之一資料輸入，或(2) 標準大宗化FPGA IC晶片200的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、FISD 101的一(或多個)交互連接線金屬層27及第二組小型I/O電路傳輸，或作為(1) 第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個的輸入資料組之一資料輸入，或(2) 第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、FISD 101的一(或多個)交互連接線金屬層27及第二組小型I/O電路傳輸。另外，CS IC晶片之第一組硬核可具有輸入資料從以下位置傳輸而來，(1) 標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的一種的資料輸出，或(2) 標準大宗化FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸出，依序經由第二組小型I/O電路、FISD 101的一(或多個)交互連接線金屬層27及第一組小型I/O電路傳輸。另外，FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型或第二型現場可編程開關單元379中的一個(或多個)可被用作為介於CS IC晶片411之二個第一組硬核之間的一網路電路或智能接口，用於控制二者之間的耦接。例如，FPGA IC晶片200(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場開關單元379中的一個(或多個)可用作為CS IC晶片411之二個CPU核之間的一網路電路或智能接口，用於控制二者之間的耦接，其中為CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，CS IC晶片411的第二組硬核可以是鎖相環(phase locked loop (PLL))電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號以傳輸至：(1)依序經由第一組小型I/O電路、FISD 101之一個(或多個)交互連接線金屬層27及第二組小型I/O電路傳輸至標準大宗化FPGA IC晶片200，或(2) 依序經由第一組小型I/O電路、FISD 101之一個(或多個)交互連接線金屬層27及第三組小型I/O電路傳輸至第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b，及傳輸至(2) 依序經由第一組大型I/O電路、FISD 101之一個(或多個)交互連接線金屬層27及第二組大型I/O電路傳輸至NVM IC晶片250。
或者，第22B圖揭露本發明之另一實施例的第十六型晶片封裝結構之剖面示意圖。第22B圖中的第十六型晶片封裝結構301與第22A圖中的第十六型晶片封裝結構301相似，在第22B圖中與第22A圖中相同的元件符號，其揭露內容可參考第22A圖中的揭露說明，二者之間的差異如下所示，在第22B圖中的第十六型晶片封裝結構301中，半導體IC晶片100的數量為4個，且四個半導體IC晶片100(由左至右)分別是NVM IC晶片250、FPGA IC晶片200及二個CS IC晶片411，以執行上述第22A圖中的功能，其中NVM IC 晶片250可以是NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片，在第22A圖中的TPVs可被一個(或多個)VTV連接器467所取代，此VTV連接器467具有第4B圖中第二型VTV連接器467相同的揭露內容(將其翻轉朝下)。
在第22B圖中的第十六型晶片封裝結構301中，每一VTV連接器467的聚合物層257之底部表面大致上與下列平面呈共平關係：(1)每一VTV連接器467的每一金屬接墊、金屬凸塊或金屬柱34之底部表面，(2)每一半導體IC晶片100(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的每一金屬接墊、金屬凸塊或金屬柱34之底部表面，(3)每一半導體IC晶片100(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的聚合物層257之底部表面，及(4)聚合物層92的底部表面。每一VTV連接器467的半導體基板2在背部處可具有一部分可經由CMP或機械研磨方式移除，且每一VTV連接器467的每一TSVs 157(即電鍍銅層156)之背面大致上與每一VTV連接器467的半導體基板2之背面呈共平面關係。每一VTV連接器467的任一TSVs 157可耦接電源供應電壓(Vcc)或接地參考電壓(Vss)，或是可傳輸訊號或時脈訊號。
在第22B圖中的第十六型晶片封裝結構301中，FISD 101的最頂部聚合物層42中的每一開口可位在半導體IC晶片100(或是被每一第三型現場COC模組400之第二FPGA IC晶片200b取代)的金屬接墊、金屬凸塊或金屬柱34下方，或位在一VTV連接器467之金屬接墊、金屬凸塊或金屬柱34的下方，如此FISD 101的最頂部交互連接線金屬層27可延伸穿過每一開口以耦接半導體IC晶片100(或是可以被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)之一金屬接墊、金屬凸塊或金屬柱34或耦接一VTV連接器467之金屬接墊、金屬凸塊或金屬柱34。BISD 79的最底部聚合物層42之每一開口可垂直地位在一VTV連接器467之TSVs 157的電鍍銅層156之背面上方，因此BISD 79的最底部交互連接線金屬層27可延伸穿過每一開口，以耦接TSVs 157之電鍍銅層156的背面。
依據COIP覆晶封裝方式形成的第十七型封裝結構
第23圖揭露本發明之實施例的第十七型晶片封裝結構之剖面示意圖。第23圖中的第十七型晶片封裝結構302與第22A圖中的第十六型晶片封裝結構301相似，在第23圖中與第22A圖中相同的元件符號，其揭露內容可參考第22A圖中的揭露說明，二者之間的差異為第22A圖中第十六型晶片封裝結構301之FISD 101可被第23圖中的中介載板551所取代，第十七型晶片封裝結構302之中介載板551具有與第6圖中第一型晶片封裝結構310中的中介載板551相同的揭露內容。在第23圖中的第十七型晶片封裝結構302中，每一半導體IC晶片100具有與第3A圖中第一型半導體IC晶片100相同的揭露內容(將其翻轉朝下)，且可替換地，每一FPGA IC晶片200可被第5A圖中第一型現場COC模組400取代。每一半導體IC晶片100(或是可被第一型現場COC模組400之第二型FPGA IC晶片200b取代)具有第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34接合至中介載板551上，以形成多個金屬接點563位在每一半導體IC晶片100(或是可被第一型現場COC模組400之第二型FPGA IC晶片200b取代)與中介載板551之間，其中每一金屬接點563可包括：(1)厚度介於2µm至20µm之間的銅層且最大橫向尺寸介於1µm至15µm之間(介於半導體IC晶片100(或在某些案例中可被第一型現場COC模組400之第二型FPGA IC晶片200b取代) 與中介載板551之間，及(2)厚度介於1µm至15µm之間一銲料層(solder cap)(由錫銀合金、錫金合金、錫銅合金、錫銦合金、銦或錫等材質所形成)位在金屬接點563之銅層與中介載板551之間。第十七型晶片封裝結構302更可包括一底部填充材料564(即聚合物層)位在每一半導體IC晶片100(或在某些案例中可被第一型現場COC模組400之第二型FPGA IC晶片200b取代)與中介載板551之間，並覆蓋每一金屬接點563側壁，每一TPVs 158在中介載板551的最頂部交互連接線金屬層67上形成，耦接中介載板551的一個(或多個) 交互連接線金屬層67至BISD 79的一個(或多個) 交互連接線金屬層27，每一TPVs 158可耦接電源供應電壓(Vcc)或接地參考電壓(Vss)，或是可傳輸訊號或時脈訊號。而聚合物層92可形成在中介載板551及底部填充材料564上且環繞每一半導體IC晶片100(或在某些案例中可被第一型現場COC模組400之第二型FPGA IC晶片200b取代)及TPVs 158。每一金屬接墊、金屬凸塊或金屬柱570可作為第十七型晶片封裝結構302之外部接點，此金屬接墊、金屬凸塊或金屬柱570可具有各種型式(即第一、第二及第三型)，其具有與第22A圖第一、第二及第三型金屬接墊、金屬凸塊或金屬柱570相同的揭露內容，其中每一金屬接墊、金屬凸塊或金屬柱570具有黏著層26a在中介載板551之TSVs 558的背面上(即銅層557之背面)。
或者，在第23圖中的第十七型晶片封裝結構302中，TPVs 可被VTV連接器467(其具有與第4A圖中第一型VTV連接器467相同的揭露內容)所取代並且提供在聚合物92中，每一VTV連接器467可具有第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34接合至中介載板551上，以形成多個金屬接點563(其具有與介於每一半導體IC晶片100與中介載板551之間金屬接點563相同揭露內容)位在每一VTV連接器467與中介載板551之間，第十七型晶片封裝結構302更可包括一底部填充材料564(即聚合物層)介於每一VTV連接器467與中介載板551之間並且覆蓋每一金屬接點563的側壁。BISD 79之最底層聚合物層42中的每一開口可垂直地位在一第一型VTV連接器467之一TSVs 157的電鍍銅層156之背面上方，且BISD 79之最底部交互連接線金屬層27可延伸穿過每一開口耦接至一TSVs 157的電鍍銅層156之背面，如第22B圖所示。
在第23圖的第十七型晶片封裝結構302之詳細的例子中，標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)可包括第1A圖至第1C圖中第一型至第三型LCE 2014中的任一種及包括第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一種，其CS IC晶片411包括：(1)多個緩衝記憶體單元(例如SRAM單元)，以鎖存與CPM資料相關聯的資料(即結果值及/或編程碼)，此資料係從其NVM IC晶片250中多個非揮發性記憶體單元經由中介載板551的一(或多個)交互連接線金屬層67下載而來，(2)密碼區塊，以解密該加密CPM資料作為解密CPM資料，及(3)多個驅動器，以放大該解密CPM資料以增加資料位元寬度經由中介載板551的一(或多個)交互連接線金屬層67進行傳輸至(1) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的任一型中的記憶體單元490並儲存於其中，及(2)標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場可編程開關單元379中的任一型中的記憶體單元362並儲存於其中。例如，資料經由中介載板551的一(或多個)交互連接線金屬層67從NVM IC晶片250傳輸至CS IC晶片411，此傳輸以1位元寬度進行(在SATA (serial advanced technology attachment)方式下)，CS IC晶片411的緩衝器可鎖存在多個記憶單元(即SRAM單元)中之資料於其中。接著，每一CS IC晶片411的緩衝器可同步地輸出及放大該資料，以增加資料位元寬度大於或等於4, 8, 16, 32或64位元並經由中介載板551的一(或多個)交互連接線金屬層67進行平行傳輸至(1) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的任一型中的記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場可編程開關單元379中的任一型中的記憶體單元362並儲存於其中。另一例子，資料經由中介載板551的一(或多個)交互連接線金屬層67從NVM IC晶片250傳輸至CS IC晶片411，此傳輸以32位元寬度進行(在PCIe (peripheral component interconnect express)方式下)，CS IC晶片411的緩衝器可鎖存在多個記憶單元(即SRAM單元)中之資料於其中。接著， CS IC晶片411的緩衝器可同步地輸出及放大該資料，以增加資料位元寬度大於或等於464, 128或256位元並經由中介載板551的一(或多個)交互連接線金屬層67進行平行傳輸至(1) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的任一型中的記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場可編程開關單元379中的任一型中的記憶體單元362並儲存於其中。
在第23圖的第十七型晶片封裝結構302之詳細的例子中，CS IC晶片411可包括一第一組小型I/O電路(每一個)經由中介載板551的一(或多個)交互連接線金屬層67耦接至FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)中的第二組小型I/O電路。CS IC晶片411可包括一第一組大型I/O電路(每一個)經由中介載板551的一(或多個)交互連接線金屬層67耦接至NVM IC晶片250的第二組大型I/O電路。用於每一第一組及第二組大型I/O電路之電源供應電壓(Vcc)可大於供應於第一、第二及第三組小型I/O電路的電壓，其中每一第一組小型I/O電路的電源供應電壓(Vcc)可與第二組及第三組小型I/O電路之電壓相同。另外，每一第一及第二組大型I/O電路中的閘極氧化物之厚度大於第一、第二及第三組小型I/O電路中閘極氧化物之厚度。需注意的事，每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一、第二及第三組小型I/O電路具有I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有I/O能源效率介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且具有輸出電容或驅動能力或加載介於0.05 pF至2 pF之間、介於0.1 pF至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
在第23圖的第十七型晶片封裝結構302之詳細的例子中，CS IC晶片411可包括多個硬核(hard macros)，其分成二個群組：CS IC晶片411之第一組硬核可以是用於DSP片段，用於邏輯運算的乘法或除法塊之SRAM單元、CPU核、IP核、浮點運算核、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，且第一組硬核具有輸出資料被傳輸作為(1) 標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的一種的輸入資料組之一資料輸入，或(2) 標準大宗化FPGA IC晶片200的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、中介載板551的一(或多個)交互連接線金屬層67及第二組小型I/O電路傳輸，或作為(1) 第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個的輸入資料組之一資料輸入，或(2) 第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、中介載板551的一(或多個)交互連接線金屬層67及第三組小型I/O電路傳輸。另外，每一第一組硬核可具有輸入資料從以下位置傳輸而來，(1) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的一種的資料輸出，或(2) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸出，依序經由第二組小型I/O電路、中介載板551的一(或多個)交互連接線金屬層67及第一組小型I/O電路傳輸。另外，FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型或第二型現場可編程開關單元379中的一個(或多個)可被用作為介於CS IC晶片411之二個第一組硬核之間的一網路電路或智能接口，用於控制二者之間的耦接。例如，FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場開關單元379中的一個(或多個)可用作為CS IC晶片411之二個CPU核之間的一網路電路或智能接口，用於控制二者之間的耦接，其中為CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，CS IC晶片411的第二組硬核可以是鎖相環(phase locked loop (PLL))電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號以傳輸至：(1)依序經由第一組小型I/O電路、中介載板551之一個(或多個)交互連接線金屬層67及第二組小型I/O電路傳輸至標準大宗化FPGA IC晶片200，或(2) 依序經由第一組小型I/O電路、中介載板551之一個(或多個)交互連接線金屬層67及第三組小型I/O電路傳輸至第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b，及傳輸至(2) 依序經由第一組大型I/O電路、中介載板551之一個(或多個)交互連接線金屬層67及第二組大型I/O電路傳輸至NVM IC晶片250。
依據COIS封裝方式形成的第十八型封裝結構
第24圖揭露本發明之實施例的第十八型晶片封裝結構之剖面示意圖。在第24圖中的第十八型晶片封裝結構303類似於第22A圖中的第十六型晶片封裝結構301。在第22A圖中與第24圖中相同的元件符號，其揭露內容可參考第22A圖中的揭露說明，二者之間的差異為第22A圖中第十六型晶片封裝結構301之FISD 101可被第24圖中交互連接線基板684所取代，如第24圖所示，第十八型晶片封裝結構303之交互連接線基板684包括：(1)多個交互連接線金屬層668(由銅製成)，(2)多個聚合物層676位在每二相鄰的交互連接線金屬層668之間，及(3)一(或多個) FIBs 690(圖中僅繪示1個)嵌合在交互連接線基板684中且經由一黏著層678黏合在一交互連接線金屬層668上，一(或多個)交互連接線金屬層668可環繞FIBs 690的四個側壁。
如第24圖所示，第十八型晶片封裝結構303之交互連接線基板684的每一FIBs 690可包括：(1)一矽基板2，及(2) 交互連接線結構694位在該矽基板2上方，此交互連接線結構694具有與第3A圖中FISC 20及SISC 29相同的揭露內容，其中交互連接線結構694可包括多個交互連接線金屬層(其具有與第3A圖中FISC及SISC 29相同的揭露內容)位在矽基板2上方及多個絕緣介電層(其具有與第3A圖中FISC 20之絕緣介電層12或SISC 29之聚合物層42相同的揭露內容)位在交互連接線結構694之二相鄰交互連接線金屬層之間、位在交互連接線結構694之最底部交互連接線金屬層下方或位在交互連接線結構694之最頂部交互連接線金屬層上方，第十八型晶片封裝結構303之交互連接線基板684的每一FIBs 690可包括：(1) 由位在交互連接線結構694之最頂部交互連接線金屬層所提供之多個金屬接墊，及(2) 由位在交互連接線結構694之交互連接線金屬層所提供之金屬線或連接線693，每一個金屬線或連接線693分別耦接位在相對二側的金屬接墊。
如第24圖所示，在第十八型晶片封裝結構303之交互連接線基板684中，最頂部聚合物層676可提供在FIBs 690上方，在最頂部聚合物層676中的一第一組開口676a可垂直地位在FIBs 690之該些金屬接墊上方，在最頂部聚合物層676中的一第二開口676b可垂直地位在交互連接線金屬層668之多個金屬接墊上方，及在最頂部聚合物層676中的一第三開口676c可垂直地分別位在最底部交互連接線金屬層668之多個金屬接墊(其係位在一聚合物層676中且位在最底部聚合物層676上(或上方))下方，由銅金屬形成的每一交互連接線金屬層668的厚度介於5µm至100µm之間、介於5µm至50µm之間或介於10µm至50µm之間，且其厚度厚於每一FIBs 690之交互連接線結構694之每一交互連接線金屬層的厚度。
如第24圖所示，在第十八型晶片封裝結構303中，每一半導體IC晶片100具有與第3A圖中第一型半導體IC晶片100相同的揭露內容(將其翻轉朝下)，或者每一FPGA IC晶片200可被第5A圖中第一型現場可編程COC400所取代(將其翻轉朝下)，每一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)可具有金屬接墊、金屬凸塊或金屬柱34分別接合交互連接線基板684的金屬接墊、金屬凸塊或金屬柱(其可以是第3A圖中第一至第四型金屬接墊、金屬凸塊或金屬柱34中的任一種且具有相同的揭露內容)，以形成：(1)多個高密度金屬接點563a位於每一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)與交互連接線基板684的一FIBs 690之間，每一個金屬接點563a耦接每一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)至交互連接線基板684的一FIBs 690之金屬接墊，及(2)多個低密度金屬接點563b位於每一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)與交互連接線基板684之間且水平地從交互連接線基板684的每一FIBs 690徧移，每一個低密度金屬接點563b耦接每一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)至交互連接線基板684的最頂部交互連接線金屬層668之一金屬接墊，其中每一高密度金屬接點563a及低密度金屬接點563b可包括厚度介於2µm至20µm之間的銅層位在每一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)與交互連接線基板684之間，及一銲料層(由錫-銀合金、錫金合金、錫銅合金、錫-銦合金、銦或錫所構成，且其厚度係介於1微米至15微米之間)介於每一高密度金屬接點563a及低密度金屬接點563b之銅層與交互連接線基板684之間。因此二相鄰半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)可依序經由下列元件相互耦接：(1)位在一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)下方的一高密度金屬接點563a，(2)交互連接線基板684之一FIBs 690的一金屬線或連接線693(橫跨每一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)的一邊界)，及(3) 位在另一半導體IC晶片100(或可以被第一型現場可編程COC400之第二FPGA IC晶片200b所取代)下方的高密度金屬接點563a。
如第24圖所示，在第十八型晶片封裝結構303中，每一高密度金屬接點563a在水平方向剖面的最大橫向尺寸(例如圓形的直徑或正方形或長方形的對角線長度)介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm。二相鄰高密度金屬接點563a之間最小空間例如可介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm。每一低密度金屬接點563b在水平方向剖面的最大橫向尺寸(例如圓形的直徑或正方形或長方形的對角線長度)介於20µm至200µm之間、介於20µm至150µm之間、介於20µm至100µm之間、介於20µm至75µm之間或介於20µm至50µm之間，或大於或等於20 µm, 30 µm, 40 µm或50 µm，二相鄰低密度金屬接點563b之間最小空間例如可介於20µm至200µm之間、介於20µm至150µm之間、介於20µm至100µm之間、介於20µm至75µm之間或介於20µm至50µm之間，或大於或等於20 µm, 30 µm, 40 µm或50 µm，低密度金屬接點563b之在水平方向剖面的最大橫向尺寸與高密度金屬接點563a在水平方向剖面的最大橫向尺寸的比值可例如介於1.1至5之間或大於1.2, 1.5或2，二相鄰低密度金屬接點563b之間最小空間與二相鄰高密度金屬接點563a之間最小空間的比值例如介於1.1至5之間或大於1.2, 1.5或2。
如第24圖所示，第十八型晶片封裝結構303更可包括一底部填充材料564(即聚合物層)位在每一半導體IC晶片100(或在某些案例中可被第一型現場COC模組400之第二型FPGA IC晶片200b取代)與交互連接線基板684之間，並覆蓋每一高密度金屬接點563a及低密度金屬接點563b側壁，每一TPVs 158在交互連接線基板684的最頂部交互連接線金屬層67上形成，耦接交互連接線基板684的一個(或多個) 交互連接線金屬層67至BISD 79的一個(或多個) 交互連接線金屬層27，每一TPVs 158可耦接電源供應電壓(Vcc)或接地參考電壓(Vss)，或是可傳輸訊號或時脈訊號。而聚合物層92可形成在交互連接線基板684及底部填充材料564上且環繞每一半導體IC晶片100(或在某些案例中可被第一型現場COC模組400之第二型FPGA IC晶片200b取代)及TPVs 158。每一金屬接墊、金屬凸塊或金屬柱570可作為第十八型晶片封裝結構303之外部接點，此金屬接墊、金屬凸塊或金屬柱570可具有各種型式(即第一、第二及第三型)，其具有與第22A圖第一、第二及第三型金屬接墊、金屬凸塊或金屬柱570相同的揭露內容，其中每一金屬接墊、金屬凸塊或金屬柱570具有黏著層26a在交互連接線基板684之最底層交互連接線金屬層668上。
或者，在第十八型晶片封裝結構303中，在第24圖中的TPVs可被替換成一個(或多個)VTV連接器467(其具有第4A圖中第一型VTV連接器467相同的揭露內容)，位在其聚合物層92中，每一VTV連接器467可具有第一、第二、第三或第四型金屬接墊、金屬凸塊或金屬柱34接合至交互連接線基板684上，以形成(1)多個高密度金屬接點(其具有與介於每一半導體IC晶片100與交互連接線基板684之間高密度金屬接點563a相同揭露內容)位在每一VTV連接器467與交互連接線基板684的一FIBs 690之間，且耦接每一VTV連接器467至交互連接線基板684的一FIBs 690的一金屬接墊，及(2)多個低密度金屬接點(其具有與介於每一半導體IC晶片100與交互連接線基板684之間低密度金屬接點563b相同揭露內容)位於每一VTV連接器467與交互連接線基板684的最頂部交互連接線金屬層668之一金屬接墊之間，且耦接每一VTV連接器467至交互連接線基板684的最頂部交互連接線金屬層668之一金屬接墊，第十八型晶片封裝結構303的底部填充材料564(即聚合物層)可形成介於每一VTV連接器467與交互連接線基板684之間並且覆蓋每一高密度金屬接點及低密度金屬接點的側壁。BISD 79之最底層聚合物層42中的每一開口可垂直地位在VTV連接器467之一TSVs 157的電鍍銅層156之背面上方，且BISD 79之最底部交互連接線金屬層27可延伸穿過每一開口耦接至一TSVs 157的電鍍銅層156之背面，如第22B圖所示。因此，每一VTV連接器467的每一TSVs 157可耦接一個(或多個)BISD 79的一個(或多個)交互連接線金屬層至交互連接線基板684的FIBs 690之一金屬線或連接線693(位在每一VTV連接器467的下方)或是耦接至交互連接線基板684的最頂部交互連接線金屬層668之一金屬接墊。
在第24圖中的第十八型晶片封裝結構303之詳細案例中，標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。其CS IC晶片411包括：(1)多個緩衝記憶體單元(例如SRAM單元)以鎖存資料(與加密的CPM資料(即結果值及/或編程碼)相關聯，此CPM資料經由交互連接線基板684之一個(或多個)交互連接線金屬層668從NVM IC晶片250中的多個非揮發性記憶體單元下載而來，(2)多個驅動器以放大加密的CPM資料，經由橫跨在每一CS IC晶片411的一邊界及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693通過一具有增加資料位元頻寬的CPM資料，通過至：(1) 標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)之第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)之第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。例如，該資料經由交互連接線基板684之一個(或多個)交互連接線金屬層668從NVM IC晶片250通過至CS IC晶片411，此資料具有SATA的標準且具有1位元寬度，且CS IC晶片411之緩衝器可鎖存在多個記憶體單元(即SRAM單元)中的資料於其中。接著每一CS IC晶片411的緩衝器可以同時輸出和放大該資料，經由位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693平行傳輸例如具有位元寬度等於或大於4, 8, 16, 32或64的一增加資料至：(1) 標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。另一例子，該資料經由交互連接線基板684之一個(或多個)交互連接線金屬層668從NVM IC晶片250通過至CS IC晶片411中，此資料具有peripheral component interconnect express (PCIe)的標準且具有32位元寬度，且CS IC晶片411的緩衝器可鎖存多個記憶體單元(例如SRAM單元)中的資料於其中。接著CS IC晶片411的緩衝器可以同時輸出和放大該資料，經由位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693平行傳輸例如具有位元寬度等於或大於64, 128或256的一增加資料至：(1) 標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。另一例子，該資料經由交互連接線基板684之一個(或多個)交互連接線金屬層668從NVM IC晶片250通過至CS IC晶片411中，此資料具有peripheral component interconnect express (PCIe)的標準且具有32位元寬度，且CS IC晶片411的緩衝器可鎖存多個記憶體單元(例如SRAM單元)中的資料於其中。
在第24圖的第十八型晶片封裝結構303之詳細的例子中，CS IC晶片411可包括一第一組小型I/O電路(每一個)經由位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693耦接至FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)中的第二組小型I/O電路。CS IC晶片411可包括一第一組大型I/O電路(每一個)經由交互連接線基板684的一(或多個)交互連接線金屬層668耦接至NVM IC晶片250的第二組大型I/O電路。用於每一第一組及第二組大型I/O電路之電源供應電壓(Vcc)可大於供應於第一、第二及第三組小型I/O電路的電壓，其中每一第一組小型I/O電路的電源供應電壓(Vcc)可與第二組及第三組小型I/O電路之電壓相同。另外，每一第一及第二組大型I/O電路中的閘極氧化物之厚度大於第一、第二及第三組小型I/O電路中閘極氧化物之厚度。需注意的事，每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一、第二及第三組小型I/O電路具有I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有I/O能源效率介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且具有輸出電容或驅動能力或加載介於0.05 pF至2 pF之間、介於0.1 pF至2 pF之間、介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。
在第24圖的第十八型晶片封裝結構303之詳細的例子中，CS IC晶片411可包括多個硬核(hard macros)，其分成二個群組：CS IC晶片411之第一組硬核可以是用於DSP片段，用於邏輯運算的乘法或除法塊之SRAM單元、CPU核、IP核、浮點運算核、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，且第一組硬核具有輸出資料被傳輸作為(1) 標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的一種的輸入資料組之一資料輸入，或(2) 標準大宗化FPGA IC晶片200的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693及第二組小型I/O電路傳輸，或作為(1) 第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個的輸入資料組之一資料輸入，或(2) 第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693及第三組小型I/O電路傳輸。另外，每一第一組硬核可具有輸入資料從以下位置傳輸而來，(1) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的一種的資料輸出，或(2) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸出，依序經由第二組小型I/O電路、位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693及第一組小型I/O電路傳輸。另外，FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型或第二型現場可編程開關單元379中的一個(或多個)可被用作為介於CS IC晶片411之二個第一組硬核之間的一網路電路或智能接口，用於控制二者之間的耦接。例如，FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場開關單元379中的一個(或多個)可用作為CS IC晶片411之二個CPU核之間的一網路電路或智能接口，用於控制二者之間的耦接，其中為CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，CS IC晶片411的第二組硬核可以是鎖相環(phase locked loop (PLL))電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號以傳輸至：(1)依序經由第一組小型I/O電路、位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693及第二組小型I/O電路傳輸至標準大宗化FPGA IC晶片200，或(2) 依序經由第一組小型I/O電路、位在CS IC晶片411及標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的一個(或多個)一邊界下方之交互連接線基板684之一FIBs 690的一個(或多個)金屬線或連接線693及第三組小型I/O電路傳輸至第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b，及傳輸至(2) 依序經由第一組大型I/O電路、交互連接線基板684之一個(或多個)交互連接線金屬層668及第二組大型I/O電路傳輸至NVM IC晶片250。
第十九型晶片封裝結構
第25圖揭露本發明之實施例的第十九型晶片封裝結構之剖面示意圖。如第25圖所示，另一個晶片封裝結構311可堆疊在第22A圖、第22B圖、第23圖及第24圖中的第十六型至第十八型晶片封裝結構301, 302及303中的任一種型式晶片封裝結構的上方，以形成第十九型晶片封裝結構304(即POP封裝結構)，但在圖中僅繪示另一個晶片封裝結構311堆疊在第22A圖中的第一型晶片封裝結構301的上方，在第25圖中與第22A圖中相同的元件符號，其揭露內容可參考第22A圖中的揭露說明，晶片封裝結構311可包括：(1)BGA基板321，(2)半導體IC晶片100(其具有與第3A圖中第一型半導體IC晶片100相同的揭露內容)位在BGA基板321的上方，其中半導體IC晶片100可以是記憶體IC晶片251，例如是HBM IC晶片、SRAM IC晶片或DRAM IC晶片，及(3)多個銲料球322位在BGA基板321的底部表面下方，每一個銲料球322接合BGA基板321至第十六型晶片封裝結構301之一金屬接墊583。在晶片封裝結構311中，其記憶體IC晶片251可具有多個金屬接墊、金屬凸塊或金屬柱34，每一個金屬接墊、金屬凸塊或金屬柱34(其可以是第3A圖中之第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的任一型且具有相同的揭露內容，將其翻轉朝下)接合至BGA基板321，以形成多個金屬接點563位於記憶體IC晶片251與BGA基板321之間，其中每一金屬接點563可包括厚度介於2µm至20µm之間的一銅層且最大橫向尺寸介於1µm至15µm之間，由錫銀合金、錫金合金、錫銅合金、錫銦合金、銦或錫等材質所形成一銲料層(厚度介於1µm至15µm之間)位在金屬接點563之銅層與BGA基板321之間。晶片封裝結構311更可包括一底部填充材料564(即聚合物層)位在記憶體IC晶片251與BGA基板321之間，第十九型晶片封裝結構304更可包括一底部填充材料564(即聚合物層)位在晶片封裝結構311與第十六型晶片封裝結構301之間，覆蓋晶片封裝結構311之每一銲料球32的側壁。或者，晶片封裝結構311可經由TSOP技術黏著在一導線架(Lead frame)上、經由打線方式或覆晶接合方式在BGA基板上的BGA封裝結構或如第22A圖及第22B圖中FOIT封裝結構。
如第25圖所示，在第十九型晶片封裝結構304中，在第22A圖中係以第十六型晶片封裝結構301為例子，晶片封裝結構311之記憶體IC晶片251具有第四組小型I/O電路分別耦接至第二組小型I/O電路或第三組小型I/O電路，用於資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K平行資料傳輸，晶片封裝結構311之記憶體IC晶片251可耦接FPGA IC晶片200(或可由第三型現場COC模組400之第一及第二FPGA IC晶片200a及200b所取代)，用於封裝結構內部的訊號傳輸或電源電壓或接地參考電壓的傳輸，此傳輸係依序晶片封裝結構311之一金屬接點563、晶片封裝結構311之BGA基板321、晶片封裝結構311之銲料球322、第十六型晶片封裝結構301之金屬接墊583、第十六型晶片封裝結構301之BISD 79的交互連接線金屬層27、第十六型晶片封裝結構301之TPV 158、第十六型晶片封裝結構301之FISD 101的一交互連接線金屬層27，如圖示中的金屬交互連接線312。晶片封裝結構311之記憶體IC晶片251及第十六型晶片封裝結構301之CS IC晶片411可耦接第十六型晶片封裝結構301之一個(或多個)金屬接墊、金屬凸塊或金屬柱 570，作為第十九型晶片封裝結構304對外的接點，用於訊號傳輸或電源電壓或接地參考電壓的傳輸，如圖示中的金屬交互連接線313。晶片封裝結構311之記憶體IC晶片251可耦接第十六型晶片封裝結構301之一個(或多個)金屬接墊、金屬凸塊或金屬柱 570，用於訊號傳輸或電源電壓或接地參考電壓的傳輸，如圖示中的金屬交互連接線314，但沒有耦接至第十六型晶片封裝結構301之任一個半導體IC晶片100(或可由第十六型晶片封裝結構301之第三型現場COC模組400之第一及第二FPGA IC晶片200a及200b所取代)。
第二十型晶片封裝結構
第26圖揭露本發明之實施例的第二十型晶片封裝結構之剖面示意圖。如第26圖所示，第二十型晶片封裝結構305可包括二個第十六型晶片封裝結構301相互堆疊(頂部及底部各一個)，每一個第十六型晶片封裝結構301具有與第22A圖中相似的結構。在第26圖中與第22A圖中相同的元件符號，其揭露內容可參考第22A圖中的揭露說明。
如第26圖所示，在第二十型晶片封裝結構305之底部的第十六型晶片封裝結構301中，在第22A圖中的BISD 79可以被保留，因此第二十型晶片封裝結構305之頂部的第十六型晶片封裝結構301可包括金屬接墊、金屬凸塊或金屬柱570接合至第二十型晶片封裝結構305之底部的第十六型晶片封裝結構301的TPVs 158之上表面上。在第二十型晶片封裝結構305之頂部的第十六型晶片封裝結構301中，在第22A圖中的BISD 79及TPVs 158可被保留。在第二十型晶片封裝結構305中，第二十型晶片封裝結構305之底部的第十六型晶片封裝結構301之每一半導體IC晶片100可以是ASIC晶片、一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片，第二十型晶片封裝結構305之頂部的第十六型晶片封裝結構301之每一個半導體IC晶片100可以是NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片。或者，第二十型晶片封裝結構305之底部的第十六型晶片封裝結構301之每一半導體IC晶片100可被第5C圖中第三型現場COC模組400所取代(將其翻轉朝下)，第二十型晶片封裝結構305更可包括：(1)一BGA基板537具有多個金屬接墊529位在上表面及多個金屬接墊528位在底部表面上，其中BGA基板537可包括多個金屬連接線於其中，每一個金屬連接線耦接一金屬接墊529至一金屬接墊528，其中底部的第十六型晶片封裝結構301可具有金屬接墊、金屬凸塊或金屬柱570分別接合至BGA基板537之金屬接墊529，(2)多個銲料球538(由錫鉛合金或錫銅合金所形成)，每一個銲料球538位在BGA基板537的金屬接墊528上，其中銲料球538可作為第二十型晶片封裝結構305之外部接點耦接至外部電路板，(3)底部填充材料564可位在底部的第十六型晶片封裝結構301與頂部的第十六型晶片封裝結構301之間，且覆蓋頂部的第十六型晶片封裝結構301的每一金屬接墊、金屬凸塊或金屬柱570之側壁。
或者，如第26圖所示，在第二十型晶片封裝結構305中，頂部的第十六型晶片封裝結構301之每一半導體IC晶片100可以是ASIC晶片、一邏輯晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片，而底部的第十六型晶片封裝結構301之每一半導體IC晶片100可以是NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片。或者，頂部的第十六型晶片封裝結構301之每一半導體IC晶片100可被第5C圖中第三型現場COC模組400所取代(將其翻轉朝下)。
如第26圖所示，在第二十型晶片封裝結構305中，底部的第十六型晶片封裝結構301之每一TPVs 158可耦接電源供應電壓(Vcc)或接地參考電壓(Vss)或是通過訊號或時脈訊號傳輸。
如第26圖所示，在第二十型晶片封裝結構305中，在第二十型晶片封裝結構305之實際例子中，底部的第十六型晶片封裝結構301之半導體IC晶片100可以是FPGA IC晶片200，頂部的第十六型晶片封裝結構301之半導體IC晶片100可以是NVM IC晶片250。或者，底部的第十六型晶片封裝結構301之FPGA IC晶片200可被第5C圖中第三型現場COC模組400所取代(將其翻轉朝下)，底部的第十六型晶片封裝結構301之FPGA IC晶片200(或是可被底部的第十六型晶片封裝結構301之第三型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。頂部的第十六型晶片封裝結構301之NVM IC晶片250可包括一第一組大型I/O電路341經由頂部的第十六型晶片封裝結構301之FISD 101的交互連接線金屬層27、頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、底部的第十六型晶片封裝結構301之每一TPVs 158及底部的第十六型晶片封裝結構301之FISD 101的一個(或多個) 交互連接線金屬層27耦接底部的第十六型晶片封裝結構301之FPGA IC晶片200之第二組大型I/O電路(或是可被底部的第十六型晶片封裝結構301之第三型現場COC模組400的第一及第二FPGA IC晶片200a及200b的第三組大型I/O電路所取代)，用於傳輸通過從第一組大型I/O電路第一解密CPM資料至第一組大型I/O電路或第三組大型I/O電路。接著，底部的第十六型晶片封裝結構301之FPGA IC晶片200(或是被第十六型晶片封裝結構301之第三型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)可包括一解密區塊用以解密第一加密CPM資料以作為第一加密CPM資料，該第一解密CPM資料可通過至：(1) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200(或在可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200(或可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。
另外，如第26圖所示，在第二十型晶片封裝結構305之實際例子中，底部的第十六型晶片封裝結構301之FPGA IC晶片200(或可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)可加密第二CPM資料作為第二加密CPM資料，其中第二CPM資料係儲存在：(1)底部的第十六型晶片封裝結構310之標準大宗化FPGA IC晶片200(或是可被第三型COC400之第一及第二FPGA IC晶片200a及200b所取代)之第一至第三型現場LCE 2014中的任一型的記憶體單元490中，及(2) 底部的第十六型晶片封裝結構310之標準大宗化FPGA IC晶片200(或是可被第三型COC400之第一及第二FPGA IC晶片200a及200b所取代)之第一及第二型現場可編程開關單元379中的任一型之記憶體單元362中。接著，第二加密CPM資料可從第二組大型I/O電路之傳輸至第一組大型I/O電路，以儲存在頂部的第十六型晶片封裝結構310之NVM IC晶片250中。
第二十一型晶片封裝結構
第27A圖揭露本發明之實施例的第二十一型晶片封裝結構之剖面示意圖。如第27A圖所示，第二十一型晶片封裝結構306第一方案可包括二個第十六型晶片封裝結構301相互堆疊(即頂部與底部的晶片封裝結構301)，每一個晶片封裝結構301具有與第22A圖中相似的晶片封裝結構，以及一NVM IC晶片封裝結構336堆疊在底部的晶片封裝結構301上。在第27A圖中與第22A圖中相同的元件符號，其揭露內容可參考第22A圖中的揭露說明，
如第27A圖所示，第二十一型晶片封裝結構306第一方案之NVM IC晶片封裝結構336可包括：(1)二個NVM IC晶片250相互堆疊且經由黏著層339(例如銀膠或導熱膠)相互接合，每一NVM IC晶片250可以是NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片，其中上面的NVM IC晶片250可橫跨超過下面的NVM IC晶片250之一邊界，其中二個NVM IC晶片250中的每一個的每一FRAM單元可包括二個電極及一由鋯鈦酸鉛 (PZT)製成的鐵電薄膜位於二個電極之間，(2)一電路板335位在NVM IC晶片250的下方，下面的NVM IC晶片250經由黏著層(例如是銀膠或導熱層)黏貼在上表面，(3)多個打線導線333，每一個打線導線333耦接NVM IC晶片250至電路板335，(4)一灌模聚合物層332位在電路板335的上方，封裝住NVM IC晶片250及打線導線333，及(5)多個銲料球337位在封裝結構336的底部，每一個黏著在第二十一型晶片封裝結構306第一方案之底部的晶片封裝結構301之金屬接墊583。
如第27A圖所示，在第二十一型晶片封裝結構306第一方案之頂部的晶片封裝結構301中，在第27A圖中的BISD 79及TPVs 158可被保留，且每一金屬接墊、金屬凸塊或金屬柱570可接合第二十一型晶片封裝結構306第一方案之底部的晶片封裝結構301的金屬接墊583。在第二十一型晶片封裝結構306第一方案中，底部的晶片封裝結構301的一個(或多個)半導體IC晶片100可以是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片，頂部的晶片封裝結構301的一個(或多個)半導體IC晶片100可以是CS IC晶片，第二十一型晶片封裝結構306第一方案更可包括：(1)一BGA基板537具有多個金屬接墊529位在上表面及多個金屬接墊528位在底部表面上，其中底部的第十六型晶片封裝結構301可具有金屬接墊、金屬凸塊或金屬柱570分別接合至BGA基板537之金屬接墊529，(2)多個銲料球538(由錫鉛合金或錫銅合金所形成)，每一個銲料球538位在BGA基板537的金屬接墊528上，其中銲料球538可作為第二十一型晶片封裝結構306第一方案之外部接點耦接至外部電路板，(3)底部填充材料564可位在底部的第十六型晶片封裝結構301與頂部的第十六型晶片封裝結構301之間，(4)一底部填充材料564位在NVM IC晶片封裝結構336與第十六型晶片封裝結構306之間，覆蓋NVM IC晶片封裝結構336的每一銲料球336之每一側壁，及且覆蓋頂部的第十六型晶片封裝結構301的每一金屬接墊、金屬凸塊或金屬柱570之側壁，(5) 一底部填充材料564位在底部的第十六型晶片封裝結構301與BGA基板537之間，且覆蓋底部第十六型晶片封裝結構301的每一金屬凸塊、金屬柱及接墊570之側壁。
或者，第27B圖揭露本發明之另一實施例的第二十一型晶片封裝結構之剖面示意圖。在第27B圖中的第二十一型晶片封裝結構306第二方案具有與第27A圖中第二十一型晶片封裝結構306第一方案相似的結構，在第27B圖中與第27A圖中相同的元件符號，其揭露內容可參考第27A圖中的揭露說明，其二者之間的差異為第二十一型晶片封裝結構306第二方案之具有多個如第22A圖中第十六型晶片封裝結構301(即頂部的那些)可被堆疊在底部的第十六型晶片封裝結構301上方，在第二十一型晶片封裝結構306第二方案之該些頂部的第十六型晶片封裝結構301中，如第22A圖中的BISD 79及TPVs 158可被保留，且每一個金屬接墊、金屬凸塊或金屬柱570可接合至第二十一型晶片封裝結構306第二方案之底部的第十六型晶片封裝結構301之金屬接墊583。在第二十一型晶片封裝結構306第二方案中，每一頂部的第十六型晶片封裝結構301之每一半導體IC晶片100可以是CS IC晶片，在第27B圖中第二十一型晶片封裝結構306第二方案之頂部的第十六型晶片封裝結構301之CS IC晶片411可結合起來，執行如第27A圖中第二十一型晶片封裝結構306第一方案之頂部的第十六型晶片封裝結構301之CS IC晶片411的CS IC晶片411的功能。
如第27A圖及第27B圖所示，第二十一型晶片封裝結構306第一方案及第二方案更可包括一底部填充材料564位在每一頂部的第十六型晶片封裝結構301與底部的第十六型晶片封裝結構301之間，且覆蓋每一頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570的側壁。
如第27A圖及第27B圖所示，在第二十一型晶片封裝結構306中，在第二十一型晶片封裝結構306之實際例子中，底部的第十六型晶片封裝結構301之半導體IC晶片100可以是FPGA IC晶片200，頂部的第十六型晶片封裝結構301之每一半導體IC晶片100可以是CS IC晶片411。或者，底部的第十六型晶片封裝結構301之FPGA IC晶片200可被第5C圖中第三型現場COC模組400所取代(將其翻轉朝下)，底部的第十六型晶片封裝結構301之FPGA IC晶片200(或是可被底部的第十六型晶片封裝結構301之第三型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。NVM IC晶片封裝結構336的每一NVM IC晶片250可包括一第一組大型I/O電路341依序經由NVM IC晶片封裝結構336的一打線導線333、NVM IC晶片之電路板335、NVM IC晶片封裝結構336的銲料球337、底部的第十六型晶片封裝結構301之BISD 79之一交互連接線金屬層27、任一頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570及任一頂部的第十六型晶片封裝結構301之FISD 101的一交互連接線金屬層27耦接任一頂部的第十六型晶片封裝結構301之任一CS IC晶片411的第二組大型I/O電路，用於從第一組大型I/O電路傳輸第一加密CPM資料至第二組大型I/O電路。接著，第一加密CPM資料可經由任一頂部的第十六型晶片封裝結構301之任一CS IC晶片411的一密碼區塊進行解密，以作為第一解密CPM資料，任一頂部的第十六型晶片封裝結構301之任一CS IC晶片411具有一第一組小型I/O電路依序經由任一頂部的第十六型晶片封裝結構301之FISD 101的交互連接線金屬層27、任一頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、底部的第十六型晶片封裝結構301之BISD 79的交互連接線金屬層27、底部的第十六型晶片封裝結構301之每一TPVs 158及底部的第十六型晶片封裝結構301之FISD 101的一個(或多個) 交互連接線金屬層27耦接底部的第十六型晶片封裝結構301之FPGA IC晶片200之第二組小型I/O電路(或是可被底部的第十六型晶片封裝結構301之第小型現場COC模組400的第一及第二FPGA IC晶片200a及200b的第三組小型I/O電路所取代)，用於平行傳輸第一解密CPM資料(增加資料位元頻寬大於或等於4, 8, 16, 32, 64, 128或256)通過從第一組小型I/O電路將第一解密CPM資料傳輸至第一組小型I/O電路或第三組小型I/O電路。接著，第一解密CPM資料可通過至：(1) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200(或在可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200(或可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。每一第一組及第二組大型I/O電路的電源供應電壓(Vcc)可高於第一、第二及第三組小型I/O電路的電源供應電壓(Vcc)，其中第一組小型I/O電路的電源供應電壓(Vcc)可等於第二及第三組小型I/O電路的電源供應電壓(Vcc)。另外，第一及第二組大型I/O電路的閘極氧化物之厚度大於每一第一、第二及第三組小型I/O電路的閘極氧化物之厚度。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一及第二組小型I/O電路具有一I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且其具有輸出電路或驅動能力、加載、輸出電容(能力)或電容可介於0.05pF至2pF間、介於0.1pF至2pF之間、介於0.05pF至1pF之間或介於0.1pF至1pF之間，或小於2pF或1pF，且具有輪入電容可介於0.05pF至2pF之間或介於0.05pF至1pF之間。
另外，如第27A圖及第27B圖示，在第二十一型晶片封裝結構306的實際例子中，第二CPM資料可從第二組小型I/O電路(或第三組小型I/O電路)依序經由底部的第十六型晶片封裝結構301之FISD 101的一(或多個)交互連接線金屬層27、底部的第十六型晶片封裝結構301之一TPVs 158、底部的第十六型晶片封裝結構301之BISD 79之交互連接線金屬層27、任一頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570及任一頂部的第十六型晶片封裝結構301之FISD 101的交互連接線金屬層27傳輸至第一組小型I/O電路，其中第二CPM資料與儲存在下列位置中的結果值或編程碼相關聯：(1) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200(或在可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490，及(2) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200(或可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362。接著，任一頂部的第十六型晶片封裝結構301之任一CS IC晶片411可加密第二CPM資料作為第二加密CPM資料，以從第二組大型I/O電路依序經由任一頂部的第十六型晶片封裝結構301之FISD 101之交互連接線金屬層27、任一頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、底部的第十六型晶片封裝結構301之BISD 79的交互連接線金屬層27、NVM晶片封裝結構336的銲料球337、NVM晶片封裝結構336的電路板335及NVM晶片封裝結構336的打線導線333傳輸至第一組大型I/O電路，以儲存在NVM晶片封裝結構336的一NVM IC晶片250中。
在第27A圖及第27B圖中的第二十一型晶片封裝結構306第一及第二方案的實際例子中，頂部的第十六型晶片封裝結構301之每一CS IC晶片411可包括多個硬核(其可分別具有二個群組)，CS IC晶片411之第一組硬核中的每一個可以是用於乘法或除法的DSP段、用於邏輯操作的SRAM塊、CPU核、IP核、浮點運算器、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，該第一組硬核具有輸出資料被傳輸作為：(1) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200(或在可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的一種之輸入資料組中的資料輸入，或(2) 底部的第十六型晶片封裝結構301之FPGA IC晶片200(或在可被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的多個CPU核(center-processing-unit cores (CPUC))中的一個之資料輸入，其中係依序經由第一組小型I/O電路、頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、底部的第十六型晶片封裝結構301之BISD 79的交互連接線金屬層27、底部的第十六型晶片封裝結構301之TPVs 158、底部的第十六型晶片封裝結構301之FISD 101的交互連接線金屬層27及第二組小型I/O電路(或是第三組小型I/O電路)傳輸。另外，每一第一組硬核可具有輸入資料可從下列位置中依序經由第二組小型I/O電路、底部的第十六型晶片封裝結構301之FISD 101之一個交互連接線金屬層27、底部的第十六型晶片封裝結構301之TPVs 158、底部的第十六型晶片封裝結構301之BISD 79之一個交互連接線金屬層27、頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、頂部的第十六型晶片封裝結構301之FISD 101的交互連接線金屬層27及第一組小型I/O電路傳輸通過：(1) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的任一型之資料輸出，或(2) 底部的第十六型晶片封裝結構301之FPGA IC晶片200的多個CPU核(center-processing-unit cores (CPUC))中的一個之資料輸出。或是，另外，每一第一組硬核可具有輸入資料可從下列位置中依序經由第三組小型I/O電路、底部的第十六型晶片封裝結構301之FISD 101之一個交互連接線金屬層27、底部的第十六型晶片封裝結構301之TPVs 158、底部的第十六型晶片封裝結構301之BISD 79之一個交互連接線金屬層27、頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、頂部的第十六型晶片封裝結構301之FISD 101的交互連接線金屬層27及第一組小型I/O電路傳輸通過：(1)底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b的第一型至第三型LCE 2014中的任一型之資料輸出，或(2)底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b的多個CPU核(center-processing-unit cores (CPUC))中的一個之資料輸出。另外，底部的第十六型晶片封裝結構301之FPGA IC晶片200(或可被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b所取代)的第一型及第二型現場可編程開關單元379中的一個可被使用為位於一個(或多個)CS IC晶片411中的二個第一組硬核之間的網路電路或智能接口，用於二者之間的耦接。例如，底部的第十六型晶片封裝結構301之FPGA IC晶片200(或可被第三型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b所取代)的第一型及第二型現場可編程開關單元379中的一個可被使用為位於一個(或多個)CS IC晶片411中的二個CPU核之間的網路電路或智能接口，用於二者之間的耦接，其中CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，CS IC晶片411中的第二組硬核中的每一個可以是鎖相環(phase locked loop , PLL)電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號，以依序經由第一組小型I/O電路、頂部的第十六型晶片封裝結構301之FISD 101的一個交互連接線金屬層27、頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、底部的第十六型晶片封裝結構301之BISD 79的一交互連接線金屬層27、底部的第十六型晶片封裝結構301之TPVs 158、底部的第十六型晶片封裝結構301之FISD 101的一交互連接線金屬層27及第二組小型I/O電路傳輸通過至：(1) 底部的第十六型晶片封裝結構301之標準大宗化FPGA IC晶片200，或是(2) 依序經由第一組小型I/O電路、頂部的第十六型晶片封裝結構301之FISD 101的一個交互連接線金屬層27、頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、底部的第十六型晶片封裝結構301之BISD 79的一交互連接線金屬層27、底部的第十六型晶片封裝結構301之TPVs 158、底部的第十六型晶片封裝結構301之FISD 101的一交互連接線金屬層27及第三組小型I/O電路傳輸通過至：底部的第十六型晶片封裝結構301之第三型現場COC模組400的第一FPGA IC晶片或第二FPGA IC晶片中的一個，以及(2)依序經由第二組大型I/O電路、頂部的第十六型晶片封裝結構301之FISD 101的一個交互連接線金屬層27、頂部的第十六型晶片封裝結構301之金屬接墊、金屬凸塊或金屬柱570、底部的第十六型晶片封裝結構301之BISD 79的一交互連接線金屬層27、NVM晶片封裝結構336的銲料金屬球337、NVM晶片封裝結構336的電路板335、NVM晶片封裝結構336的打線導線333及第一組大型I/O電路傳輸至NVM IC晶片250。
如第27A圖及第27B圖所示，在第二十一型晶片封裝結構306的第一及第二方案中，頂部的第十六型晶片封裝結構301之一個(或多個)CS IC晶片411中的任一個可包括一調節區塊(regulating block)，用以調節從輸入12, 5, 3.3或2.5的電源供應電壓，作為3.3, 2.5, 1.8, 1.5, 1.35, 1.2, 1.0, 0,75或0.5的一輸出電壓，以供應底部的第十六型晶片封裝結構301之半導體IC晶片100(或是可以被底部的第十六型晶片封裝結構301之第三型現場COC模組400之第一及第二FPGA IC晶片200a及200b所取代)電壓及/或NVM晶片封裝結構336的每一NVM IC晶片250電壓。底部的第十六型晶片封裝結構301之每一TPVs 158可耦接電源供應電壓或接地參考電壓，或是可用以訊號或時脈訊號傳輸。
第二十二型晶片封裝結構
第28圖揭露本發明之實施例的第二十二型晶片封裝結構的第一態樣及第二態樣封裝結構之剖面示意圖。
第二十二型晶片封裝結構的第一態樣
如第28圖所示，第二十二型晶片封裝結構307的第一態樣可具有晶片嵌合在基板177(晶片嵌合基板177)中(即晶片封裝結構，包括多個半導體IC晶片100(設置在一水平面上)，其具有如第3D圖中的第四型半導體IC晶片100之揭露內容)，其中每一半導體IC晶片100可以是NVM IC晶片250，例如是NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片，或是HBM IC晶片251，例如是SRAM IC晶片或DRAM IC晶片或是CS IC晶片411。第二十二型晶片封裝結構307的晶片嵌合基板177更可包括：(1)聚合物層92(即絕緣介電層)(例如灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成)位在位在二相鄰半導體IC晶片100之間的間隙中，其中聚合物層92 的上表面與半導體IC晶片100之聚合物層257之上表面及半導體IC晶片100之金屬接墊、金屬凸塊或金屬柱34的上表面呈共平面關係，(2)多個TPVs 158位在聚合物層92中，其中每一TPVs 158可由厚度介於20µm至300µm之間、介於30µm至200µm之間、介於50µm至150µm之間、介於50µm至120µm之間、介於20µm至100µm之間、介於10µm至100µm之間、介於20µm至60µm之間、介於20µm至40µm之間或介於20µm至30µm之間，或厚度大於或等於100 µm, 50 µm, 30 µm或20 µm的銅層形成，且TPVs 158 具有一上表面與聚合物層92的上表面呈共平面關係，(3)一BISD 79位在半導體IC晶片100、聚合物層92及TPVs 158的下方。
如第28圖所示，在第二十二型晶片封裝結構307第一方案的晶片嵌合基板177之半導體IC晶片100中，其半導體基板2位在背面具有一部分可經由CMP或機械研磨製程方式移除，使TSVs 157(即電鍍銅層156)的背面大致上與半導體基板2的背面及第二十二型晶片封裝結構307的晶片嵌合基板177之聚合物層92的底部表面呈共平面關係。
如第28圖所示，第二十二型晶片封裝結構307第一方案的晶片嵌合基板177之BISD 79可提供一個(或多個) 交互連接線金屬層27耦接第二十二型晶片封裝結構307第一方案的晶片嵌合基板177之每一半導體IC晶片100的TSVs 157，及一個(或多個)聚合物層42位在每二相鄰交互連接線金屬層27之間、位在最底部交互連接線金屬層27的下方或位在最頂部交互連接線金屬層27之上方，其中上面的交互連接線金屬層27可經由在聚合物層42中的開口耦接下面的交互連接線金屬層27，在第二十二型晶片封裝結構307之晶片嵌合基板177中，BISD 79之最頂部聚合物層42可具有一上表面與聚合物層92之底部表面接觸。BISD 79之最頂部聚合物層42可介於BISD 79之最頂部交互連接線金屬層27與聚合物層92之間，且位於BISD 79之最頂部交互連接線金屬層27與每一半導體IC晶片100背面之間，其中在BISD 79之最頂部聚合物層42中的每一開口可位在半導體IC晶片100之TSVs 157的下方或是位在TPVs 158的方面，因此BISD 79之最頂部交互連接線金屬層27可延伸穿過每一開口，以耦接TSVs 157或TPVs 158。每一TPVs 158可耦接至電源供應電壓、接地參考電壓、或是用於傳輸訊號或時脈訊號。BISD 79之每一交互連接線金屬層27可水平地延伸橫跨每一半導體IC晶片100之一邊界。BISD 79之最底部的交互連接線金屬層27可具有多個金屬接墊位在多個相對應開口42a(在BISD 79最底部聚合物層42中)的頂部處，BISD 79的交互連接線金屬層27及聚合物層42的揭露內容可參考第3A圖中的SISC 29之揭露內容。
如第28圖所示，第二十二型晶片封裝結構307第一方案更包括以矩陣方式設置的多個金屬接墊、金屬凸塊或金屬柱570位在底部處，每一個金屬接墊、金屬凸塊或金屬柱570可以是第34A圖中的第一至第四型金屬接墊、金屬凸塊或金屬柱34中的任一型金屬接墊、金屬凸塊或金屬柱且具有相同的揭露內容，每一個金屬接墊、金屬凸塊或金屬柱570具有黏著層26a位在晶片嵌合基板177之BISD 79的最底部交互連接線金屬層27之金屬接墊的底部表面上，在第二十二型晶片封裝結構307中，其第一型至第四型金屬接墊、金屬凸塊或金屬柱570中的任一型可作為第二十二型晶片封裝結構307對外的接點，以耦接至外部電路(即BGA基板537)。
如第28圖所示，第二十二型晶片封裝結構307第一方案更包括一半導體IC晶片326(其具有與第3A圖中第一型半導體IC晶片100的揭露內容(翻轉朝下))接合在晶片嵌合基板177上，其中半導體IC晶片326可以是ASIC晶片或邏輯IC晶片，例如是GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片。或者，半導體IC晶片326可以被第5A圖中第一型現場可編程COC模組400所取代(翻轉朝下)，在第二十二型晶片封裝結構307中，半導體IC晶片326(或可被第一型現場可編程COC模組400之第二FPGA IC晶片200b取代)可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種，接合至晶片嵌合基板177的一半導體IC晶片100之金屬接墊、金屬凸塊或金屬柱34上表面的一金屬接墊597(例如銅接墊)，或是接合在晶片嵌合基板177的TPVs 158之上表面上。
第二十二型晶片封裝結構307第一方案更可包括一底部填充材料564(即聚合物層)位在半導體IC晶片326(或可被第一型現場COC模組400之第二FPGA IC晶片200b所取代)與晶片嵌合基板177之間，覆蓋半導體IC晶片326(或可被第一型現場COC模組400之第二FPGA IC晶片200b所取代)的每一金屬接墊、金屬凸塊或金屬柱34(第一至第四型金屬接墊、金屬凸塊或金屬柱中的一種)之側壁，且一聚合物層192(即絕緣介電層)由灌模化合物(環氧樹脂基底的材質、聚酰亞胺或氧化矽所形成)在晶片嵌合基板177上及環繞半導體IC晶片326(或可被第一型現場COC模組400之第二FPGA IC晶片200b所取代)，其中聚合物層192的上表面與半導體IC晶片326(或可被第一型現場COC模組400之第二FPGA IC晶片200b所取代)之上表面呈共平面關係。在第二十二型晶片封裝結構307第一方案中，其金屬接墊、金屬凸塊或金屬柱570可分別接合位在BGA基板537頂部處的金屬接墊529，BGA基板537可包括多個銲料球538(錫鉛合金或錫銀合金等材質所形成)位在BGA基板537底部處的多個金屬接墊528上，一底部填充材料564可填入在晶片嵌合基板177與BGA基板537之間，且覆蓋每一金屬接墊、金屬凸塊或金屬柱570的側壁。
如第28圖所示，在第二十二型晶片封裝結構307第一方案之實際例子中，半導體IC晶片326可以是FPGA IC晶片200，晶片嵌合基板177左邊的半導體IC晶片100可以是NVM IC晶片250及晶片嵌合基板177中間的半導體IC晶片100可以是CS IC晶片411。或者，FPGA IC晶片200可被第5A圖中第一型現場COC模組400所取代(將其翻轉朝下)，FPGA IC晶片200(或是可被第一型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。晶片嵌合基板177的每一NVM IC晶片250可包括一第一組大型I/O電路依序經由晶片嵌合基板177的NVM IC晶片250之TSVs 157、晶片嵌合基板177的BISD 79之交互連接線金屬層27及晶片嵌合基板177的CS IC晶片411之一TSVs 157耦接晶片嵌合基板177的CS IC晶片411的第二組大型I/O電路，用於從第一組大型I/O電路傳輸第一加密CPM資料至第二組大型I/O電路。接著，第一加密CPM資料可經由晶片嵌合基板177的CS IC晶片411之一密碼區塊進行解密，以作為第一解密CPM資料，接著，晶片嵌合基板177的CS IC晶片411具有一第一組小型I/O電路依序經由(1) 晶片嵌合基板177的CS IC晶片411之一金屬接墊、金屬凸塊或金屬柱34，(2)一金屬接墊597，(3)標準大宗化FPGA IC晶片200(或是可被第一型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)之金屬接墊、金屬凸塊或金屬柱34耦接FPGA IC晶片200之第二組小型I/O電路(或是可被第一型現場COC模組400的第一及第二FPGA IC晶片200a及200b的第三組小型I/O電路所取代)，用於平行傳輸第一解密CPM資料(增加資料位元頻寬大於或等於4, 8, 16, 32, 64, 128或256)通過從第一組小型I/O電路將第一解密CPM資料傳輸至第一組小型I/O電路或第三組小型I/O電路。接著，第一解密CPM資料可通過至：(1) 標準大宗化FPGA IC晶片200(或在可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。每一第一組及第二組大型I/O電路的電源供應電壓(Vcc)可高於第一、第二及第三組小型I/O電路的電源供應電壓(Vcc)，其中第一組小型I/O電路的電源供應電壓(Vcc)可等於第二及第三組小型I/O電路的電源供應電壓(Vcc)。另外，第一及第二組大型I/O電路的閘極氧化物之厚度大於每一第一、第二及第三組小型I/O電路的閘極氧化物之厚度。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一及第二組小型I/O電路具有一I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且其具有輸出電路或驅動能力、加載、輸出電容(能力)或電容可介於0.05pF至2pF間、介於0.1pF至2pF之間、介於0.05pF至1pF之間或介於0.1pF至1pF之間，或小於2pF或1pF，且具有輪入電容可介於0.05pF至2pF之間或介於0.05pF至1pF之間。
另外，如第28圖所示，在第二十二型晶片封裝結構307第一方案的實際例子中，第二CPM資料可從第二組小型I/O電路(或第三組小型I/O電路)依序經由(1) 標準大宗化FPGA IC晶片200(或是可被第一型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)之金屬接墊、金屬凸塊或金屬柱34，(2)一金屬接墊597，(3)晶片嵌合基板177的CS IC晶片411之一金屬接墊、金屬凸塊或金屬柱34，其中第二CPM資料與儲存在下列位置中的結果值或編程碼相關聯：(1) 標準大宗化FPGA IC晶片200(或在可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490，及(2) 標準大宗化FPGA IC晶片200(或可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362。接著，晶片嵌合基板177的CS IC晶片411可加密第二CPM資料作為第二加密CPM資料，以從第二組大型I/O電路依序經由晶片嵌合基板177的CS IC晶片411之TSVs 157、晶片嵌合基板177的BISD 79之交互連接線金屬層27及晶片嵌合基板177的NVM IC晶片250之TSVs 157傳輸至第一組大型I/O電路，以儲存在晶片嵌合基板177的的一NVM IC晶片250中。
在第28圖中的第二十二型晶片封裝結構307第一方案的實際例子中，晶片嵌合基板177的CS IC晶片411可包括多個硬核(hard macros)，其分成二個群組：晶片嵌合基板177的CS IC晶片411之第一組硬核可以是用於DSP片段，用於邏輯運算的乘法或除法塊之SRAM單元、CPU核、IP核、浮點運算核、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，且第一組硬核具有輸出資料被傳輸作為(1) 標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的一種的輸入資料組之一資料輸入，或(2) 標準大宗化FPGA IC晶片200的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、位在晶片嵌合基板177的CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、一金屬接墊597、標準大宗化FPGA IC晶片200的一個(或多個) 金屬接墊、金屬凸塊或金屬柱34及第二組小型I/O電路，或作為(1) 第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個之第一至第三型現場邏輯單元(LCE) 2014中的一種之輸入資料組的一資料輸入，或(2) 第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、晶片嵌合基板177的CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、一金屬接墊597、第一型現埸COC模組400的第二FPGA IC晶片200b之金屬接墊、金屬凸塊或金屬柱34及第三組小型I/O電路傳輸。另外，每一第一組硬核可具有輸入資料從以下位置傳輸而來，(1) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的一種的資料輸出，或(2) 標準大宗化FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸出，依序經由第二組小型I/O電路、標準大宗化FPGA IC晶片200之金屬接墊、金屬凸塊或金屬柱34、晶片嵌合基板177的CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34及第一組小型I/O電路。另外，FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型或第二型現場可編程開關單元379中的一個(或多個)可被用作為介於晶片嵌合基板177的CS IC晶片411之二個第一組硬核之間的一網路電路或智能接口，用於控制二者之間的耦接。例如，FPGA IC晶片200(或是可以被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場開關單元379中的一個(或多個)可用作為晶片嵌合基板177的CS IC晶片411之二個CPU核之間的一網路電路或智能接口，用於控制二者之間的耦接，其中為晶片嵌合基板177的CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，晶片嵌合基板177的CS IC晶片411的第二組硬核可以是鎖相環(phase locked loop (PLL))電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號以傳輸至：(1)依序經由第一組小型I/O電路、晶片嵌合基板177的CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、金屬接墊597、標準大宗化FPGA IC晶片200(或在某些案例中可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的金屬接墊、金屬凸塊或金屬柱34及第二組小型I/O電路，傳輸至晶片嵌合基板177的標準大宗化FPGA IC晶片200，或(2) 依序經由第一組小型I/O電路、晶片嵌合基板177的CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、金屬接墊597、第一型現場COC模組400的第二FPGA IC晶片200b的金屬接墊、金屬凸塊或金屬柱34及第三組小型I/O電路，傳輸至當晶片嵌合基板177的標準大宗化FPGA IC晶片200被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代時的其中之一個，及傳輸至(2) 依序經由第二組大型I/O電路、晶片嵌合基板177的CS IC晶片411之TSVs 157、晶片嵌合基板177的CS IC晶片411之BISD 79之交互連接線金屬層27、晶片嵌合基板177的NVM IC晶片250之TSVs 157及第一組大型I/O電路傳輸至晶片嵌合基板177的NVM IC晶片250。
在第28圖中的第二十二型晶片封裝結構307第一方案的實際例子中，晶片嵌合基板177的右邊半導體IC晶片100可以是HBM IC晶片251，其半導體IC晶片326(或可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)可具有第四組小型I/O電路分別經由半導體IC晶片326之一組金屬接墊及金屬凸塊或金屬柱34、一組金屬接墊597及晶片嵌合基板177的HBM IC晶片251之一組金屬接墊、金屬凸塊或金屬柱34耦接至晶片嵌合基板177的HBM IC晶片251之第五組小型I/O電路。需注意的是第四型及第五組小型I/O電路具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間或介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。另外，第四組小型I/O電路耦接第五組小型I/O電路(介於HBM IC晶片251與半導體IC晶片326之間)，其用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸。
如第28圖所示，在第二十二型晶片封裝結構307第一方案中，晶片嵌合基板177之CS IC晶片411中的任一個可包括一調節區塊(regulating block)，用以調節從輸入12, 5, 3.3或2.5的電源供應電壓，作為3.3, 2.5, 1.8, 1.5, 1.35, 1.2, 1.0, 0,75或0.5的一輸出電壓，以供應半導體IC晶片326(或是可以被第一型現場COC模組400之第一及第二FPGA IC晶片200a及200b所取代)及晶片嵌合基板177的其它半導體IC晶片100電壓。晶片嵌合基板177之每一TPVs 158可耦接電源供應電壓或接地參考電壓，或是可用以訊號或時脈訊號傳輸。
或者，在第28圖中的第二十二型晶片封裝結構307第一方案的實際例子中，在第22A圖及第22B圖中的FISD 101(翻轉朝下)可被提供在晶片嵌合基板177上，FISD 101可包括：(1)一(或多個)交互連接線金屬層27位在晶片嵌合基板177上方且耦接晶片嵌合基板177之每一半導體IC晶片100的每一金屬接墊、金屬凸塊或金屬柱34及晶片嵌合基板177之每一TPVs 158，及(2)一(或多個)聚合物層42(即絕緣介電層)位於FISD 101之每二相鄰交互連接線金屬層27之間。半導體IC晶片326(或可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種(翻轉朝下)接合至金屬接墊(即銅接墊，其形成在FISD 101的最頂部交互連接線金屬層27的上表面上)，以耦接至：(1) 經由FISD 101的交互連接線金屬層27耦接晶片嵌合基板177之半導體IC晶片100的一金屬接墊、金屬凸塊或金屬柱34，或(2) 經由FISD 101的交互連接線金屬層27耦接晶片嵌合基板177之TPVs 158。底部填充材料564(即聚合物層)可形成在半導體IC晶片326(或可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)與FISD 101之間，聚合物層192可形成在FISD 101上且環繞半導體IC晶片326(或可被第一型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)，其中聚合物層192之上表面與半導體IC晶片326(或可被第一型現場COC模組400之第一型FPGA IC晶片200a取代)之上表面呈共平面關係。
第二十二型晶片封裝結構307第二方案
如第28圖所示，第二十二型晶片封裝結構307第二方案與第一方案之間的差異為，第二十二型晶片封裝結構307第一方案之半導體IC晶片326可提供作為CS IC晶片411在第二十二型晶片封裝結構307第二方案中，其執行相同功能在第二十二型晶片封裝結構307第二方案中，晶片嵌合基板177中間的半導體IC晶片100可提供作為一ASIC晶片或邏輯IC晶片，例如是標準大宗化FPGA IC晶片、GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片。或者，晶片嵌合基板177中間的半導體IC晶片100可被第5D圖中第四型現場可編程COC模組400所取代。
在第二十二型晶片封裝結構307第二方案中，晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a的半導體基板2在某些案例中取代晶片嵌合基板177中間的半導體IC晶片100，其位在背面處具有一部分可經由CMP或機械研磨方式移除，使晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a的每一TSVs 157(即電鍍銅層156)之背面大致上與晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a的半導體基板2之背面及晶片嵌合基板177之聚合物層92的底部表面呈共平面關係。
如第28圖所示，在第二十二型晶片封裝結構307第二方案的實際例子中，半導體IC晶片326可以是CS IC晶片411，晶片嵌合基板177的左邊的半導體IC晶100可以是NVM IC晶片，晶片嵌合基板177的中間的半導體IC晶100可以是FPGA IC晶片200。或是，FPGA IC晶片200可被5D圖中第四型現場可編程COC模組400所取代。晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a之半導體基板2可取代晶片嵌合基板177的中間的半導體IC晶100，且位在背面處可具有一部分經由CMP或機械研磨方式移除，使晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a之每一TSVs 157(即電鍍銅層156)之背面大致上與晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a的半導體基板2之背面及晶片嵌合基板177之聚合物層92的底部表面呈共平面關係。
如第28圖所示，在第二十二型晶片封裝結構307第二方案的實際例子中，晶片嵌合基板177的FPGA IC晶片200(或是可被晶片嵌合基板177的第四型現場可編程COC模組400的每一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。晶片嵌合基板177的每一NVM IC晶片250可包括一第一組大型I/O電路依序經由晶片嵌合基板177的NVM IC晶片250之金屬接墊、金屬凸塊或金屬柱34、一金屬接墊597及CS IC晶片411的金屬接墊、金屬凸塊或金屬柱34耦接CS IC晶片411的第二組大型I/O電路，用於從第一組大型I/O電路傳輸第一加密CPM資料至第二組大型I/O電路。接著，第一加密CPM資料可經由CS IC晶片411之一密碼區塊進行解密，以作為第一解密CPM資料，接著，CS IC晶片411具有一第一組小型I/O電路依序經由(1) CS IC晶片411之一金屬接墊、金屬凸塊或金屬柱34，(2)一金屬接墊597，(3)晶片嵌合基板177的標準大宗化FPGA IC晶片200(或是可被晶片嵌合基板177的第四型現場COC模組400的第二FPGA IC晶片200b所取代)之金屬接墊、金屬凸塊或金屬柱34耦接晶片嵌合基板177的標準大宗化FPGA IC晶片200之第二組小型I/O電路(或是可被第四型現場COC模組400的第一及第二FPGA IC晶片200a及200b的第三組小型I/O電路所取代)，用於平行傳輸第一解密CPM資料(增加資料位元頻寬大於或等於4, 8, 16, 32, 64, 128或256)通過從第一組小型I/O電路將第一解密CPM資料傳輸至第一組小型I/O電路或第三組小型I/O電路。接著，第一解密CPM資料可通過至：(1) 晶片嵌合基板177的標準大宗化FPGA IC晶片200(或在可被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 晶片嵌合基板177的標準大宗化FPGA IC晶片200(或可被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。每一第一組及第二組大型I/O電路的電源供應電壓(Vcc)可高於第一、第二及第三組小型I/O電路的電源供應電壓(Vcc)，其中第一組小型I/O電路的電源供應電壓(Vcc)可等於第二及第三組小型I/O電路的電源供應電壓(Vcc)。另外，第一及第二組大型I/O電路的閘極氧化物之厚度大於每一第一、第二及第三組小型I/O電路的閘極氧化物之厚度。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一及第二組小型I/O電路具有一I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且其具有輸出電路或驅動能力、加載、輸出電容(能力)或電容可介於0.05pF至2pF間、介於0.1pF至2pF之間、介於0.05pF至1pF之間或介於0.1pF至1pF之間，或小於2pF或1pF，且具有輪入電容可介於0.05pF至2pF之間或介於0.05pF至1pF之間。
另外，如第28圖所示，在第二十二型晶片封裝結構307第二方案的實際例子中，第二CPM資料可從第二組小型I/O電路(或第三組小型I/O電路)依序經由(1)晶片嵌合基板177的標準大宗化FPGA IC晶片200(或是可被晶片嵌合基板177的第四型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)之金屬接墊、金屬凸塊或金屬柱34，(2)一金屬接墊597，(3)CS IC晶片411之一金屬接墊、金屬凸塊或金屬柱34，其中第二CPM資料與儲存在下列位置中的結果值或編程碼相關聯：(1) 晶片嵌合基板177的標準大宗化FPGA IC晶片200(或在可被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490，及(2) 晶片嵌合基板177的標準大宗化FPGA IC晶片200(或可被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362。接著，CS IC晶片411可加密第二CPM資料作為第二加密CPM資料，以從第二組大型I/O電路依序經由CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、金屬接墊597及晶片嵌合基板177的NVM IC晶片250之金屬接墊、金屬凸塊或金屬柱34傳輸至第一組大型I/O電路，以儲存在晶片嵌合基板177的的一NVM IC晶片250中。
在第28圖中的第二十二型晶片封裝結構307第一方案的實際例子中，CS IC晶片411可包括多個硬核(hard macros)，其分成二個群組：CS IC晶片411之第一組硬核可以是用於DSP片段，用於邏輯運算的乘法或除法塊之SRAM單元、CPU核、IP核、浮點運算核、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，且第一組硬核具有輸出資料被傳輸作為(1) 晶片嵌合基板177的標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的一種的輸入資料組之一資料輸入，或(2) 晶片嵌合基板177的標準大宗化FPGA IC晶片200的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、位在CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、一金屬接墊597、晶片嵌合基板177的標準大宗化FPGA IC晶片200的一個(或多個) 金屬接墊、金屬凸塊或金屬柱34及第二組小型I/O電路，或作為(1) 晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個之第一至第三型現場邏輯單元(LCE) 2014中的一種之輸入資料組的一資料輸入，或(2) 晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、一金屬接墊597、晶片嵌合基板177的第四型現埸COC模組400的第二FPGA IC晶片200b之金屬接墊、金屬凸塊或金屬柱34及第三組小型I/O電路傳輸。另外，每一第一組硬核可具有輸入資料從以下位置傳輸而來，(1) 晶片嵌合基板177的標準大宗化FPGA IC晶片200(或是可以被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的一種的資料輸出，或(2) 晶片嵌合基板177的標準大宗化FPGA IC晶片200(或是可以被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸出，依序經由第二組小型I/O電路、晶片嵌合基板177的標準大宗化FPGA IC晶片200之金屬接墊、金屬凸塊或金屬柱34、CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34及第一組小型I/O電路。另外，FPGA IC晶片200(或是可以被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型或第二型現場可編程開關單元379中的一個(或多個)可被用作為介於CS IC晶片411之二個第一組硬核之間的一網路電路或智能接口，用於控制二者之間的耦接。例如，晶片嵌合基板177的FPGA IC晶片200(或是可以被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場開關單元379中的一個(或多個)可用作為CS IC晶片411之二個CPU核之間的一網路電路或智能接口，用於控制二者之間的耦接，其中為CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，CS IC晶片411的第二組硬核可以是鎖相環(phase locked loop (PLL))電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號以傳輸至：(1)依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、金屬接墊597、晶片嵌合基板177的標準大宗化FPGA IC晶片200(或在某些案例中可被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的金屬接墊、金屬凸塊或金屬柱34及第二組小型I/O電路，傳輸至晶片嵌合基板177的標準大宗化FPGA IC晶片200，或(2) 依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、金屬接墊597、晶片嵌合基板177的第四型現場COC模組400的第二FPGA IC晶片200b的金屬接墊、金屬凸塊或金屬柱34及第三組小型I/O電路，傳輸至當晶片嵌合基板177的標準大宗化FPGA IC晶片200被晶片嵌合基板177的第四型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代時的其中之一個，及傳輸至(2) 依序經由第二組大型I/O電路、CS IC晶片411之金屬接墊、金屬凸塊或金屬柱34、CS IC晶片411之BISD 79之交互連接線金屬層27及晶片嵌合基板177的NVM IC晶片250之金屬接墊、金屬凸塊或金屬柱34傳輸至晶片嵌合基板177的NVM IC晶片250。
如第28圖所示，在第二十二型晶片封裝結構307第一方案中，CS IC晶片411中的任一個可包括一調節區塊(regulating block)，用以調節從輸入12, 5, 3.3或2.5的電源供應電壓，作為3.3, 2.5, 1.8, 1.5, 1.35, 1.2, 1.0, 0,75或0.5的一輸出電壓，以供應晶片嵌合基板177的半導體IC晶片100(或是可以被晶片嵌合基板177的第四型現場COC模組400之第一及第二FPGA IC晶片200a及200b所取代)及晶片嵌合基板177的其它半導體IC晶片100電壓。晶片嵌合基板177之每一TPVs 158可耦接電源供應電壓或接地參考電壓，或是可用以訊號或時脈訊號傳輸。
第二十三型晶片封裝結構
第29圖揭露本發明之實施例的第二十三型晶片封裝結構的第一態樣及第二態樣封裝結構之剖面示意圖。
第二十三型晶片封裝結構的第一態樣
如第29圖所示，第二十三型晶片封裝結構308的第一態樣具有一次系統單元307(其類似於第28圖中的第二十二型晶片封裝結構307)，在第29圖中與第28圖中相同的元件符號，其揭露內容可參考第28圖中的揭露說明，第二十三型晶片封裝結構308更可包括NVM晶片封裝結構336(其具有與第27A圖及第27B圖中之揭露內容)。在第二十三型晶片封裝結構308中，其BGA基板537具有金屬接墊529位在BGA基板537的頂部處及具有金屬接墊528位在BGA基板537的底部，並使次系統單元307之第一方案及第二方案的金屬接墊、金屬凸塊或金屬柱570與NVM晶片封裝結構336的銲料球337被接合。第二十三型晶片封裝結構308更可包括多個銲料球538(由錫鉛合金或錫銀合金所形成)分別位在BGA基板537的金屬接墊528上，其中銲料球538可作為第二十三型晶片封裝結構308對外的接點，以耦接或接合外部電路，且底部填充材料564填入次系統單元307與BGA基板537之間的間隙中及填入NVM晶片封裝結構336與BGA基板537之間的間隙中，且覆蓋次系統單元307之每一金屬接墊、金屬凸塊或金屬柱570的側壁及NVM晶片封裝結構336之每一金屬接墊、金屬凸塊或金屬柱337的側壁。在第二十三型晶片封裝結構308中，NVM IC晶片250可從第28圖中之第二十二型晶片封裝結構307中移除，用於(作為)次系統單元307。
如第29圖所示，在第二十三型晶片封裝結構308第一方案之實際例子中，次系統單元307之半導體IC晶片326可以是FPGA IC晶片200，次系統單元307之晶片嵌合基板177左邊的半導體IC晶片100可以是NVM IC晶片250及次系統單元307之晶片嵌合基板177中間的半導體IC晶片100可以是CS IC晶片411。或者，次系統單元307之FPGA IC晶片200可被第5A圖中第一型現場COC模組400所取代(將其翻轉朝下)，水次系統單元307之FPGA IC晶片200(或是可被第一型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。在第二十三型晶片封裝結構308第一方案之次系統單元307中，第二十三型晶片封裝結構308第一方案的NVM晶片封裝結構336之NVM IC晶片可包括一第一組大型I/O電路依序經由第二十三型晶片封裝結構308第一方案之NVM晶片封裝結構336的打線導線333、第二十三型晶片封裝結構308第一方案之NVM晶片封裝結構336的電路板334、第二十三型晶片封裝結構308第一方案之NVM晶片封裝結構336的銲料球、337、第二十三型晶片封裝結構308第一方案之BGA基板537之金屬線或連接線549、一金屬接墊、金屬凸塊或金屬柱570、晶片嵌合基板177的BISD 79之交互連接線金屬層27及晶片嵌合基板177的CS IC晶片411之一TSVs 157耦接晶片嵌合基板177的CS IC晶片411的第二組大型I/O電路，用於從第一組大型I/O電路傳輸第一加密CPM資料至第二組大型I/O電路。接著，第一加密CPM資料可在次系統單元307中處理，如第28圖中第二十三型晶片封裝結構308第一方案所揭露之內容。每一第一組及第二組大型I/O電路的電源供應電壓(Vcc)可高於第一、第二及第三組小型I/O電路的電源供應電壓(Vcc)，其中第一組小型I/O電路的電源供應電壓(Vcc)可等於第二及第三組小型I/O電路的電源供應電壓(Vcc)。另外，第一及第二組大型I/O電路的閘極氧化物之厚度大於每一第一、第二及第三組小型I/O電路的閘極氧化物之厚度。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一及第二組小型I/O電路具有一I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且其具有輸出電路或驅動能力、加載、輸出電容(能力)或電容可介於0.05pF至2pF間、介於0.1pF至2pF之間、介於0.05pF至1pF之間或介於0.1pF至1pF之間，或小於2pF或1pF，且具有輪入電容可介於0.05pF至2pF之間或介於0.05pF至1pF之間。
另外，如第29圖所示，在第二十三型晶片封裝結構308第一方案之實際例子中，第二CPM資料(如上述第28圖中第二十二型晶片封裝結構307第一方案的揭露內容)從第二組小型I/O電路(或第三組小型I/O電路)傳輸至第一組小型I/O電路，且可被加密作為第二加密CPM資料。接著，第二加密CPM資料可被依序經由次系統單元307之晶片嵌合基板177的CS IC晶片411的TSVs 157、次系統單元307之晶片嵌合基板177的BISD 79的交互連接線金屬層27、次系統單元307之金屬接墊、金屬凸塊或金屬柱570、BGA基板537的金屬線或連接線549、NVM晶片封裝結構336的銲料球337、NVM晶片封裝結構336的線路板335及NVM晶片封裝結構336的打線導線333傳輸至NVM晶片封裝結構336的NVM IC晶片250之第一組大型I/O電路以儲存於其中。
第二十三型晶片封裝結構的第二態樣
如第29圖所示，第二十三型晶片封裝結構308之第一方案與第二方案二者之間的差異為在第二十三型晶片封裝結構308第二方案的次系統單元307之半導體IC晶片326可提供作為CS IC晶片411，而第二十三型晶片封裝結構308第二方案的次系統單元307之晶片嵌合基板177的右邊半導體IC晶片100可提供作為ASIC晶片或邏輯IC晶片，例如FPGA IC晶片、GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片。
如第29圖所示，在第二十三型晶片封裝結構308第二方案之實際例子中，次系統單元307之半導體IC晶片326可以是CS IC晶片411，次系統單元307之晶片嵌合基板177的左邊的半導體IC晶100可以是HBM晶片，次系統單元307之晶片嵌合基板177的右邊的半導體IC晶100可以是FPGA IC晶片200。或是，次系統單元307之晶片嵌合基板177的右邊的半導體IC晶100可被5D圖中第四型現場可編程COC模組400所取代。次系統單元307之晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a之半導體基板2可取代次系統單元307之晶片嵌合基板177的中間的半導體IC晶100，且位在背面處可具有一部分經由CMP或機械研磨方式移除，使次系統單元307之晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a之每一TSVs 157(即電鍍銅層156)之背面大致上與次系統單元307之晶片嵌合基板177的第四型現場可編程COC模組400之第一FPGA IC晶片200a的半導體基板2之背面及次系統單元307之晶片嵌合基板177之聚合物層92的底部表面呈共平面關係。
如第29圖所示，在第二十三型晶片封裝結構308第二方案之實際例子中，次系統單元307之晶片嵌合基板177的FPGA IC晶片200(或是可被次系統單元307之晶片嵌合基板177的第四型現場可編程COC模組400的每一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。在第二十三型晶片封裝結構308第二方案之次系統單元307中，第二十三型晶片封裝結構308第二方案之NVM晶片封裝結構336的NVM IC晶片250可包括一第一組大型I/O電路依序經由第二十三型晶片封裝結構308第一方案之NVM晶片封裝結構336的打線導線333、第二十三型晶片封裝結構308第一方案之NVM晶片封裝結構336的線路板335、第二十三型晶片封裝結構308第一方案之NVM晶片封裝結構336的銲料球337、第二十三型晶片封裝結構308第一方案之BGA基板537的金屬線或連接線549、金屬接墊、金屬凸塊或金屬柱570、晶片嵌合基板177的BISD 79的交互連接線金屬層27、晶片嵌合基板177的TPVs 158、一金屬接墊597及CS IC晶片411的金屬接墊、金屬凸塊或金屬柱34耦接CS IC晶片411的第二組大型I/O電路，用於從第一組大型I/O電路傳輸第一加密CPM資料至第二組大型I/O電路。接著，第一加密CPM資料可在次系統單元307(如第28圖中的第二十二三型晶片封裝結構307第二方案所示)中被處理。每一第一組及第二組大型I/O電路的電源供應電壓(Vcc)可高於第一、第二及第三組小型I/O電路的電源供應電壓(Vcc)，其中第一組小型I/O電路的電源供應電壓(Vcc)可等於第二及第三組小型I/O電路的電源供應電壓(Vcc)。另外，第一及第二組大型I/O電路的閘極氧化物之厚度大於每一第一、第二及第三組小型I/O電路的閘極氧化物之厚度。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一及第二組小型I/O電路具有一I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且其具有輸出電路或驅動能力、加載、輸出電容(能力)或電容可介於0.05pF至2pF間、介於0.1pF至2pF之間、介於0.05pF至1pF之間或介於0.1pF至1pF之間，或小於2pF或1pF，且具有輪入電容可介於0.05pF至2pF之間或介於0.05pF至1pF之間。
另外，如第29圖所示，在第二十三型晶片封裝結構308第二方案之實際例子中，第二CPM資料(如上述第28圖中第二十二型晶片封裝結構307第二方案的揭露內容)從第二組小型I/O電路(或第三組小型I/O電路)傳輸至第一組小型I/O電路，且可被加密作為第二加密CPM資料。接著，第二加密CPM資料可被依序經由次系統單元307之CS IC晶片311的金屬接墊、金屬凸塊或金屬柱34、次系統單元307之金屬接墊597、次系統單元307之晶片嵌合基板177的TPVs 158、次系統單元307之金屬接墊、金屬凸塊或金屬柱570、BGA基板537的金屬線或連接線549、NVM晶片封裝結構336的銲料球337、NVM晶片封裝結構336的線路板335及NVM晶片封裝結構336的打線導線333傳輸至NVM晶片封裝結構336的NVM IC晶片250之第一組大型I/O電路以儲存於其中。
第二十四型晶片封裝結構
第30圖揭露本發明之實施例的第二十四型晶片封裝結構之剖面示意圖。
1. 第二十四型晶片封裝結構之第一方案
如第30圖所示，第二十四型晶片封裝結構309第一方案可包括：(1)一半導體IC晶片326(其具有第3E圖中的第五型半導體IC晶片100相同的揭露內容，翻轉朝下)，其可用作為ASIC晶片或邏輯IC晶片，例如FPGA IC晶片、GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片，其中半導體IC晶片326可被第5C圖中第五型現場可編程COC模組400所取代，(2)多個半導體IC晶片100(其具有第3F圖中的第六型半導體IC晶片100相同的揭露內容，翻轉朝下)，其每一個可以是NVM IC晶片250，例如是NAND快閃晶片、NOR快閃晶片、MRAM IC晶片、RRAM IC晶片或FRAM IC晶片，或是HBM IC晶片251，例如是SRAM IC晶片或DRAM IC晶片，或是如第29圖中的CS IC晶片411，及(3)多個VTV連接器467(其具有與第4C圖中第三型VTV連接器467相同的揭露內容)。
如第30圖所示，在第二十四型晶片封裝結構309第一方案中，每一半導體IC晶片100及VTV連接器467(用於混合接合(hybrid bonding))可具有：(1)絕緣接合層52(例如氧化矽或氮氧化矽)的頂部表面黏貼且接觸一半導體IC晶片326(或在某些案例中可被第五型現場可編程COC模組400的第二FPGA IC晶片200b取代)的絕緣接合層52(例如氧化矽或氮氧化矽)之底部表面，及(2)多個金屬接墊6a(即銅層24)，每一個金屬接墊6a的上表面接合且接觸每一半導體IC晶片326(或在某些案例中可被第五型現場可編程COC模組400的第二FPGA IC晶片200b取代)的一金屬接墊6a(即銅層24)之底部表面。每一半導體IC晶片326(及/或可被第五型現場可編程COC模組400的第二FPGA IC晶片200b取代)的每一金屬接墊6a的寬度(直徑或最大橫向尺寸)小於5, 3, 1或0.5µm，或介於0.1µm至5µm之間、介於0.1µm至3µm之間、介於0.1µm至1µm之間或介於0.1µm至0.5µm之間。每一半導體IC晶片326及半導體IC晶片100 (半導體IC晶片326在某些案例中可被第五型現場可編程COC模組400的第二FPGA IC晶片200b取代)的二相鄰金屬接墊6a之間的間距可小於10, 5, 2或1µm，或介於0.2µm至10µm之間、介於0.2µm至5µm之間、介於0.2µm至3µm之間或介於0.2µm至1µm之間。
如第30圖所示，第二十四型晶片封裝結構309第一方案可包括一聚合物層92(即絕緣介電層，且由灌模化合物、環氧樹脂基底材料、聚酰亞胺或氧化矽所形成)，位在每二相鄰半導體IC晶片100與VTV連接器467之間的間隙中。在第二十四型晶片封裝結構309第一方案之半導體IC晶片100與VTV連接器467中，其半導體基板2的背部處具有一部分經由CMP或機械研磨方式移除，使每一TSVs 157(即電鍍銅層156)的背面幾乎與半導體基板2的背面與第二十四型晶片封裝結構309第一方案之聚合物層92之一底部表面呈共平面關係。第二十四型晶片封裝結構309第一方案的每一TSVs 157可耦接電源供應電壓、接地參考電壓或是傳輸訊號或時脈訊號，第二十四型晶片封裝結構309第一方案的每一半導體IC晶片100之半導體基板2的厚度可小於20, 10, 5或3µm，或介於0.3µm至20µm之間、介於0.3µm至10µm之間、介於0.5µm至20µm之間、介於0.5µm至10µm之間、介於0.3µm至5µm之間或介於0.3µm至3µm之間，且第二十四型晶片封裝結構309第一方案的每一TSVs 157的厚度介於0.3µm至10µm之間，且其寬度(直徑或最大橫向尺寸)小於20, 10, 5, 1或0.1µm，或介於0.05µm至0.5µm之間。
如第30圖所示，第二十四型晶片封裝結構309第一方案更可包括以矩陣型式排列的多個金屬接墊、金屬凸塊或金屬柱位在其底部，每一個金屬接墊、金屬凸塊或金屬柱可具有如第3A圖中第一型至第四型金屬接墊、金屬凸塊或金屬柱34中的一種型式且具有相同的揭露內容，每一個金屬接墊、金屬凸塊或金屬柱具有黏著層位在半導體IC晶片100及VTV連接器467之底部表面上。
如第30圖所示，第二十四型晶片封裝結構309第一方案可包括一中介載板551(具有如第6圖中中介載板551相同的揭露內容)，在第二十四型晶片封裝結構309中，位在半導體IC晶片100及VTV連接器467之底部表面上的每一第一型至第四型金屬接墊、金屬凸塊或金屬柱中的一種可接合至中介載板551，以形成多個金屬接點563位在半導體IC晶片100及VTV連接器467與中介載板551之間，其中每一金屬接點563可包括厚度介於2µm至20µm之間的銅層，且其最大橫向尺寸可介於1µm至15µm之間，且厚度介於1µm至15µm之間的一銲料層(由錫銀合金、錫金合金、錫銅合金、錫銦合金、銦或錫所形成)位在每一金屬接點563之銅層與中介載板551之間。第二十四型晶片封裝結構309更可包括：(1)一底部填充材料564(即聚合物層)位在每一半導體IC晶片100及VTV連接器467與中介載板551之間及位在聚合物層92與中介載板551之間，並覆蓋位於半導體IC晶片100及VTV連接器467與中介載板551之間的每一金屬接點563側壁，(2)聚合物層192(即絕緣介電層)由灌模化合物(環氧樹脂基底的材質、聚酰亞胺或氧化矽所形成)在中介載板551及底部填充材料564上，其中聚合物層192的上表面與半導體IC晶片326(或可被第五型現場COC模組400之第一FPGA IC晶片200a所取代)之上表面呈共平關係，及(3)以矩陣方式設置的多個金屬接墊、金屬凸塊或金屬柱570位在中介載板551的底部表面上，每一金屬接墊、金屬凸塊或金屬柱570可具有各種型式(即第一、第二及第三型)，其具有與第6圖第一、第二及第三型金屬接墊、金屬凸塊或金屬柱570相同的揭露內容，其中每一金屬接墊、金屬凸塊或金屬柱570具有黏著層26a在中介載板551之TSVs 558的背面上(即銅層557之背面)。
如第30圖所示，第二十四型晶片封裝結構309第一方案更可包括：(1)一BGA基板537具有多個金屬接墊529位在上表面及多個金屬接墊528位在底部表面上，其中金屬接墊、金屬凸塊或金屬柱570可分別接合至BGA基板537之金屬接墊529，(2)多個銲料球538，每一個銲料球538位在BGA基板537的金屬接墊528上，其中銲料球538可作為第二十四型晶片封裝結構309之外部接點耦接至外部電路板，及(3)底部填充材料564可位在中介載板551與BGA基板537之間，覆蓋每一金屬凸塊、金屬柱及接墊570之側壁。
如第30圖所示，在第二十四型晶片封裝結構309第一方案之實際例子中，半導體IC晶片326可以是標準大宗化FPGA IC晶片200，晶片嵌合基板177左邊的半導體IC晶片100可以是NVM IC晶片250、及中間的半導體IC晶片100可以是CS IC晶片411。或者，標準大宗化FPGA IC晶片200可被第5E圖中第五型現場COC模組400所取代(將其翻轉朝下)，FPGA IC晶片200(或是可被第一型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。每一NVM IC晶片250可包括一第一組大型I/O電路依序經由NVM IC晶片250之TSVs 157、位在NVM IC晶片250下方的金屬接點563、中介載板551之交互連接線金屬層27、位在CS IC晶片411下方的金屬接點563及CS IC晶片411之一TSVs 157耦接CS IC晶片411的第二組大型I/O電路，用於從第一組大型I/O電路傳輸第一加密CPM資料至第二組大型I/O電路。接著，第一加密CPM資料可經由CS IC晶片411之一密碼區塊進行解密，以作為第一解密CPM資料，接著，CS IC晶片411具有一第一組小型I/O電路依序經由(1) CS IC晶片411之金屬接墊6a及標準大宗化FPGA IC晶片200(或是可被第五型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)的金屬接墊6a耦接FPGA IC晶片200之第二組小型I/O電路，用於平行傳輸第一解密CPM資料(增加資料位元頻寬大於或等於4, 8, 16, 32, 64, 128或256)通過從第一組小型I/O電路將第一解密CPM資料傳輸至第一組小型I/O電路或第三組小型I/O電路。接著，第一解密CPM資料可通過至：(1) 標準大宗化FPGA IC晶片200(或在可被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或可被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。每一第一組及第二組大型I/O電路的電源供應電壓(Vcc)可高於第一、第二及第三組小型I/O電路的電源供應電壓(Vcc)，其中第一組小型I/O電路的電源供應電壓(Vcc)可等於第二及第三組小型I/O電路的電源供應電壓(Vcc)。另外，第一及第二組大型I/O電路的閘極氧化物之厚度大於每一第一、第二及第三組小型I/O電路的閘極氧化物之厚度。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一及第二組小型I/O電路具有一I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且其具有輸出電路或驅動能力、加載、輸出電容(能力)或電容可介於0.05pF至2pF間、介於0.1pF至2pF之間、介於0.05pF至1pF之間或介於0.1pF至1pF之間，或小於2pF或1pF，且具有輪入電容可介於0.05pF至2pF之間或介於0.05pF至1pF之間。
另外，如第30圖所示，在第二十四型晶片封裝結構307第一方案的實際例子中，另外，如第28圖所示，在第二十二型晶片封裝結構307第一方案的實際例子中，第二CPM資料可從第二組小型I/O電路(或第三組小型I/O電路)依序經由(1) 標準大宗化FPGA IC晶片200(或是可被第五型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)之金屬接墊6a，及(2)CS IC晶片411之一金屬接墊6a，其中第二CPM資料與儲存在下列位置中的結果值或編程碼相關聯：(1) 標準大宗化FPGA IC晶片200(或在可被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490，及(2) 標準大宗化FPGA IC晶片200(或可被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362。接著，CS IC晶片411可加密第二CPM資料作為第二加密CPM資料，以從第二組大型I/O電路依序經由CS IC晶片411之TSVs 157、中介載板551的交互連接線金屬層67及NVM IC晶片250之TSVs 157傳輸至第一組大型I/O電路。
在第30圖中的第二十四型晶片封裝結構309第一方案的實際例子中，CS IC晶片411可包括多個硬核(hard macros)，其分成二個群組：CS IC晶片411之第一組硬核可以是用於DSP片段，用於邏輯運算的乘法或除法塊之SRAM單元、CPU核、IP核、浮點運算核、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，且第一組硬核具有輸出資料被傳輸作為(1) 標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的一種的輸入資料組之一資料輸入，或(2) 標準大宗化FPGA IC晶片200的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、位在CS IC晶片411之金屬接墊6a、標準大宗化FPGA IC晶片200的一個(或多個) 金屬接墊6a及第二組小型I/O電路，或作為(1) 第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個之第一至第三型現場邏輯單元(LCE) 2014中的一種之輸入資料組的一資料輸入，或(2) 第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊6a、第五型現場COC模組400的第二FPGA IC晶片200b之金屬接墊6a及第三組小型I/O電路傳輸。另外，每一第一組硬核可具有輸入資料從以下位置傳輸而來，(1) 標準大宗化FPGA IC晶片200(或是可以被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的一種的資料輸出，或(2) 標準大宗化FPGA IC晶片200(或是可以被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸出，依序經由第二組小型I/O電路、標準大宗化FPGA IC晶片200之金屬接墊6a、CS IC晶片411之金屬接墊6a及第一組小型I/O電路。另外，FPGA IC晶片200(或是可以被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型或第二型現場可編程開關單元379中的一個(或多個)可被用作為介於CS IC晶片411之二個第一組硬核之間的一網路電路或智能接口，用於控制二者之間的耦接。例如，FPGA IC晶片200(或是可以被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場開關單元379中的一個(或多個)可用作為CS IC晶片411之二個CPU核之間的一網路電路或智能接口，用於控制二者之間的耦接，其中為CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，CS IC晶片411的第二組硬核可以是鎖相環(phase locked loop (PLL))電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號以傳輸至：(1)依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊6a、標準大宗化FPGA IC晶片200(或在某些案例中可被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的金屬接墊6a及第二組小型I/O電路，傳輸至標準大宗化FPGA IC晶片200，或(2) 依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊6a、第五型現場COC模組400的第二FPGA IC晶片200b的金屬接墊6a及第三組小型I/O電路，傳輸至當標準大宗化FPGA IC晶片200被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代時的其中之一個，及傳輸至(2) 依序經由第二組大型I/O電路、CS IC晶片411之TSVs 157、中介載板551的交互連接線金屬層67及NVM IC晶片250之TSVs 157及第一組大型I/O電路傳輸至NVM IC晶片250。
在第30圖中的第二十四型晶片封裝結構307第一方案的實際例子中，右邊半導體IC晶片100可以是HBM IC晶片251，其半導體IC晶片326(或可被第五型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)可具有第四組小型I/O電路分別經由半導體IC晶片326之一組金屬接墊6aHBM IC晶片251之一組金屬接墊6a耦接至HBM IC晶片251之第五組小型I/O電路。需注意的是第四型及第五組小型I/O電路具有一I/O電源效率(power efficiency)可能小於 0.5 pico-Joules/每位元、每開關或每電壓擺幅，或電源效率介於0.01至0.5 pico-Joules/每位元、每開關或每電壓擺幅之間，且每一小型I/O電路具有輸出電容(或驅動能力或加載)介於0.05皮法(pF)至2 pF之間或介於0.05 pF至1 pF之間或介於0.1 pF至1 pF之間，或小於2 pF或1 pF，且每一小型I/O電路具有輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間。另外，第四組小型I/O電路耦接第五組小型I/O電路(介於HBM IC晶片251與半導體IC晶片326之間)，其用於資料位元寬度大於或等於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K的並聯資料傳輸。
如第30圖所示，在第二十四型晶片封裝結構307第一方案中，CS IC晶片411中的任一個可包括一調節區塊(regulating block)，用以調節從輸入12, 5, 3.3或2.5的電源供應電壓，作為3.3, 2.5, 1.8, 1.5, 1.35, 1.2, 1.0, 0,75或0.5的一輸出電壓，以供應半導體IC晶片326(或是可以被第五型現場COC模組400之第一及第二FPGA IC晶片200a及200b所取代)及其它半導體IC晶片100電壓。
第二十四型晶片封裝結構第二方案
如第30圖所示，第二十四型晶片封裝結構309之第一方案與第二方案二者之間的差異為在第二十四型晶片封裝結構309第二方案的半導體IC晶片326可提供作為CS IC晶片411，而第二十四型晶片封裝結構309第二方案的中間的半導體IC晶片100可提供作為ASIC晶片或邏輯IC晶片，例如FPGA IC晶片、GPU IC晶片、CPU IC晶片、TPU IC晶片、DPU IC晶片、APU IC晶片、AIU IC晶片、MLU IC晶片或DSP IC晶片。
如第30圖所示，在第二十四型晶片封裝結構309第二方案之實際例子中，半導體IC晶片326可以是CS IC晶片411，中間的半導體IC晶100可以是FPGA IC晶片200，。或是，中間的半導體IC晶100可被5F圖中第六型現場可編程COC模組400所取代。第六型現場可編程COC模組400之第一FPGA IC晶片200a之半導體基板2可取代中間的半導體IC晶100，且位在背面處可具有一部分經由CMP或機械研磨方式移除，使第六型現場可編程COC模組400之第一FPGA IC晶片200a之每一TSVs 157(即電鍍銅層156)之背面大致上與第六型現場可編程COC模組400之第一FPGA IC晶片200a的半導體基板2之背面及聚合物層92的底部表面呈共平面關係。
如第30圖所示，在第二十四型晶片封裝結構309第二方案的實際例子中，FPGA IC晶片200(或是可被第六型現場可編程COC模組400的每一及第二FPGA IC晶片200a及200b所取代)可包括第1A圖至第1C圖中第一至第三型現場COC模組400之任一型及第2A圖及第2B圖中第一型及第二型現場可編程開關單元379中的任一型。每一NVM IC晶片250可包括一第一組大型I/O電路依序經由NVM IC晶片250之金屬接墊6a及CS IC晶片411的金屬接墊6a耦接CS IC晶片411的第二組大型I/O電路，用於從第一組大型I/O電路傳輸第一加密CPM資料至第二組大型I/O電路。接著，第一加密CPM資料可經由CS IC晶片411之一密碼區塊進行解密，以作為第一解密CPM資料，接著，CS IC晶片411具有一第一組小型I/O電路依序經由CS IC晶片411之一金屬接墊6a、標準大宗化FPGA IC晶片200(或是可被第六型現場COC模組400的第二FPGA IC晶片200b所取代)之金屬接墊6a耦接標準大宗化FPGA IC晶片200之第二組小型I/O電路(或是可被第六型現場COC模組400的第一及第二FPGA IC晶片200a及200b的第三組小型I/O電路所取代)，用於平行傳輸第一解密CPM資料(增加資料位元頻寬大於或等於4, 8, 16, 32, 64, 128或256)通過從第一組小型I/O電路將第一解密CPM資料傳輸至第一組小型I/O電路或第三組小型I/O電路。接著，第一解密CPM資料可通過至：(1) 標準大宗化FPGA IC晶片200(或在可被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490並儲存於其中，及(2) 標準大宗化FPGA IC晶片200(或可被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362並儲存於其中。每一第一組及第二組大型I/O電路的電源供應電壓(Vcc)可高於第一、第二及第三組小型I/O電路的電源供應電壓(Vcc)，其中第一組小型I/O電路的電源供應電壓(Vcc)可等於第二及第三組小型I/O電路的電源供應電壓(Vcc)。另外，第一及第二組大型I/O電路的閘極氧化物之厚度大於每一第一、第二及第三組小型I/O電路的閘極氧化物之厚度。每一第一及第二組大型I/O電路具有一I/O能源效率大於3, 5或10 pico-Joules/.每位元、每開關或每電壓擺幅，或是具有驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF。每一第一及第二組小型I/O電路具有一I/O能源效率小於0.5 pico-Joules/.每位元、每開關或每電壓擺幅，或是介於0.01至0.5 pico-Joules/.每位元、每開關或每電壓擺幅，且其具有輸出電路或驅動能力、加載、輸出電容(能力)或電容可介於0.05pF至2pF間、介於0.1pF至2pF之間、介於0.05pF至1pF之間或介於0.1pF至1pF之間，或小於2pF或1pF，且具有輪入電容可介於0.05pF至2pF之間或介於0.05pF至1pF之間。
另外，如第30圖所示，在第二十四型晶片封裝結構309第二方案的實際例子中，第二CPM資料可從第二組小型I/O電路(或第三組小型I/O電路)依序經由標準大宗化FPGA IC晶片200(或是可被第六型現場COC模組400的第一及第二FPGA IC晶片200a及200b所取代)之金屬接墊6a及CS IC晶片411之一金屬接墊6a，其中第二CPM資料與儲存在下列位置中的結果值或編程碼相關聯：(1) 標準大宗化FPGA IC晶片200(或在可被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型至第三型LCE 2014中的任一型之記憶體單元490，及(2) 標準大宗化FPGA IC晶片200(或可被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的第一型及第二型現場可編程開關單元379中的任一型之記憶體單元362。接著，CS IC晶片411可加密第二CPM資料作為第二加密CPM資料，以從第二組大型I/O電路依序經由CS IC晶片411之金屬接墊6a及NVM IC晶片250之金屬接墊6a傳輸至第一組大型I/O電路。
在第30圖中的第二十四型晶片封裝結構309第一方案的實際例子中，CS IC晶片411可包括多個硬核(hard macros)，其分成二個群組：CS IC晶片411之第一組硬核可以是用於DSP片段，用於邏輯運算的乘法或除法塊之SRAM單元、CPU核、IP核、浮點運算核、MLP電路、CPU電路、GPU電路、DPU電路及/或APU電路，且第一組硬核具有輸出資料被傳輸作為(1) 標準大宗化FPGA IC晶片200的第一型至第三型LCE 2014中的一種的輸入資料組之一資料輸入，或(2) 標準大宗化FPGA IC晶片200的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、位在CS IC晶片411之金屬接墊6a、標準大宗化FPGA IC晶片200的一個(或多個)金屬接墊6a及第二組小型I/O電路，或作為(1) 第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個之第一至第三型現場邏輯單元(LCE) 2014中的一種之輸入資料組的一資料輸入，或(2) 第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸入，依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊6a、第六型現埸COC模組400的第二FPGA IC晶片200b之金屬接墊6a及第三組小型I/O電路傳輸。另外，每一第一組硬核可具有輸入資料從以下位置傳輸而來，(1) 標準大宗化FPGA IC晶片200(或是可以被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型至第三型LCE 2014中的一種的資料輸出，或(2) 標準大宗化FPGA IC晶片200(或是可以被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的一中央處理單元核(center-processing-unit cores, CPUC)的一資料輸出，依序經由第二組小型I/O電路、標準大宗化FPGA IC晶片200之金屬接墊6a、CS IC晶片411之金屬接墊6a及第一組小型I/O電路。另外，FPGA IC晶片200(或是可以被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型或第二型現場可編程開關單元379中的一個(或多個)可被用作為介於CS IC晶片411之二個第一組硬核之間的一網路電路或智能接口，用於控制二者之間的耦接。例如，FPGA IC晶片200(或是可以被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b中的一個取代)的第一型及第二型現場開關單元379中的一個(或多個)可用作為CS IC晶片411之二個CPU核之間的一網路電路或智能接口，用於控制二者之間的耦接，其中為CS IC晶片411中的CPU核的數量可等於或大於4, 8, 16, 32, 64, 128, 256或512個，CS IC晶片411的第二組硬核可以是鎖相環(phase locked loop (PLL))電路或數位時脈管理器(digital clock manager (DCM))，用以產生一時脈訊號以傳輸至：(1)依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊6a、標準大宗化FPGA IC晶片200(或在某些案例中可被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代)的金屬接墊6a及第二組小型I/O電路，傳輸至標準大宗化FPGA IC晶片200，或(2) 依序經由第一組小型I/O電路、CS IC晶片411之金屬接墊6a、第六型現場COC模組400的第二FPGA IC晶片200b的金屬接墊6a及第三組小型I/O電路，傳輸至當標準大宗化FPGA IC晶片200被第六型現場COC模組400之第一型及第二型FPGA IC晶片200a及200b取代時的其中之一個，及傳輸至(2) 依序經由第二組大型I/O電路、CS IC晶片411之金屬接墊6a、NVM IC晶片250的金屬接墊6a及第一組大型I/O電路傳輸至NVM IC晶片250。
如第30圖所示，在第二十四型晶片封裝結構309第一方案中，CS IC晶片411中的任一個可包括一調節區塊(regulating block)，用以調節從輸入12, 5, 3.3或2.5的電源供應電壓，作為3.3, 2.5, 1.8, 1.5, 1.35, 1.2, 1.0, 0,75或0.5的一輸出電壓，以供應半導體IC晶片100(或是可以被第六型現場COC模組400之第一及第二FPGA IC晶片200a及200b所取代)及其它半導體IC晶片100電壓。每一VTV連接器467的每一TSVs 157可耦接電源供應電壓或接地參考電壓，或是可用以訊號或時脈訊號傳輸。
多晶片封裝結構之優化性能的方法
第31A圖揭露本發明之實施例中用於說明使用多晶片封裝結構之優化性能的第一方法之方塊圖。如第31A圖所示，性能優化可以在第6, 7, 8, 9A, 9B, 21, 22A, 22B, 23及24圖中的第一型晶片封裝結構310、第二型晶片封裝結構111、第三型晶片封裝結構212、第四型晶片封裝結構113、第十五型晶片封裝結構114、第十六型晶片封裝結構301、第十七型晶片封裝結構302及第十八型晶片封裝結構303中的任一種內的CPU IC晶片、GPU IC晶片即DPU IC晶片和現場可編程積體電路(FPIC)晶片上進行，第一型晶片封裝結構310、第二型晶片封裝結構111、第三型晶片封裝結構212、第四型晶片封裝結構113、第十五型晶片封裝結構114、第十六型晶片封裝結構301、第十七型晶片封裝結構302及第十八型晶片封裝結構303中的每一種可以依據CPU通用編程語言運行，例如python、JavaScript、Java、C#、C或C++、Scala、Swift、Matlab、彙編語言(Assembly Language)、Pascal、Visual Basic或PL /SQL語言，用於其CPU IC晶片的操作/過程。在第一型晶片封裝結構310、第二型晶片封裝結構111、第三型晶片封裝結構212、第四型晶片封裝結構113、第十五型晶片封裝結構114、第十六型晶片封裝結構301、第十七型晶片封裝結構302及第十八型晶片封裝結構303中，其CPU IC晶片配置為(1)輸入程序分析及工作分配：用於一需求任務/工作的分析和評估可由一種 CPU 通用編程語言編寫，經由CPU 通用編程語言所編寫，及(2) 決定由CPU IC 晶片、GPU IC 晶片及FPIC(或FPGA)晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)中的那一個用於性能優化以執行操作/處理步驟中的一個。在在第一型晶片封裝結構310、第二型晶片封裝結構111、第三型晶片封裝結構212、第四型晶片封裝結構113、第十五型晶片封裝結構114、第十六型晶片封裝結構301、第十七型晶片封裝結構302及第十八型晶片封裝結構303中，用於一需求任務/工作的輸入(傳入)的軟體首先可經由CPU IC晶片分析，以決定下列的六個操作/處理步驟，其包括：(1)用於多個操作/處理步驟 1-4 的第一個流程(stream)將被處理或連續執行，(2)用於操作/技術步驟1a的第二流程(stream)與第一流程(stream)平行處理或執行，和(3)用於操作/技術步驟1b的第三流程(stream)與第一流程(stream)和第二流程(stream)平行處理或執行。CPU IC 晶片可以將操作/處理步驟 1a 和 2 分配或分派其它的 GPU IC 晶片，並將操作/處理步驟 1b 和 3 分配或分派其它的FPIC晶片 200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)，CPU IC晶片可將第二個流程(stream)中的操作/處理步驟 1a 和第一個流程(stream)中的操作/處理步驟 2 的第一種編程語言（即 CPU 通用語言之一）編譯或翻譯成第二種編程語言(例如計算語言 統一設備架構 (CUDA))，而用於所述任何 GPU IC 晶片，以及用於第三流程(stream)中的操作/處理步驟 1b 和第一流程(stream)中的操作/處理步驟 3 的第一編程語言轉換為第三編程語言(例如開放計算語言(OpenCL)的語言)，而用於FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)。CUDA 的編程語言是為用於通用計算的 GPU IC 晶片所開發的，其係通用在圖形處理單元 (GPGPU) 上計算，包括在高度平行操作/處理下的指令集中的精簡指令集計算機 (reduced-instruction-set-computer , RISC) 指令，其位元寬等於或大於 256、512、1024、2048、5120、10240。
如第31A圖所示，在第二個流程(stream)中，任一GPU IC晶片可依據第二編程語言執行操作/處理步驟 1a進行操作/處理，並與第一個和第三個流程並行，以產生或返回一個計算/處理（C/P）結果，將其作為操作/處理步驟4的第一個輸入資料集傳回其CPU IC晶片。對於第一個流程，在其CPU IC晶片執行操作/流程步驟1以生成作為操作/流程步驟1輸出資料集的計算/處理（C/P）結果後，該系統的任何GPU IC晶片都可以依據第二種程式語言對操作/流程步驟2進行操作/處理，與第二個和第三個流程並行，以生成或返回操作/流程步驟2的計算/處理（C/P）結果，將其作為操作/流程步驟3的輸入資料集傳回其CPU IC晶片。在一個例子中，該系統的任何GPU IC晶片都可以在執行操作/處理步驟1a之前執行操作/處理步驟2。或者，該系統的任何GPU IC晶片可以在執行操作/處理步驟1a之後執行操作/處理步驟2。或者，該系統的任何GPU IC晶片可以同時執行操作/處理步驟1a和2。
如第31A圖所示，在第三個流程(stream)中，該CPU IC晶片可向其NVM IC晶片之一發送一組配置指令，以依據操作/處理步驟1b的第一種程式語言從多個配置集(configuration set)中選擇第一個特定的配置集，其中此配置集包括儲存在NVM IC晶片中的加密的且現有地自我配置的CPM資料(currently self-configured CPM data)、加密的且立即-先前自配置的 CPM資料(immediately-previously self-configured CPM data)及加密的原始CPM資料，以被解密作為解密的CPM資料而被儲存在任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)中，用以配置任一個FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)，任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)可依據第三種程式語言對操作/處理步驟1b進行操作/執行，與第一個和第二個流程並行，以生成或返回操作/處理步驟1b的計算/處理(C/P)結果，將其作為操作/處理步驟4的第二個輸入資料集傳回其CPU IC晶片。
在第一流程中，在任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)執行操作/處理步驟1b之後，任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)可發送一組配置指令至任一NVM IC晶片250中，以依據操作/處理步驟3的第一種程式語言從儲存在NVM IC晶片250中的多個配置集(configuration set)中選擇第二個特定的配置集，以被解密作為解密的CPM資料，以儲存在作任一FPIC晶片200中(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)，用於配置任一FPIC晶片200中(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)，當該CPU IC晶片從其任一GPU IC晶片接收操作/處理步驟3的輸入資料集後，該任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)可依據第三種程式語言對操作/處理步驟3的輸入資料集進行操作/執行，與第二個和第三個流程並行，以生成或返回操作/處理步驟3的計算/處理(C/P)結果，將其作為操作/處理步驟4的第三個輸入資料集傳回其CPU IC晶片。為了更詳盡的說明，每個多個配置集在存儲於其任一NVM IC晶片250之前，均是針對特定目的或應用進行開發、編譯、驗證和調試的。配置集的數量可以等於或大於2、3、4、5、10、20、50或100。該任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)可以被配置為計算/處理加速器，以加速操作/處理步驟1b和3的執行。
接著，如第31A圖所示，在CPU IC晶片接收來於任一GPU IC晶片發送來的操作/處理步驟4之第一輸入資料集之後，及接收來任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代) 發送來的操作/處理步驟4之第二及第三輸入資料集之後，其CPU IC晶片可依據編程語言，對於操作/處理步驟4的第一、二、三個輸入資料集執行操作/處理步驟4執行操作/處理步驟4
或者，第31B圖揭露本發明之實施例中用於說明使用多晶片封裝結構之優化性能的第二方法之方塊圖。在第31B圖中用於多晶片封裝結構的優化性能的第二種方法與第31A圖中的第一種方法相似，其可參考第一種方法的揭露，其二者之間的差異在於第31B圖中的第二種方法中，用於任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)中的第三流程可依據操作/處理步驟1b(使用硬件描述語言或指令語言，例如 Verilog)被配置。接著在第三流程之操作/處理步驟1b的編程語言可被翻譯或編譯成第三編程語言，例如是開放式計算語言 (OpenCL)，用於任一FPIC晶片200(或可由現場可編程COC模組400的第一及第二現場可編程IC晶片200a或200b所取代)，OpenCL 是一種使用標準開放計算語言（OpenCL，Open Computing Language）撰寫的軟體，用於異質系統的並行程式設計。接下來，其 CPU IC 晶片可以執行操作/流程步驟 4，依據第一編程語言進行操作/流程步驟 4 的第一、二、三個輸入資料集。對於第二個流程，在其任何 GPU IC 晶片中接收到操作/流程步驟 1b 的第一個輸入資料集後，其任何可編程現場集成電路（FPIC）晶片 200 或第一和第二可編程 IC 晶片或晶片組 200a 和 200b 可以依據操作/流程步驟 1b 的第三語言進行操作/執行步驟 1b，並與第一和第二個流程並行執行，將操作/流程步驟 1b 的計算/處理結果作為第二個輸入資料集返回給其 CPU IC 晶片。對於第三個流程，在其任何 GPU IC 晶片中接收到操作/流程步驟 3 的輸入資料集後，其任何可編程 FPIC 晶片 200 或第一和第二可編程 IC 晶片或晶片組 200a 和 200b 可以依據操作/流程步驟 3 的第三編程語言執行操作/流程步驟 3，並與第二和第三個流程並行執行，將操作/流程步驟 3 的計算/處理結果作為第三個輸入資料集返回給其 CPU IC 晶片。在第一個流程中，其任何可編程 FPIC 晶片 200 或第一和第二可編程 IC 晶片或晶片組 200a 和 200b 在執行操作/流程步驟 1b 後，可以依據硬件描述語言或指令語言（如 Verilog）進行操作/流程步驟 3 的配置。
保護範圍之限制係僅由申請專利範圍所定義，保護範圍係意圖及應該以在申請專利範圍中所使用之用語之一般意義來做成寬廣之解釋，並可根據說明書及之後的審查過程對申請專利範圍做出解釋，在解釋時亦會包含其全部結構上及功能上之均等物件。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
14c:絕緣材質島(islnds) 100:半導體IC晶片 101:FISD 111:晶片封裝結構 112:絕緣介電層 113:晶片封裝結構 114:晶片封裝結構 117:晶片封裝結構 118:晶片封裝結構 119:晶片封裝結構 12:絕緣介電層 121:黏著層 122:種子層 123:膠層 124:膠層 125:膠層 126:膠層 14:保護層 141:假的晶片 142:光阻層 144:銅層/銅金屬柱/銅穿孔 144a:電源供應電壓穿孔 144b:接地參考電壓穿孔 148:TPVs 14a:開口 14b:溝槽 153:絕緣介電層 154:黏著層 155:種子層 156:銅層 157:矽穿孔栓塞/連接線(TSV) 157a:電源供應電壓穿孔 157b:接地參考電壓穿孔 158:聚合物穿孔連接線(TPV) 166:開口 167:金屬薄片 177:晶片嵌合基板 179:交互連接線結構 18:黏著層 180:保護層 181:交互連接線結構 182:電源供應電壓平面、匯流排或交互連接線結構 183:接地參考電壓平面、匯流排或交互連接線 184:散熱鰭片(或導熱片) 185:接地參考電壓部分 186:電源供應電壓部分 187:含錫銲料球 188:金屬接墊、金屬凸塊或金屬柱 189:聚合物層 192:聚合物層 2:半導體基板 20:第一晶片交互連接線結構(FISC) 200:FPGA IC晶片 2014:現場可編程邏輯單元 2016:加法單元 2031:邏輯閘極或電路 2032:多工器 2033:多工器 2033:級聯電路 2034:D型觸發器電路 2035:時脈匯流排 2036:多工器 2037:邏輯操作器或電路 2038:級聯電路 2039:D型觸發器電路 2040:時脈匯流排 2041:設定/重置控制電路 2042:時脈控制電路 2043:多工器 2048:程式計數器 2050:記憶體片段 210:LUTs 211:選擇電路 212:晶片封裝結構 214:晶片封裝結構 215:晶片封裝結構 216:晶片封裝結構 220:晶片封裝結構 222:電晶體 223:MOS電晶體 24:銅層 250:NVM IC晶片 251:記憶體IC晶片(HBM IC晶片) 257:聚合物層 26a:黏著層 26b:種子層 27:交互連接線金屬層 280:次系統單元(現場可編程COC模組) 284:散熱鰭片 28a:黏著層 28b:種子層 29:第二晶片交互連接線結構(SISC) 292:通過/不通過開關 301:晶片封裝結構 302:晶片封裝結構 303:晶片封裝結構 304:晶片封裝結構 305:晶片封裝結構 306:晶片封裝結構 307:次系統單元(晶片封裝結構) 308:晶片封裝結構 309:晶片封裝結構 310:晶片封裝結構 311:晶片封裝結構 312:金屬交互連接線 313:金屬交互連接線 314:金屬交互連接線 317:晶片封裝結構 318:晶片封裝結構 319:晶片封裝結構 32:銅層 321:BGA基板 322:銲料球 326:半導體IC晶片 33:銲料層 332:聚合物層 333:打線導線 334:電路板 335:電路板 336:NVM IC晶片封裝結構 337:銲料球 337:金屬接墊、金屬凸塊或金屬柱 339:黏著層 34:金屬接墊、金屬凸塊或金屬柱 341:I/O電路 35:金屬接墊、金屬凸塊或金屬柱 351:金屬交互連接線 353:金屬交互連接線 358:TPVs 361:可編程交互連接線 362:記憶體單元 379:開關單元 380:次系統單元 384:散熱鰭片 4:半導體元件 40:銅層 400:現場可編程COC封裝結構(模組) 411:I/O IC晶片(或CS IC晶片) 42:聚合物層 42a:開口 467:VTV連接器 480:系統單元 484:散熱鰭片 490:記憶體單元 492:絕緣密封層 492a:開口 52:絕緣接合層 528:金屬接墊 529:金屬接墊 52a:開口 53:絕緣接合層 53:絕緣介電層 533:反相器 536:記憶體晶片封裝結構 537:BGA基板 545:NVM IC晶片 549:金屬線或連接線 551:中介載板 552:矽基板 555:絕緣介電層 556:黏著層 557:銅層 558:TSVs 559:種子層 563:金屬接點 564:底部填充材料 570:金屬接墊、金屬凸塊或金屬柱 583:金屬接墊 584:絕緣介電層 585:絕緣介電層 589:基板 590:暫時基板 591:犠牲接合層 596:絕緣介電層 597:金屬接墊 6:交互連接線金屬層 628:金屬接墊 629:金屬接墊 637:電路板 638:銲料球 651:FINFET電晶體 652:鰭部 653:氧化物層 654:閘極材料 655:矽基板 656:場氧化物層 660:GAAFET電晶體 661:通道層 662:閘極氧化層 663:閘極材料 664:底部填充材料 665:矽基板 666:場氧化物層 667:矽氧化物層 668:交互連接線金屬層 67:交互連接線金屬層 670:金屬接墊、金屬凸塊或金屬柱 676:聚合物層 676a:開口 676b:開口 676c:開口 678:黏著層 684:交互連接線基板 690:FIBs 693:金屬線或連接線 694:交互連接線結構 6a:金屬接墊 6b:金屬穿孔 6c:金屬接墊 79:背面交互連接線結構(BISD) 851:金屬交互連接線 852:金屬交互連接線 853:金屬交互連接線 854:金屬交互連接線 855:金屬交互連接線 856:金屬交互連接線 857:金屬交互連接線 858:金屬交互連接線 859:金屬交互連接線 860:金屬交互連接線 861:金屬交互連接線 862:金屬交互連接線 92:聚合物層 93:聚合物層 94:聚合物層 95:聚合物層 455:本地字線 456:本地位元線
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖至第1C圖揭露本發明之實施例的各種型式的現場可編程邏輯單元或元件的方塊圖。
第2A圖及第2B圖揭露本發明之實施例的各種型式的現場可編程開關單元的方塊圖。
第3A圖至第3F圖揭露本發明之實施例的各種型式半導體IC晶片的剖面示意圖。
第4A圖至第4C圖揭露本發明之實施例的各種型式垂直穿孔(vertical-through-via , VTV)連接器的剖面示意圖。
第5A圖至第5F圖揭露本發明之實施例的各種型式現場可編程之晶片位在晶片上(Chip-on-chip, 簡稱COC)模組的剖面示意圖。
第5G圖揭露本發明之實施例的FINFET電晶體剖面示意圖。
第5H圖揭露本發明之實施例的GAAFET電晶體剖面示意圖。
第6圖揭露本發明之實施例的第一型晶片封裝結構之剖面示意圖。
第7圖揭露本發明之實施例的第二型晶片封裝結構之剖面示意圖。
第8圖揭露本發明之實施例的第三型晶片封裝結構的封裝上封裝結構(package-on-package (POP))封裝結構之剖面示意圖。
第9A圖與第9B圖揭露本發明之實施例的第四型晶片封裝結構的第一態樣之封裝上封裝結構(package-on-package (POP))封裝結構之剖面示意圖。
第9C圖揭露本發明之實施例的第四型晶片封裝結構的第二態樣之封裝上封裝結構(package-on-package (POP))封裝結構之剖面示意圖。
第10圖揭露本發明之實施例的第五型晶片封裝結構之剖面示意圖。
第11圖揭露本發明之實施例的第六型晶片封裝結構之剖面示意圖。
第12圖揭露本發明之實施例的第七型晶片封裝結構的第一態樣封裝結構之剖面示意圖。
第13圖揭露本發明之實施例的第七型晶片封裝結構的第二態樣封裝結構之剖面示意圖。
第14圖揭露本發明之實施例的第八型晶片封裝結構之剖面示意圖。
第15圖揭露本發明之實施例的第九型晶片封裝結構之剖面示意圖。
第16圖揭露本發明之實施例的第十型晶片封裝結構之剖面示意圖。
第17A圖至第17C圖揭露本發明之實施例的第十一型晶片封裝結構之製程剖面示意圖。
第18A圖至第18G圖揭露本發明之實施例的第十二型晶片封裝結構之製程剖面示意圖。
第19A圖至第19G圖揭露本發明之實施例的第十三晶片封裝結構之製程剖面示意圖。
第20圖揭露本發明之實施例的第十四型晶片封裝結構之剖面示意圖。
第21圖揭露本發明之實施例的第十五型晶片封裝結構之剖面示意圖。
第22A圖揭露本發明之實施例的第十六型晶片封裝結構之剖面示意圖。
第22B圖揭露本發明之另一實施例的第十六型晶片封裝結構之剖面示意圖。
第23圖揭露本發明之實施例的第十七型晶片封裝結構之剖面示意圖。
第24圖揭露本發明之實施例的第十八型晶片封裝結構之剖面示意圖。
第25圖揭露本發明之實施例的第十九型晶片封裝結構之剖面示意圖。
第26圖揭露本發明之實施例的第二十型晶片封裝結構之剖面示意圖。
第27A圖揭露本發明之實施例的第二十一型晶片封裝結構之剖面示意圖。
第27B圖揭露本發明之另一實施例的第二十一型晶片封裝結構之剖面示意圖。
第28圖揭露本發明之實施例的第二十二型晶片封裝結構的第一態樣及第二態樣封裝結構之剖面示意圖。
第29圖揭露本發明之實施例的第二十三型晶片封裝結構的第一態樣及第二態樣封裝結構之剖面示意圖。
第30圖揭露本發明之實施例的第二十四型晶片封裝結構之剖面示意圖。
第31A圖揭露本發明之實施例中用於說明使用多晶片封裝結構之優化性能的第一方法之方塊圖。
第31B圖揭露本發明之實施例中用於說明使用多晶片封裝結構之優化性能的第二方法之方塊圖。
第32圖為本發明所揭露之非經常性工程（NRE）成本與技術節點之間的關係趨勢圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
6:交互連接線金屬層
53:絕緣接合層
2:半導體基板
6a:金屬接墊
157:矽穿孔栓塞/連接線(TSV)
156:銅層
154:黏著層
153:絕緣介電層
455:本地字線
456:本地位元線
179:交互連接線結構
180:保護層
181:交互連接線結構
42:聚合物層
26a:黏著層
26b:種子層
32:銅層
33:銲料層
35:金屬接墊、金屬凸塊或金屬柱
100c:半導體IC晶片
40:銅層
28a:黏著層
28b:種子層
27:交互連接線金屬層
2064:開關盒
2063:區塊
2050:記憶體片段
2062:解碼器
2061:解碼器
362:記憶體單元
292:通過/不通過開關
211:選擇電路
182:電源供應電壓平面、匯流排或交互連接線結構
183:接地參考電壓平面、匯流排或交互連接線
52:絕緣接合層
24:銅層
18:黏著層
20:第一晶片交互連接線結構(FISC)
12:絕緣介電層
94:聚合物層

Claims (25)

  1. 一半導體積體電路(IC)晶片，包括： 一矽基板； 一第一電晶體位在該矽基板的上表面處； 一第一矽穿孔垂直地位在該矽基板中； 一第二矽穿孔垂直地位在該矽基板中； 一第一交互連接線結構位在該矽基板的上表面上，其中該第一交互連接線結構包括一絕緣介電層、一金屬連接線(metal via)位在該絕緣介電層中、一金屬接墊位在該絕緣介電層之一底部表面上及位在金屬連接線的一底部表面上且耦接至該第一矽穿孔，且一第一金屬交互連接線耦接該第二矽穿孔至該第一電晶體； 一第二交互連接線結構位在該矽基板的下表面上，其中該第二交互連接線結構包括一第二金屬交互連接線耦接該第一矽穿孔至該第二矽穿孔；以及 一第一金屬接點位在該半導體積體電路(IC)晶片的頂部處且位在該第一交互連接線結構的上表面上，其中該第一金屬接點依序經由該金屬連接線、該金屬接墊、該第一矽穿孔、該第二金屬交互連接線、該第二矽穿孔及該第一金屬交互連接線耦接該第一電晶體，其中該第一金屬接點用以耦接一電源供應電壓。
  2. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，更包括： 一第二電晶體位在矽基板的上表面上； 一第三矽穿孔垂直地位在該矽基板中； 一第四矽穿孔垂直地位在該矽基板中，其中該第一交互連接線結構包括一第三金屬交互連接線耦接該第四矽穿孔至該第二電晶體，且該第二交互連接線結構包括一第四金屬交互連接線耦接該第三矽穿孔至該第四矽穿孔；以及 一第二金屬接點位在該半導體積體電路(IC)晶片的頂部處且位在該第一交互連接線結構的上表面上，其中該第二金屬接點依序經由該第三矽穿孔、該第四金屬交互連接線、該第四矽穿孔及該第三金屬交互連接線耦接該第二電晶體，其中該第二金屬接點耦接一接地參考電壓。
  3. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，更包括： 一第二電晶體位在矽基板的上表面上； 一第二金屬接點位在該半導體積體電路(IC)晶片的頂部處且位在該第一交互連接線結構的上表面上，其中該第一交互連接線結構包括一第三金屬交互連接線連接該第二金屬接點至該第二電晶體，其中該第三金屬交互連接線具有二端分別接合該第二金屬接點及該第二電晶體並作為一個整體僅位於該矽基板的頂處上方，其中該第三金屬交互連接線配置用於訊號傳輸。
  4. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，其中該矽基板在垂直方向上的厚度介於0.3微米至10微米之間。
  5. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，其中該第一矽穿孔包括一銅連接線(copper via)在該矽基板中，該銅連接線在水平方向上的一寬度介於0.05微米至0.5微米之間及在垂直方向上的一厚度介於0.3微米至10微米之間。
  6. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，其中該第二金屬交互連接線在垂直方向上包括厚度介於0.05微至1微米之間的一銅層。
  7. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，其中該第二金屬交互連接線在水平方向上的一寬度介於0.05微至1微米之間。
  8. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，其中該第一金屬接點係垂直地位在該金屬連接線、金屬接墊及第一矽穿孔的上方。
  9. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，更包括一散熱器黏貼在該第二交互連接線結構的一底部上。
  10. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片，其中該第一金屬接點為含錫金屬的一金屬凸塊。
  11. 如申請專利範圍第1項所請求之半導體積體電路(IC)晶片為一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))積體電路(IC)晶片。
  12. 一晶片封裝結構，包括： 一半導體積體電路(IC)晶片，其包括一矽基板、一第一電晶體位在該矽基板的上表面處、一第一矽穿孔垂直地位在該矽基板中、一第一交互連接線結構位在該矽基板的上表面上及一第二交互連接線結構位在該矽基板的底部表面上，其中該第一交互連接線結構包括一第一金屬交互連接線耦接該第一矽穿孔至該第一電晶體，其中該第二交互連接線結構包括一第二金屬交互連接線耦接該第一金屬交互連接線至該第一矽穿孔； 一絕緣密封層位在該半導體積體電路(IC)晶片同一水平面上且位在從該半導體積體電路(IC)晶片之一側壁延伸出的一空間中； 一第一絕緣密封層穿孔垂直地位在該絕緣密封層中； 一第三交互連接線結構位在該半導體積體電路(IC)晶片、該絕緣密封層及該第一絕緣密封層穿孔的下方且橫跨該半導體積體電路(IC)晶片的一邊界，其中該第三交互連接線結構包括一第三金屬交互連接線耦接該第一絕緣密封層穿孔至該第二金屬交互連接線；以及 一第一金屬接點位在該晶片封裝結構的一頂部處，其中該第一金屬接點依序經由該第一絕緣密封層穿孔、該第三金屬交互連接線、該第二金屬交互連接線、該第一矽穿孔及該第一金屬交互連接線耦接該第一電晶體，其中該第一金屬接點配置用以耦接一電源供應電壓。
  13. 如申請專利範圍第12項所請求之晶片封裝結構，更包括： 一第二絕緣密封層穿孔垂直地位在該絕緣密封層中、位在該第三交互連接線結構上方且耦接該第三交互連接線結構之一第四金屬交互連接線，其中該半導體積體電路(IC)晶片包括一第二電晶體位在該矽基板的上表面處及一第二矽穿孔垂直地位在該矽基板中，其中該第一交互連接線結構包括一第五金屬交互連接線耦接該第二矽穿孔至該第二電晶體，且該第二交互連接線結構包括一第六金屬交互連接線耦接該第二矽穿孔至該第四金屬交互連接線；以及 一第二金屬接點位在該晶片封裝結構的頂部處，其中該第二金屬接點依序經由該第二絕緣密封層穿孔、該第四金屬交互連接線、該第六金屬交互連接線、該第二矽穿孔及該第五金屬交互連接線耦接該第二電晶體，其中該第二金屬接點配置用以耦接一接地參考電壓。
  14. 如申請專利範圍第12項所請求之晶片封裝結構，更包括一第二金屬接點位在該之晶片封裝結構的頂部處且位在該第一交互連接線結構上，其中該半導體積體電路(IC)晶片包括一第二電晶體位在該矽基板的上表面處，其中該第一交互連接線結構包括一第四金屬交互連接線接該第二金屬接點至該第二電晶體，其中該第四金屬交互連接線具有二端，分別接合該第二金屬接點及該第二電晶體且用作為一整體僅位在該矽基板之上表面上方，其中該第四金屬交互連接線配置用以訊號傳輸。
  15. 如申請專利範圍第12項所請求之晶片封裝結構，其中該矽基板在垂直方向上的厚度介於0.3微米至10微米之間。
  16. 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一矽穿孔包括一銅連接線(copper via)在該矽基板中，該銅連接線在水平方向上的一寬度介於0.05微米至0.5微米之間及在垂直方向上的一厚度介於0.3微米至10微米之間。
  17. 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一絕緣密封層穿孔包括一銅柱垂直地位在該絕緣密封層中且在水平方向上具有介於0.5微米至10微米之間的一寬度，且在垂直方向上的高度係介於0.3微米至10微米之間。
  18. 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一絕緣密封層穿孔包括一銅層及一黏著層位在該銅層的一側壁處，其中該銅層在水平方向上具有介於0.5微米至10微米之間的一寬度且在垂直方向的一高度係介於0.3微米至10微米之間。
  19. 如申請專利範圍第12項所請求之晶片封裝結構，其中該第二金屬交互連接線在水平方向上具有介於0.05微米至1微米之間的一寬度。
  20. 如申請專利範圍第12項所請求之晶片封裝結構，其中該第三金屬交互連接線在垂直方向上具有厚度介於0.2微米至5微米之間的一銅層。
  21. 如申請專利範圍第12項所請求之晶片封裝結構，其中該絕緣密封層包括氧化矽。
  22. 如申請專利範圍第12項所請求之晶片封裝結構，其中該絕緣密封層包括一聚合物層在該空間中。
  23. 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一金屬接點為含有錫金屬的一金屬凸塊。
  24. 如申請專利範圍第12項所請求之晶片封裝結構，其中該第一金屬接點垂直地位在該第一絕緣密封層穿孔上方。
  25. 如申請專利範圍第12項所請求之晶片封裝結構，更包括一散熱器黏貼在該第三交互連接線結構的一底部上。
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