TW202321661A - 雷射檢測電路及系統晶片 - Google Patents

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崔海禎
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Abstract

提供一種雷射檢測電路。所述雷射檢測電路包括具有第一反相器及第二反相器的鎖存電路，第一反相器被配置成在第一節點處對第一輸出訊號進行反相以在第二節點處產生第二輸出訊號，第二反相器被配置成基於第二輸出訊號產生第一輸出訊號。第二反相器包括多個PMOS電晶體及多個NMOS電晶體，所述多個PMOS電晶體串聯連接於第一源極電壓與第一節點之間。所述多個PMOS電晶體中的每一者的閘極連接至第二節點，且所述多個NMOS電晶體中的每一者的汲極連接至第一節點。所述多個NMOS電晶體包括虛設NMOS電晶體及正常NMOS電晶體。

Description

雷射檢測電路及包括其的半導體裝置
根據實例性實施例的方法、裝置及系統是有關於一種雷射檢測電路，且更具體而言是有關於一種具有高靈敏度的雷射檢測電路及包括其的半導體裝置。 [相關申請案的交叉參考]
本申請案主張優先於在2021年7月8日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0089936號，所述韓國專利申請案的揭露內容全文併入本案供參考。
隨著電腦技術的發展，已開發出藉由對晶片應用實體攻擊來存取或破壞所儲存資訊的技術。舉例而言，藉由對系統本身造成實體損壞或使用單獨的設備及技術對所洩露的資訊進行分析，晶片可能會受到實體攻擊。
實體攻擊可包括直接對晶片封裝進行存取且觀察積體晶片（integrated chip，IC）電路以對內部結構進行分析的侵入式攻擊、在不進行實體存取的情況下使用雷射束或類似方法注入錯誤且對對應的故障進行分析的半侵入式攻擊、以及經由子通道獲取資料且對所述資料進行分析的非侵入式攻擊。
為提高晶片在準備應對實體攻擊時所需的保全級別且滿足製程的精細化及封裝的小型化，需要在減小電路大小的同時改善雷射檢測靈敏度的技術。
一或多個實例性實施例提供一種被實施成在支援高靈敏度的同時具有小的大小的雷射檢測電路以及包括其的半導體裝置。
根據實例性實施例的一個態樣，提供一種雷射檢測電路，所述雷射檢測電路包括鎖存電路，所述鎖存電路包括第一反相器及第二反相器，所述第一反相器被配置成在第一節點處對第一輸出訊號進行反相以在第二節點處產生第二輸出訊號，所述第二反相器被配置成基於所述第二輸出訊號產生所述第一輸出訊號。所述第二反相器包括多個PMOS電晶體及多個NMOS電晶體，所述多個PMOS電晶體串聯連接於第一源極電壓與所述第一節點之間，所述多個PMOS電晶體中的每一者的閘極連接至所述第二節點，所述多個NMOS電晶體中的每一者的汲極連接至所述第一節點，且所述多個NMOS電晶體包括虛設NMOS電晶體及正常NMOS電晶體。
根據實例性實施例的一個態樣，提供一種系統晶片，所述系統晶片包括：保全處理器，包括雷射檢測電路；以及非揮發性記憶體，包括所述雷射檢測電路。所述雷射檢測電路包括第一反相器及第二反相器，所述第一反相器被配置成在第一節點處對第一輸出訊號進行反相以在第二節點處產生第二輸出訊號，所述第二反相器被配置成基於所述第二輸出訊號產生所述第一輸出訊號，所述第二反相器包括多個PMOS電晶體及多個NMOS電晶體，所述多個PMOS電晶體串聯連接於第一源極電壓與所述第一節點之間，所述多個PMOS電晶體中的每一者的閘極連接至所述第二節點，且所述多個NMOS電晶體中的每一者的汲極連接至所述第一節點，且所述多個NMOS電晶體包括虛設NMOS電晶體及正常NMOS電晶體。
根據實例性實施例的一個態樣，提供一種雷射檢測電路，所述雷射檢測電路包括鎖存電路，所述鎖存電路包括第一反相器及第二反相器，所述第一反相器被配置成在第一節點處對第一輸出訊號進行反相以在第二節點處產生第二輸出訊號，所述第二反相器被配置成基於所述第二輸出訊號產生所述第一輸出訊號。所述第二反相器包括多個NMOS電晶體及多個PMOS電晶體，所述多個NMOS電晶體串聯連接於地與所述第一節點之間，所述多個PMOS電晶體包括正常PMOS電晶體及虛設PMOS電晶體，所述正常PMOS電晶體並聯連接於第一源極電壓與所述第一節點之間，且所述虛設PMOS電晶體中的每一者的源極及汲極電性連接至所述第一節點。
在下文中參照附圖詳細闡述實例性實施例。
圖1是根據實例性實施例的電子元件10的方塊圖。
參照圖1，電子元件10可包括系統晶片（system on chip，SoC）100、主非揮發性記憶體（non-volatile memory，NVM）200、主揮發性記憶體300及保全NVM 400。
根據各種實例性實施例，SoC 100包括主處理器110、周邊設備（peripheral）120、主唯讀記憶體（read only memory，ROM）130、動態隨機存取記憶體（dynamic random access memory，DRAM）控制器140、快閃控制器150及保全處理器160。
主處理器110可對SoC 100的全部任務進行處理。舉例而言，因應於電子元件10的通電（power-ON），主處理器110可將啟動載入器（boot loader）載入至主揮發性記憶體300中，以實行啟動且對主機應用的操作進行控制。主ROM 130可儲存用於執行主機應用或SoC 100的操作所需的各種類型的控制資訊。DRAM控制器140可對主揮發性記憶體300進行管理。舉例而言，DRAM控制器140可自主NVM 200接收韌體影像資料且將所接收的影像資料載入至主揮發性記憶體300中。周邊設備120可包括用於電子元件10的輸入/輸出的元件。舉例而言，周邊設備120可包括用於對向使用者提供視訊資訊的顯示器進行控制的顯示器控制器。快閃控制器150可向主NVM 200寫入資料或者自主NVM 200讀取資料。
保全處理器160可包括保全中央處理單元（central processing unit，CPU）161、保全ROM 162、保全RAM 163及保全快閃控制器164。保全CPU 161可使用保全RAM 163及保全ROM 162來對保全處理器160的整體操作進行控制。舉例而言，保全CPU 161可對數位簽章（digital signature）進行驗證、對欲寫入至保全NVM的資料進行加密或者對自保全NVM 400讀取的資料進行解密。
保全快閃控制器164可自保全NVM 400讀取資料或者向保全NVM 400寫入資料。舉例而言，保全快閃控制器164可向保全NVM 400寫入使用者辨識（identification，ID）、密碼（password，PW）及使用者的生物統計資料（例如，指紋資訊、虹膜資訊、面部辨別資訊、聲音資訊、靜脈資訊）。
根據各種實例性實施例，保全NVM 400可指直接連接至SoC 100內部的保全處理器160的非揮發性記憶體。由於保全NVM 400僅與SoC 100內部的保全處理器160進行通訊，因此保全NVM 400可儲存由保全處理器160進行處理且需要保全的資料。
主NVM 200可指可由主處理器110及保全處理器160進行存取的非揮發性記憶體。舉例而言，主處理器110可對主NVM 200進行存取以對啟動載入器進行驅動。作為另一實例，保全處理器160可對主揮發性記憶體300進行存取以載入與韌體更新相關的資料或者可直接對主NVM 200進行存取以載入與韌體更新相關的資料。
根據實例性實施例，主NVM 200及保全NVM 400可被配置為其中當電源被切斷時所儲存的資料不會被破壞的非揮發性記憶體。舉例而言，主NVM 200及保全NVM 400可包括反及閘（NAND）快閃記憶體、垂直反及閘快閃記憶體、反或閘（NOR）快閃記憶體、電阻式隨機存取記憶體（resistive random access memory，RRAM）、相變記憶體、磁阻式隨機存取記憶體及類似記憶體。
主揮發性記憶體300可為可由主機應用進行存取的記憶體。根據實例性實施例，主揮發性記憶體300可被配置為當電源被切斷時所儲存的資料被破壞的記憶體。舉例而言，主揮發性記憶體300可包括靜態隨機存取記憶體（static RAM，SRAM）、動態隨機存取記憶體（DRAM）及磁阻式隨機存取記憶體。
根據實例性實施例，保全NVM 400可更包括雷射檢測電路410。雷射檢測電路410可對應於使用雷射光源對實體攻擊進行檢測的電路。當雷射檢測電路410檢測到可用於實體攻擊的雷射光源時，雷射檢測電路410可向保全處理器160傳輸指示雷射檢測的控制訊號。因應於雷射檢測，保全處理器160可指示各種防衛技術，包括抹除儲存於保全NVM 400中的資料、對儲存於保全NVM 400中的資料進行初始化（歸零、擦除）或者禁用電子元件10。在下文中參照圖2闡述雷射檢測電路410的細節。
雷射檢測電路410已被闡述為在保全NVM 400中實施，但實例性實施例並非僅限於此。根據實例性實施例，雷射檢測電路410可包括於保全處理器160中，以檢測對保全處理器160進行的雷射攻擊。就此而言，當雷射檢測電路410檢測到雷射光源時，雷射檢測電路410可為保全處理器產生指示檢測到雷射攻擊的控制訊號。
圖2是根據實例性實施例的雷射檢測電路410的方塊圖。
參照圖2，雷射檢測電路410可包括內建自測試（built-in-self-test，BIST）（或BIST電路）414及鎖存器（或鎖存電路）412。
根據各種實例性實施例，BIST 414可對應於對雷射的檢測進行測試的電路。舉例而言，BIST 414可傳輸在向鎖存器412施加雷射時產生的相同訊號。由於實際上向電子元件10施加雷射以判斷雷射檢測電路410是否因應於雷射攻擊而正常操作可能是不可行的，因此BIST 414可為必要的。
根據各種實例性實施例，鎖存器412可藉由因應於雷射光源對輸出訊號進行反相來檢測雷射。根據實例性實施例，鎖存器412可包括第一反相器及第二反相器。來自第一反相器的輸出訊號可對應於第二反相器的輸入訊號，且來自第二反相器的輸出訊號可對應於第一反相器的輸入訊號。入射於鎖存器412上的雷射可能會使電流在第二反相器中洩漏，且進而使第二反相器的輸出訊號反相。
由於鎖存器412基於第一反相器與第二反相器之間的正反饋進行操作，因此相較於僅使用一個反相器（第一反相器或第二反相器）的情況可改善雷射檢測靈敏度。
圖3是根據實例性實施例的雷射檢測電路410的電晶體級電路圖。
參照圖3，雷射檢測電路410可包括第一反相器420、第二反相器430及BIST 414。
根據各種實例性實施例，第一反相器420及第二反相器430可藉由因應於雷射光源對輸出訊號進行反相來檢測雷射。舉例而言，雷射光可使電流經由第二反相器430的N型金屬氧化物半導體（N-type metal-oxide-semiconductor，NMOS）電晶體洩漏。來自第一反相器420的輸出訊號可對應於第二反相器430的輸入訊號。舉例而言，來自第一反相器420的輸出訊號可對應於經反相DET訊號DETB。經反相DET訊號DETB可為第二反相器430的輸入訊號且可被施加至多個P型金屬氧化物半導體（P-type metal-oxide-semiconductor，PMOS）電晶體的閘極及多個NMOS電晶體的閘極。
根據實例性實施例，來自第二反相器430的輸出訊號可對應於第一反相器420的輸入訊號。來自第二反相器430的輸出訊號OUT可對應於輸出訊號DET。來自第二反相器430的輸出訊號DET可被施加至第一反相器420的PMOS電晶體及NMOS電晶體中的每一者的閘極。來自第二反相器430的輸出訊號DET可被反相且作為雷射檢測訊號OUT被輸出。舉例而言，雷射檢測訊號OUT可被傳輸至圖1所示保全處理器160。
第二反相器430可包括NMOS電晶體及PMOS電晶體。根據實例性實施例，第二反相器430的PMOS電晶體可形成堆疊結構。舉例而言，假設PMOS電晶體對應於第一PMOS電晶體至第三PMOS電晶體，則第二PMOS電晶體的汲極端子可連接至第三PMOS電晶體的源極端子且第二PMOS電晶體的源極端子可連接至第一PMOS電晶體的汲極端子。藉由根據串聯堆疊結構對PMOS電晶體進行連接，可獲得與增大一個PMOS電晶體的主動區的長度相同的效果。亦即，藉由對PMOS電晶體進行堆疊，可使用較小電流感測到PMOS電晶體的汲極-源極電壓，且因此可提高雷射檢測的靈敏度。
根據實例性實施例，NMOS電晶體可共享汲極端子。NMOS電晶體可連接至第一反相器420的輸入節點。NMOS電晶體中的一些NMOS電晶體可為虛設電晶體。在虛設電晶體中，源極端子可電性連接至汲極端子。舉例而言，虛設電晶體的源極端子可連接至第一反相器420的輸入節點。不是虛設電晶體的其餘NMOS電晶體可為正常NMOS電晶體。
第一源極電壓VDD可為正（+）電壓且第二源極電壓VSS可為地電壓GND或零電壓或更低的電壓。第二源極電壓VSS可連接至除虛設電晶體之外的正常NMOS電晶體的源極端子。第一源極電壓VDD可連接至PMOS電晶體之中被定位於堆疊結構的起始點的PMOS電晶體的源極端子。
根據各種實例性實施例，BIST 414可經由NMOS電晶體N31及PMOS電晶體P31的閘極端子接收測試訊號SBIST_EN。NMOS電晶體N31與PMOS電晶體P31可構成反相器。經由NMOS電晶體N31及PMOS電晶體P31反相的測試訊號SBIST_ENB可輸入至PMOS電晶體P32的閘極端子及NMOS電晶體N33的閘極端子。BIST 414可經由NMOS電晶體N32的閘極端子以及PMOS電晶體P33及P34的閘極端子接收重設訊號R。
根據各種實例性實施例，重設訊號R、測試訊號SBIST_EN及輸入至BIST 414的輸出訊號OUT之間的關係可總結於下表中。
[表1]
輸入 輸出
R SBIST_EN OUT
0 0 先前值
0 1 1
1 0 0
1 1 0
參照表1，當重設訊號R及測試訊號SBIST_EN二者皆為邏輯低時，輸出訊號OUT可維持先前值。經反相測試訊號SBIST_ENB可被施加至BIST NMOS電晶體N33的與第一反相器420的NMOS電晶體N11的源極端子連接的閘極端子。由於測試訊號SBIST_EN為邏輯低，因此邏輯高的經反相測試訊號SBIST_EN可使BIST NMOS電晶體N33接通。重設訊號R可被施加至BIST PMOS電晶體P34的與第一反相器420的PMOS電晶體P11的源極端子連接的閘極端子。由於重設訊號R為邏輯低，因此BIST PMOS電晶體P34可被接通。亦即，當重設訊號R及測試訊號SBIST_EN為邏輯低時，BIST 414可不出現於第一反相器420中且可維持先前值。當重設訊號R為邏輯高時，輸出訊號OUT可被初始化為0，而不論測試訊號SBIST_EN的邏輯值如何。
圖4示出根據實例性實施例的佈局的實例。
參照圖4，示出NMOS電晶體的汲極區D。參照圖3，虛設電晶體可插置於並聯連接的第一NMOS電晶體N21至第四NMOS電晶體N24之間。舉例而言，虛設電晶體DN1可插置於第一NMOS電晶體N21與第二NMOS電晶體N22之間。虛設電晶體DN1的源極端子與汲極端子可連接至彼此。因此可看出，藉由在並聯的NMOS電晶體之間插置虛設電晶體DN1會另外添加一個汲極區，所述汲極區是用於接收雷射的區。
根據各種實例性實施例，構成第二反相器430的PMOS電晶體的數目可等於NMOS電晶體的數目。藉由對相同數目的PMOS電晶體與相同數目的NMOS電晶體進行定位，PMOS電晶體可被對準以分別在佈局上與NMOS電晶體相匹配。可藉由對PMOS電晶體與NMOS電晶體進行匹配及對準來達成佈局最佳化。
圖5是根據比較實例的雷射檢測電路410的電晶體級電路，且圖6示出根據比較實例的佈局。
參照圖5，根據比較實例的反相器可包括多個NMOS電晶體及一個PMOS電晶體。由於圖5所示反相器僅包括一個PMOS電晶體，因此圖3中以串聯堆疊結構進行連接的PMOS電晶體對源極-汲極電壓進行感測所需的電流的位準大於根據實例性實施例的反相器的電流的位準。亦即，根據圖5所示比較實例的雷射檢測電路410的雷射檢測靈敏度可能會進一步劣化。
一同參照圖4所示佈局與圖6所示佈局，圖5所示反相器可包括並聯連接的多個NMOS電晶體。亦即，圖5所示反相器不包括插置於NMOS電晶體之間的虛設NMOS電晶體。由虛設NMOS電晶體產生的汲極區的大小可大於由連接至第二源極電壓VSS的NMOS電晶體產生的汲極區的大小。亦即，當NMOS電晶體在不插置虛設NMOS電晶體的情況下並聯連接時，雷射光感測器的光接收面積可能會減小，且因此雷射檢測靈敏度可能會劣化。
一同參照圖4所示佈局及圖6所示佈局以及圖5，在圖5所示反相器中，PMOS電晶體的數目可與比較實例中的NMOS電晶體的數目不同。亦即，在比較實例中存在並聯連接的多個NMOS電晶體，而僅存在一個PMOS電晶體。由於NMOS電晶體的數目與PMOS電晶體的數目彼此不匹配，因此可能難以達成上述佈局最佳化。在此種情形中，若反相器包括多個PMOS電晶體，則應實行不必要的附加製程，且因此反相器所佔據的大小亦可能會增大。另外，由於NMOS電晶體連接至第二源極電壓VSS，因此考量到用於電性連接的圖案化區，可藉由插置虛設電晶體來進一步減小第二反相器430的大小。
參照圖6所示佈局，由於反相器僅包括並聯連接的NMOS電晶體且不包括虛設電晶體，因此圖6所示佈局的大小可大於圖4所示佈局的大小。
圖7是示出根據實例性實施例的雷射檢測電路410的操作的時序圖。
參照圖7，可在第一週期T1中啟用重設訊號R。在第一週期T1中，測試訊號SBIST_EN可維持處於邏輯低。雷射檢測電路410可因應於處於邏輯高的重設訊號R而將輸出訊號OUT維持處於邏輯低。在第一週期T1之前，輸出訊號OUT的值是未知的，且在第一週期T1中，可因應於處於邏輯高的重設訊號R及處於邏輯低的測試訊號SBIST_EN而將輸出訊號OUT改變成「0」或者維持不變。
在第二週期T2中，可啟用測試訊號SBIST_EN。在第二週期T2中，重設訊號R可維持處於邏輯低。雷射檢測電路410亦可因應於處於邏輯高的測試訊號SBIST_EN而將輸出訊號OUT自「0」轉變成「1」。亦即，可看出，當測試訊號SBIST_EN被啟用時，產生與檢測到雷射的輸出訊號相同的輸出訊號OUT。第一週期T1與第二週期T2可被稱為BIST測試週期。
在第三週期T3中，可輸入雷射光源。雷射光源的強度可隨時間成比例地增大。在根據實例性實施例的高靈敏度雷射檢測電路的情形中，當雷射光源的強度達到第一位準（時間點t0）時，輸出訊號OUT可自「0」轉變成「1」。在低靈敏度雷射檢測電路的情形中，當雷射光源的強度達到第二位準（t0之後的時間點t1）時，輸出訊號OUT可自「0」轉變成「1」。第二位準可大於第一位準。亦即，圖3所示雷射檢測電路410可基於增大的雷射輸入通知保全處理器160雷射檢測電路410正在時間點t0接收雷射攻擊。根據圖5所示比較實例的雷射檢測電路可基於較高位準的雷射輸入產生指示雷射檢測電路正在時間點t1（時間點t0之後）接收雷射攻擊的訊號。
圖8至圖10示出根據實例性實施例的佈局的其他實例。
參照圖8，第二反相器430的佈局可包括基於第一圖案的汲極區。舉例而言，第一圖案可為重複（3、1、2）的汲極區的圖案。為了包括第一圖案的汲極區，第二反相器430的虛設電晶體可被定位於根據（2、0、1）圖案並聯連接的多個NMOS電晶體之間。亦即，當第一NMOS電晶體至第四NMOS電晶體依序並聯連接時，兩個虛設電晶體可被定位於第一NMOS電晶體與第二NMOS電晶體之間，零（0）個虛設電晶體可被定位於第二NMOS電晶體與第三NMOS電晶體之間，且一個虛設電晶體可被定位於第三NMOS電晶體與第四NMOS電晶體之間。
參照圖9，第二反相器430的佈局可包括基於第二圖案的汲極區。舉例而言，第二圖案可為重複（1、2、3）的汲極區的圖案。為了包括第二圖案的汲極區，第二反相器430的虛設電晶體可被定位於根據（0、1、2）圖案並聯連接的多個NMOS電晶體之間。亦即，當第一NMOS電晶體至第四NMOS電晶體依序並聯連接時，零（0）個虛設電晶體可被定位於第一NMOS電晶體與第二NMOS電晶體之間，一個虛設電晶體可被定位於第二NMOS電晶體與第三NMOS電晶體之間，且兩個虛設電晶體可被定位於第三NMOS電晶體與第四NMOS電晶體之間。
參照圖10，第二反相器430的佈局可包括基於第三圖案的汲極區。舉例而言，第三圖案可為重複（2、1、1、3）的汲極區的圖案。為了包括第三圖案的汲極區，第二反相器430的虛設電晶體可被定位於根據（1、0、0、2）圖案並聯連接的多個NMOS電晶體之間。亦即，當第一NMOS電晶體至第五NMOS電晶體依序並聯連接時，一個虛設電晶體可被定位於第一NMOS電晶體與第二NMOS電晶體之間，零（0）個虛設電晶體可被定位於第二NMOS電晶體與第三NMOS電晶體之間以及第三NMOS電晶體與第四NMOS電晶體之間，且兩個虛設電晶體可被定位於第四NMOS電晶體與第五NMOS電晶體之間。
儘管示出根據以上特定圖案對虛設電晶體進行定位，然而實例性實施例並非僅限於此。根據虛設電晶體的圖案數目及其排列關係的汲極區數目的組合可有所變化。
圖11是根據實例性實施例的雷射檢測電路410的第二反相器430的電晶體級電路圖。
參照圖11，第二反相器430可包括多個NMOS電晶體及多個PMOS電晶體。根據實例性實施例，NMOS電晶體可形成堆疊結構。舉例而言，可假設NMOS電晶體對應於第一NMOS電晶體至第三NMOS電晶體。第二NMOS電晶體的汲極端子可連接至第一NMOS電晶體的源極端子，且第二NMOS電晶體的源極端子可連接至第三NMOS電晶體的汲極端子。藉由根據串聯堆疊結構對NMOS電晶體進行連接，可獲得與增大可使用等效電路替換的一個NMOS電晶體的主動區的長度的效果相同的效果。亦即，藉由對NMOS電晶體進行堆疊，即使使用較小電流亦可顯著感測NMOS電晶體的汲極-源極電壓，且因此可提高雷射檢測的靈敏度。
在圖11中所示的第二反相器430中，PMOS電晶體可共享汲極端子。PMOS電晶體可連接至第一反相器420的輸入節點。可在PMOS電晶體之間提供至少一個虛設電晶體。虛設電晶體可對應於PMOS電晶體。在虛設電晶體中，源極端子與汲極端子可電性連接至彼此。舉例而言，虛設電晶體的源極端子可連接至第一反相器420的輸入節點而非連接至第一源極電壓VSS。
藉由串聯連接以形成堆疊結構的NMOS電晶體可感測到較小的洩漏電流，且藉由在並聯連接的PMOS電晶體之間插置虛設電晶體可增大汲極區且可增大雷射的光接收面積，且因此，如以上參照圖3所闡述，可改善雷射檢測的靈敏度。在根據實例性實施例的雷射檢測電路中，可藉由使用虛設電晶體增大用於接收雷射光源的區來提高雷射檢測的靈敏度。在根據實例性實施例的雷射檢測電路中，即使未應用實際的雷射光源，亦可藉由內建自測試（BIST）來判斷雷射檢測是否正常實行。
儘管已具體示出並闡述了實例性實施例的態樣，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下對其進行形式及細節上的各種改變。
10:電子元件 100:系統晶片（SoC） 110:主處理器 120:周邊設備 130:主唯讀記憶體（ROM） 140:動態隨機存取記憶體（DRAM）控制器 150:快閃控制器 160:保全處理器 161:保全中央處理單元（CPU） 162:保全ROM 163:保全RAM 164:保全快閃控制器 200:主非揮發性記憶體（NVM） 300:主揮發性記憶體 400:保全NVM 410:雷射檢測電路 412:鎖存器/鎖存電路 414:內建自測試（BIST）/BIST電路 420:第一反相器 430:第二反相器 D:汲極區 DET:輸出訊號 DETB:經反相DET訊號 DN1、DN2:虛設電晶體 N11、N31、N32:NMOS電晶體 N21:第一NMOS電晶體 N22:第二NMOS電晶體 N23:第三NMOS電晶體 N24:第四NMOS電晶體 N33:BIST NMOS電晶體/NMOS電晶體 OUT:雷射檢測訊號/輸出訊號 P11、P21、P2n、P31、P32、P33:PMOS電晶體 P34:PMOS電晶體/BIST PMOS電晶體 R:重設訊號 SBIST_EN:測試訊號 SBIST_ENB:測試訊號/經反相測試訊號 T1:第一週期 T2:第二週期 T3:第三週期 t0、t1:時間點 VDD:第一源極電壓 VSS:第二源極電壓
藉由結合附圖閱讀以下詳細說明，將更清楚地理解以上及其他態樣、特徵及優點，在附圖中： 圖1是根據實例性實施例的電子元件的方塊圖。 圖2是根據實例性實施例的雷射檢測電路的方塊圖。 圖3是根據實例性實施例的雷射檢測電路的電晶體級電路圖。 圖4示出根據實例性實施例的佈局的實例。 圖5是根據比較實例的雷射檢測電路的電晶體級電路。 圖6示出根據比較實例的佈局。 圖7是示出根據實例性實施例的雷射檢測電路的操作的時序圖。 圖8示出根據實例性實施例的佈局的另一實例。 圖9示出根據實例性實施例的佈局的另一實例。 圖10示出根據實例性實施例的佈局的另一實例。 圖11是根據實例性實施例的雷射檢測電路的電晶體級電路圖。
10:電子元件
100:系統晶片(SoC)
110:主處理器
120:周邊設備
130:主唯讀記憶體(ROM)
140:動態隨機存取記憶體(DRAM)控制器
150:快閃控制器
160:保全處理器
161:保全中央處理單元(CPU)
162:保全ROM
163:保全RAM
164:保全快閃控制器
200:主非揮發性記憶體(NVM)
300:主揮發性記憶體
400:保全NVM
410:雷射檢測電路

Claims (20)

  1. 一種雷射檢測電路，包括： 鎖存電路，包括第一反相器及第二反相器，所述第一反相器被配置成在第一節點處對第一輸出訊號進行反相以在第二節點處產生第二輸出訊號，所述第二反相器被配置成基於所述第二輸出訊號產生所述第一輸出訊號， 其中所述第二反相器包括多個P型金屬氧化物半導體電晶體及多個N型金屬氧化物半導體電晶體，所述多個P型金屬氧化物半導體電晶體串聯連接於第一源極電壓與所述第一節點之間， 所述多個P型金屬氧化物半導體電晶體中的每一者的閘極連接至所述第二節點，且所述多個N型金屬氧化物半導體電晶體中的每一者的汲極連接至所述第一節點，且 所述多個N型金屬氧化物半導體電晶體包括虛設N型金屬氧化物半導體電晶體及正常N型金屬氧化物半導體電晶體。
  2. 如請求項1所述的雷射檢測電路，其中，所述虛設N型金屬氧化物半導體電晶體中的每一者的源極電性連接至所述第一節點。
  3. 如請求項1所述的雷射檢測電路，其中所述多個N型金屬氧化物半導體電晶體之中的所述正常N型金屬氧化物半導體電晶體中的每一者的源極連接至地節點。
  4. 如請求項1所述的雷射檢測電路，其中在所述第二反相器中設置有相等數目的N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體。
  5. 如請求項1所述的雷射檢測電路，其中所述虛設N型金屬氧化物半導體電晶體中的每一者的源極電性連接至所述第一節點， 所述正常N型金屬氧化物半導體電晶體並聯連接於所述第一節點與地節點之間，且 所述虛設N型金屬氧化物半導體電晶體與所述正常N型金屬氧化物半導體電晶體根據正常N型金屬氧化物半導體電晶體對虛設N型金屬氧化物半導體電晶體的預定義比率而交替地排列。
  6. 如請求項5所述的雷射檢測電路，其中所述預定義比率是2比1，且 所述正常N型金屬氧化物半導體電晶體中的兩個正常N型金屬氧化物半導體電晶體根據所述預定義比率而排列於所述虛設N型金屬氧化物半導體電晶體中鄰近的虛設N型金屬氧化物半導體電晶體之間。
  7. 如請求項5所述的雷射檢測電路，其中所述預定義比率是1比1，且 所述虛設N型金屬氧化物半導體電晶體中的一個虛設N型金屬氧化物半導體電晶體根據所述預定義比率而被定位於所述正常N型金屬氧化物半導體電晶體中鄰近的正常N型金屬氧化物半導體電晶體之間。
  8. 如請求項1所述的雷射檢測電路，更包括： 自測試電路，電性連接至所述第一反相器且被配置成基於重設訊號及測試賦能訊號而對所述第二輸出訊號的邏輯位準進行控制。
  9. 如請求項8所述的雷射檢測電路，其中所述自測試電路被配置成基於所述重設訊號為邏輯高而將所述第二輸出訊號控制成邏輯低，以及 基於所述重設訊號為所述邏輯高且所述測試賦能訊號為所述邏輯高而將所述第二輸出訊號控制成所述邏輯高。
  10. 一種系統晶片，包括： 保全處理器，包括雷射檢測電路；以及 非揮發性記憶體，包括所述雷射檢測電路， 其中所述雷射檢測電路包括第一反相器及第二反相器，所述第一反相器被配置成在第一節點處對第一輸出訊號進行反相以在第二節點處產生第二輸出訊號，所述第二反相器被配置成基於所述第二輸出訊號產生所述第一輸出訊號， 所述第二反相器包括多個P型金屬氧化物半導體電晶體及多個N型金屬氧化物半導體電晶體，所述多個P型金屬氧化物半導體電晶體串聯連接於第一源極電壓與所述第一節點之間， 所述多個P型金屬氧化物半導體電晶體中的每一者的閘極連接至所述第二節點，且所述多個N型金屬氧化物半導體電晶體中的每一者的汲極連接至所述第一節點，且 所述多個N型金屬氧化物半導體電晶體包括虛設N型金屬氧化物半導體電晶體及正常N型金屬氧化物半導體電晶體。
  11. 如請求項10所述的系統晶片，其中，所述虛設N型金屬氧化物半導體電晶體中的每一者的源極電性連接至所述第一節點。
  12. 如請求項10所述的系統晶片，其中所述多個N型金屬氧化物半導體電晶體之中的所述正常N型金屬氧化物半導體電晶體中的每一者的源極連接至地節點。
  13. 如請求項10所述的系統晶片，其中在所述第二反相器中設置有相等數目的N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體。
  14. 如請求項10所述的系統晶片，其中所述虛設N型金屬氧化物半導體電晶體中的每一者的源極電性連接至所述第一節點， 所述多個N型金屬氧化物半導體電晶體並聯連接於所述第一節點與地節點之間，且 所述虛設N型金屬氧化物半導體電晶體與所述正常N型金屬氧化物半導體電晶體根據正常N型金屬氧化物半導體電晶體對虛設N型金屬氧化物半導體電晶體的預定義比率而交替地排列。
  15. 如請求項14所述的系統晶片，其中所述預定義比率是2比1，且 所述正常N型金屬氧化物半導體電晶體中的兩個正常N型金屬氧化物半導體電晶體根據所述預定義比率而排列於所述虛設N型金屬氧化物半導體電晶體中鄰近的虛設N型金屬氧化物半導體電晶體之間。
  16. 如請求項14所述的系統晶片，其中所述預定義比率是1比1，且 所述虛設N型金屬氧化物半導體電晶體中的一個虛設N型金屬氧化物半導體電晶體根據所述預定義比率而被定位於所述正常N型金屬氧化物半導體電晶體中鄰近的正常N型金屬氧化物半導體電晶體之間。
  17. 如請求項10所述的系統晶片，其中所述雷射檢測電路更包括自測試電路，所述自測試電路電性連接至所述第一反相器且被配置成基於重設訊號及測試賦能訊號而對所述第二輸出訊號的邏輯位準進行控制。
  18. 如請求項17所述的系統晶片，其中所述自測試電路被配置成基於所述重設訊號為邏輯高而將所述第二輸出訊號控制成邏輯低，以及 基於所述重設訊號為所述邏輯高且所述測試賦能訊號為所述邏輯高而將所述第二輸出訊號控制成所述邏輯高。
  19. 一種雷射檢測電路，包括： 鎖存電路，包括第一反相器及第二反相器，所述第一反相器被配置成在第一節點處對第一輸出訊號進行反相以在第二節點處產生第二輸出訊號，所述第二反相器被配置成基於所述第二輸出訊號產生所述第一輸出訊號， 其中所述第二反相器包括多個N型金屬氧化物半導體電晶體及多個P型金屬氧化物半導體電晶體，所述多個N型金屬氧化物半導體電晶體串聯連接於地與所述第一節點之間， 所述多個P型金屬氧化物半導體電晶體包括正常P型金屬氧化物半導體電晶體及虛設P型金屬氧化物半導體電晶體，所述正常P型金屬氧化物半導體電晶體並聯連接於第一源極電壓與所述第一節點之間，且 所述虛設P型金屬氧化物半導體電晶體中的每一者的源極及汲極電性連接至所述第一節點。
  20. 如請求項19所述的雷射檢測電路，其中在所述第二反相器中設置有相等數目的N型金屬氧化物半導體電晶體與P型金屬氧化物半導體電晶體。
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